CN113782608A - 集成tmbs结构的超结mos器件及其制造方法 - Google Patents

集成tmbs结构的超结mos器件及其制造方法 Download PDF

Info

Publication number
CN113782608A
CN113782608A CN202111032029.4A CN202111032029A CN113782608A CN 113782608 A CN113782608 A CN 113782608A CN 202111032029 A CN202111032029 A CN 202111032029A CN 113782608 A CN113782608 A CN 113782608A
Authority
CN
China
Prior art keywords
conductive type
mos device
epitaxial layer
type
super
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111032029.4A
Other languages
English (en)
Inventor
王加坤
肖红秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Xinmai Semiconductor Technology Co ltd
Original Assignee
Hangzhou Xinmai Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Xinmai Semiconductor Technology Co ltd filed Critical Hangzhou Xinmai Semiconductor Technology Co ltd
Priority to CN202111032029.4A priority Critical patent/CN113782608A/zh
Publication of CN113782608A publication Critical patent/CN113782608A/zh
Priority to US17/903,745 priority patent/US20240079445A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种集成TMBS结构的超结MOS器件及其制造方法，其中超结MOS器件包括超结MOS器件本体，超结MOS器件本体中部分元胞之间并联集成有TMBS结构。本发明实施例提供的集成TMBS结构的超结MOS器件制造方法，通过在超结MOS器件本体中部分元胞之间并联集成TMBS结构，来极大的改善超结MOS器件的反向恢复特性，解决由于较高的反向恢复峰值电流等导致的超结MOS器件容易损坏，进而降低使用安全性的问题，提高了超结MOS器件在使用过程中的安全性。其在不增加工艺步骤的基础上，在超结MOS器件本体中的两个或多个元胞之间集成TMBS结构，工艺简单且降低成本。

Description

集成TMBS结构的超结MOS器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种集成TMBS结构的超结MOS器件及其制造方法。
背景技术
在中高压功率半导体器件领域，超结结构(Super Junction)已经被广泛采用。在超结功MOS的漂移区内，N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。当具有超结结构的MOS器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。对比传统功率VDMOS器件，超结MOS器件可以获得更加优异的器件耐压与导通电阻的折中关系。
然而，普通的超结器件的一个缺点就是它的寄生体二极管的反向恢复特性比较差，进而使得普通的超结器件在硬开关应用时由于较高的反向恢复峰值电流等非常容易损坏，降低使用安全性。
发明内容
本发明所要解决的技术问题是现有超结MOS器件的寄生二极管反向恢复特性比较差，导致超结MOS器件容易损坏，存在安全隐患。
为了解决上述技术问题，本发明提供了一种集成TMBS结构的超结MOS器件，包括超结MOS器件本体，所述超结MOS器件本体包括多个元胞，所述超结MOS器件本体中部分元胞之间并联集成有TMBS结构。
优选地，超结MOS器件本体包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底表面；
多个第二导电类型柱，间隔分布于所述第一导电类型外延层内，第二导电类型不同于第一导电类型；
多个超结栅极，分别分布于每个所述第一导电类型柱中，其中，每个超结栅极包括沟槽、形成于所述沟槽内表面的栅氧化层以及填充于有栅氧化层的沟槽内的栅极导电体，所述沟槽通过对所述第一导线类型外延层上表面进行刻蚀形成；
第二导电类型阱，位于所有相邻所述超结栅极之间的第一导电类型外延层中，所述第二导电类型阱深度小于所述超结沟槽深度；
第一导电类型源区和隔离区，均位于所述第二导电类型阱上部，且所述第一导电类型源区位于所述隔离区两侧；
源极，位于所述隔离区上表面以及靠近所述隔离区的部分所述第一导电类型源区上表面；
绝缘氧化层，位于剩下部分所述第一导电类型源区上表面以及所述超结栅极上表面；
正面金属层，位于部分所述绝缘氧化层上表面和部分所述源极上表面，用于连通所有源极；
背面金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
优选地，所述隔离区的掺杂离子浓度大于所述第二导电类型阱的掺杂离子浓度，所述第二导电类型阱的掺杂离子浓度大于所述第二导电类型柱的掺杂离子浓度。
优选地，所述TMBS结构包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的表面；
两个结构栅极，位于所述第一导电类型外延层中，其中，每个结构栅极包括沟槽、形成于所述沟槽内表面的栅氧化层以及填充于有栅氧化层的沟槽内的栅极导电体，所述沟槽通过对所述第一导线类型外延层上表面进行刻蚀形成；
肖特基金属接触，位于两个所述结构栅极部分上表面和两个所述结构栅极之间的第一导电类型外延层部分上表面；
绝缘氧化层，位于两个所述结构栅极剩下部分上表面和两个结构栅极之间的第一导电类型外延层剩下部分上表面；
正面金属层，位于所述肖特基金属接触以及部分绝缘氧化层上表面，用于连接所有所述肖特基金属接触；
背面金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
优选地，两个所述结构栅极间距范围为0.5—10um，所述结构栅极的深度范围为1～5um。
优选地，所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
优选地，所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
优选地，所述第一导电类型外延层厚度为10um—100um，其电阻范围为0.1ohm cm到10ohm cm。
优选地，所述第一导电类型外延层厚度为10um—100um，其电阻范围为0.1ohm cm到10ohm cm。
优选地，形成所述第二导电类型衬底的离子注入计量为1e12cm2～1e14cm2，其注入能量为10kev—200kev，且所述第二导电类型柱的深度为8um—90um。
优选地，形成所述第二导电类型衬底的离子注入计量为1e12cm2～1e14cm2，其注入能量为10kev—200kev，且所述第二导电类型柱的深度为8um—90um。
为了解决上述技术问题，本发明还提供了一种所述集成TMBS结构的超结MOS器件的制造方法，包括：
在所述第一导电类型衬底上生长所述第一导电类型外延层；
在所述第一导电类型外延层内部形成多个所述第二导电类型柱；
在所述第一导电类型外延层的第一预设位置进行刻蚀，形成多个所述沟槽，并在所述沟槽内形成所述栅氧化层，在形成有栅氧化层的沟槽内填充栅极导电体，形成多个所述超结栅极和多个所述结构栅极；
在所有相邻所述超结栅极之间以及所述超结栅极和所述结构栅极之间的第一导电类型外延层上表面进行离子注入并使其扩散，形成第二导电类型阱，所述第二导电类型阱深度小于所述超结沟槽或所述结构栅极深度；
在所述超结栅极两侧的所述第二导电类型阱上表面进行离子注入并使其扩散，形成所述第一导电类型源区；
在所述第一导电类型源区远离所述超结栅极侧的第二导电类型阱上表面进行离子注入并使其扩散，形成隔离区；
在所述第一导电类型源区、所述隔离区、所述结构栅极和所述超结栅极的上表面形成所述绝缘氧化层；
在所述绝缘氧化层的第二预设位置进行刻蚀，以在所述隔离区以及靠近所述隔离区的部分所述第一导电类型源区上形成源极接触孔，并在所有所述结构栅极上和同一TMBS结构的两个结构栅极之间的部分第一导电类型外延层上形成TMBS接触孔，并在所述源极接触孔和所述TMBS接触孔中填充金属，分别形成所述源极和所述肖特基金属接触；
在所述源极、所述肖特基金属接触和部分所述绝缘氧化层上表面形成所述正面金属层，以用于连接所有源极和所有肖特基金属接触；
在所述第一导电类型衬底远离所述第一导电类型外延层的表面形成所述背面金属层。
优选地，所述第二导电类型柱形成方式为：
在所述第一导电类型外延层上的第三预设位置进行刻蚀，形成多个所述沟槽，并对所有所述沟槽进行填充形成所述第二导电类型柱；或
在所述第一导电类型外延层上的第四预设位置进行离子注入并使其扩散，形成所述第二导电类型柱。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明实施例提供的集成TMBS结构的超结MOS器件，通过在超结MOS器件本体中部分元胞之间并联集成TMBS结构，来极大的改善超结MOS器件的反向恢复特性，解决由于较高的反向恢复峰值电流等导致的超结MOS器件容易损坏，进而降低使用安全性的问题，提高了超结MOS器件在使用过程中的安全性。其在不增加工艺步骤的基础上，在超结MOS器件本体中的两个或多个元胞之间集成TMBS结构，工艺简单且降低成本。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了本发明实施例一集成TMBS结构的超结MOS器件的结构示意图；
图2示出了本发明实施例二集成TMBS结构的超结MOS器件制造方法的流程示意图；
图3示出了图2中步骤S201所形成结构示意图；
图4示出了图2中步骤S202所形成结构示意图；
图5示出了图2中步骤S203所形成结构示意图；
图6示出了图2中步骤S204所形成结构示意图；
图7示出了图2中步骤S205所形成结构示意图；
图8示出了图2中步骤S206所形成结构示意图；
图9示出了图2中步骤S207所形成结构示意图；
图10示出了图2中步骤S208所形成结构示意图；
图11示出了图2中步骤S209所形成结构示意图；
图12示出了图2中步骤S210所形成结构示意图；
其中，1为第一导电类型衬底，2为第一导电类型外延层，3为第二导电类型柱，4为超结栅极，5为第二导电类型阱，6为第一导电类型源区，7为隔离区，8为源极，9为绝缘氧化层，10为正面金属层，11为背面金属层，12为结构栅极，13为肖特基金属接触，14为第一导电类型柱，15为沟槽，16为栅氧化层，17为栅极导电体。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
现有超结MOS器件存在寄生体二极管的反向恢复特性比较差的缺点，因此现有超结MOS器件在硬开关应用时由于较高的反向恢复峰值电流等非常容易损坏，降低使用安全性。
实施例一
为解决现有技术中存在的技术问题，本发明实施例提供了一种集成TMBS(TrenchMOS Barrier Schocttky，沟槽MOS型肖特基二极管)结构的超结MOS器件。
图1示出了本发明实施例一集成TMBS结构的超结MOS器件的结构示意图；参考图1所示，本发明实施例集成TMBS结构的超结MOS器件包括超结MOS器件本体以及并联集成于超结MOS器件本体中部分元胞之间的多个TMBS结构，其中，超结MOS器件本体包括多个元胞。进一步地，TMBS结构可设置于超结MOS器件本体中两个元胞之间，也可设置于超结MOS器件本体中多个元胞之间。
具体地，超结MOS器件本体包括第一导电类型衬底1；形成于第一导电类型衬底1上的第一导电类型外延层2；第一导电类型外延层2内形成有多个第二导电类型柱3，以在各所述第二导电类型柱3之间间隔出第一导电类型柱14而形成超结结构，第二导电类型不同于第一导电类型。每个第一导电类型柱14中均设置有超结栅极4，而超结栅极4则包括沟槽15、设置于沟槽15内的栅氧化层16以及填充于有栅氧化层16的沟槽15内的栅极导电体17，且其中沟槽15是通过对第一导线类型外延层2上表面固定位置进行刻蚀形成的。在所有相邻超结栅极4之间的第一导电类型外延层2中还形成有第二导电类型阱5，需要说明的是，形成的第二导电类型阱5的深度小于栅极沟槽15深度。每个超结栅极4之间的第二导电类型阱5上表面均形成有第一导电类型源区6和隔离区7，其中第一导电类型源区6位于隔离区7两侧。隔离区7阻断两侧第一导电类型源区6的离子流动。在隔离区7上表面以及与隔离区7接触的部分第一导线类型源区上表面形成有源极8；所有超结栅极4上表面以及剩下部分第一导电类型源区6上表面形成有绝缘氧化层9；在绝缘氧化层9部分上表面和源极8部分上表面形成有正面金属层10，以用于连接超结MOS器件所有元胞中的源极8；第一导电类型衬底1远离第一导电类型外延层2的表面形成有背面金属层11。
进一步地，隔离区7的掺杂离子浓度大于第二导电类型阱5的掺杂离子浓度，第二导电类型阱5的掺杂离子浓度大于第二导电类型柱3的掺杂离子浓度。
具体地，TMBS结构也包括第一导电类型衬底1以及位于第一导电类型衬底1的表面的第一导电类型外延层2；需要说明的是，在器件制造过程中，TMBS结构中的第一导电类型衬底1和第一导电类型外延层2可与超结MOS器件本体中的第一外延层和第一导电类型外延层2同时形成。每个TMBS结构中均包括两个结构栅极12，结构栅极12位于第一导电类型外延层2中，每个结构栅极12均包括沟槽15、形成于沟槽15内表面的栅氧化层16以及填充于有栅氧化层16的沟槽15内的栅极导电体17，且沟槽15也是通过对第一导线类型外延层上表面进行刻蚀形成。需要说明的是，由于结构栅极12和超结栅极4结构相同，因此在器件制造过程中结构栅极12和超结栅极4也可同时形成。TMBS结构还包括肖特基金属接触13和绝缘氧化层9，其中肖特基金属接触13位于两个结构栅极12部分上表面和两个结构栅极12之间的第一导电类型外延层2部分上表面，而绝缘氧化层9则位于两个结构栅极12剩下部分上表面和两个结构栅极12之间的第一导电类型外延层2剩下部分上表面；即肖特基金属接触13实质上是在绝缘氧化层9上刻蚀出TMBS接触孔，而后再用金属对TMBS接触孔进行填充获取的；且在器件制造过程中，TMBS结构中的绝缘氧化层9与超结MOS器件本体中的绝缘氧化层9也可同时形成。
最后TMBS结构还包括正面金属层10和背面金属层11，其中正面金属层10位于肖特基金属接触13以及部分绝缘氧化层9上表面，用于连接所有的肖特基金属接触13；而背面金属层11则位于第一导电类型衬底1远离第一导电类型外延层2的表面。进一步地，在器件制造过程中，TMBS结构中的正面金属层10与超结MOS器件本体中的正面金属层10同时形成，TMBS结构中的背面金属层11与超结MOS器件本体中的背面金属层11也同时形成，通过使超结MOS器件本体与TMBS结构共用正面金属层10和背面金属层11结构，来达到将TMBS结构并联于超结MOS器件本体的目的。
进一步地，同一TMBS结构的两个结构栅极12之间间距随TMBS结构两端可承受电压以及第二导电类型柱3的深度的不同进行相应设计。同一TMBS结构的两个结构栅极12之间间距优选为0.5—10um，且结构栅极12的深度范围优选为1～5um。
本发明在常规的超结MOS器件中部分元胞之间引入了TMBS结构，在TMBS结构两端加正向电压时，结构栅极12表面形成正电荷，吸引电子到表面，实现过电流，在TMBS结构两端加反向电压时，结构栅极12表面吸引空穴，与第一导电类型外延层2形成耗尽区，实现耐压。超结MOS器件中TMBS结构的引入，极大的改善器件的反向恢复特性，提高了超结MOS器件在使用过程中的安全性。
导电类型实际上是通过在中性基底中掺杂不同类型的杂质原子而确定，比如往锗硅类的半导体衬底中掺杂诸如氮、磷、砷之类的五族元素(可提供电子)可形成N型导电类型；掺入诸如硼、铝之类的三族元素(提供空穴)可形成P型导电类型。作为示例，如附图1所示，本实施例中可选用N型半导体衬底，比如掺杂了诸如氮、磷、砷之类的五族元素的硅衬底或锗衬底作为第一导电类型衬底1，此时第二导电类型柱3为P型导电柱，比如为掺杂了诸如硼、铝之类的三族元素的多晶硅。当然，在另一示例中，也可以选用P型半导体衬底作为第一导电类型衬底1，则第二导电类型柱3为N型柱，根据不同的需要可灵活选择，本实施例中不做严格限制。当然，在实际的应用中，优选N型半导体衬底，比如采用N型的硅衬底或锗衬底形成NMOS管，因为其导通电阻更小，且制造工艺更简单。第一导电类型衬底1为高掺杂衬底，第一导电类型外延层2的掺杂浓度通常低于第一导电类型衬底1的掺杂浓度。第一导电类型外延层2的厚度决定了器件的击穿电压，因而理论上越厚越好，但如果太厚则会导致器件的体积过大，综合而言，第一导电类型外延层2的厚度优选为10～100μm之间，其电阻范围为0.1ohm cm～10ohm cm。作为示例，第二导电类型柱3的深度优选为8um—90um之间，且形成第二导电类型衬底的离子注入计量为1e12cm2～1e14cm2，注入能量为10kev—200kev。当然，根据不同的结构设计，上述参数还可以有其他设定，本实施例中并不严格限定。
进一步地，栅极导电体17材料优选为多晶硅，因为多晶硅更耐高温，且和栅氧化层16的界面缺陷小，此外可以藉由掺杂不同极性的杂质来改变其功函数以降低器件的临界电压。栅氧化层16均用于实现栅极导电体17和第二导电类型阱5区的隔离，为保证栅极导电体17的耐压，栅氧化层16的厚度优选大于500埃，其材质可以是二氧化硅、氮化物、氮氧化物中的一种或多种，具体可以通过热氧化工艺实现。当然，在其他示例中，各结构层的材料还可以有其他选择，比如所述栅极导电体17可以是金属或是金属硅化物，具体不限。
进一步地，正面金属层10和源极8相连接，正面金属层10与肖特基金属接触13相连接，可以确保器件性能的连接良好，同时，正面金属层10和源极8可采用相同的材质且可在同一工艺中形成，源极8和肖特基金属接触13也可采用相同的材质且可在同一工艺中形成，有利于简化制作工艺。正面金属层10材质优选为铝、铜或铜铝合金，而源极8和肖特基金属接触13材质可以为钛、氮化钛、铝中的一种或多种。
进一步地，超结MOS器件还包括第一导电类型缓冲层(未图示)，位于第一导电类型衬底1和第一导电类型外延层2之间，第一导电类型缓冲层的掺杂浓度可以介于第一导电类型衬底1和第一导电类型外延层2的掺杂浓度之间，由此可以防止高温工艺过程中第一导电类型衬底1的杂质原子扩散至第一导电类型外延层2内，避免所述第一导电类型外延层2(尤其是对应第一导电类型柱14的区域)的掺杂浓度提高而导致器件的击穿电压降低。
进一步地，第二导电类型柱3的下表面与第一导电类型衬底1之间具有间距，第二导电类型柱3的下表面和第一导电类型衬底1之间的第一导电类型外延层2充当了缓冲层的作用，因而可以无需另外制作缓冲层。
且需要说明的是，超结MOS器件本体和TMBS结构均还可以为其他合理结构，在此不再对其进行一一列举。
本发明实施例提供的集成TMBS结构的超结MOS器件，通过在超结MOS器件本体中部分元胞之间并联集成TMBS结构，来极大的改善超结MOS器件的反向恢复特性，解决由于较高的反向恢复峰值电流等导致的超结MOS器件容易损坏，进而降低使用安全性的问题，提高了超结MOS器件在使用过程中的安全性。其在不增加工艺步骤的基础上，在超结MOS器件本体中的两个或多个元胞之间集成TMBS结构，工艺简单且降低成本。
实施例二
为解决现有技术中存在的技术问题，本发明实施例提供了一种集成TMBS结构的超结MOS器件制造方法，可用于制备实施例一中的集成TMBS结构的超结MOS器件结构，因而实施例一中对相同结构的相关描述也适用于本实施例，出于简洁的目的本实施例中未一一赘述。
图2示出了本发明实施例二集成TMBS结构的超结MOS器件制造方法的流程示意图，在以下步骤说明中，当第一导电类型为N型时，第二导电类型即为P型，而当第一导电类型为P型，第二导电类型为N型。图3-图12示出了本发明实施例各步骤形成结构的一种示意图，且图3-图12中所示结构是在第一导电类型为N型，第二导电类型为P型的基础上进行示例的，其仅为本实施例方法中的一种示例。参考图2-图12所示，本发明实施例集成TMBS结构的超结MOS器件制造方法包括如下步骤。
步骤S201，提供第一导电类型衬底1，并在第一导电类型衬底1表面形成第一导电类型外延层2。
具体地，形成第一导电类型外延层2的方法优选气相沉积，在沉积过程中通过调整掺入的杂质原子浓度以实现所需的掺杂浓度，第一导电类型外延层2的掺杂浓度优选小于所述第一导电类型衬底1的掺杂浓度。该步所形成结构示意图如图3所示。
步骤S202，在第一导电类型外延层2内部形成多个第二导电类型柱3。
具体地，本实施例可通过在第一导电类型外延层2上的第三预设位置进行刻蚀，形成多个沟槽15，并对所有沟槽15进行填充来形成多个第二导电类型柱3。同时多个第二导电类型柱3也可通过在第一导电类型外延层2上的第四预设位置进行离子注入并使其扩散，来形成第二导电类型柱3。其中第三预设位置和第四预设位置均为第一导电类型外延层2上需形成第二导电类型柱3的位置，但由于离子注入会存在离子扩散过程，因此第三预设位置并不与第四预设位置完全等同。该步所形成结构示意图如图4所示。
步骤S203，在第一导电类型外延层2的第一预设位置进行刻蚀，形成多个沟槽15，并在沟槽15内形成栅氧化层16，在形成有栅氧化层16的沟槽15内填充栅极导电体17，形成多个超结栅极4和多个结构栅极12。
其中，第一预设位置为第一导电类型外延层2上需形成超结栅极4和结构栅极12的位置。形成栅氧化层16的方法可以为热氧化法和气相沉积方法。栅极导电体17材料优选为多晶硅，因为多晶硅更耐高温，且和栅氧化层16的界面缺陷小，此外可以藉由掺杂不同极性的杂质来改变其功函数以降低器件的临界电压。栅氧化层16均用于实现栅极导电体17和第二导电类型阱5的隔离，为保证栅极导电体17的耐压，栅氧化层16的厚度优选大于500埃，其材质可以是二氧化硅、氮化物、氮氧化物中的一种或多种，具体可以通过热氧化工艺实现。当然，在其他示例中，各结构层的材料还可以有其他选择，比如所述栅极导电体17可以是金属或是金属硅化物，具体不限。
根据第一导电类型外延层2的具体材质不同，可选用湿法或干法刻蚀形成沟槽15。当然，本领域技术人员能够理解的是，该步骤通常需要借助光掩膜进行光刻以定义出沟槽15的位置和形状，之后通过刻蚀才形成沟槽15。本实施例中，沟槽15的深度小于第一导电类型外延层2的厚度，因而沟槽15和第一导电类型衬底1之间具有间距，位于该间距之间的第一导电类型外延层2将作为后续形成的第一导电类型柱14和第一导电类型衬底1之间的缓冲层。当然，在另外的示例中，如果第一导电类型外延层2和第一导电类型衬底1之间形成有缓冲层，则该步骤中沟槽15的深度可以和第一导电类型外延层2的厚度相同。设置缓冲层可以防止后续的高温工艺过程中第一导电类型衬底1的杂质扩散至第一导电类型柱14中。该步所形成结构示意图如图5所示。
步骤S204，在所有相邻超结栅极4之间以及超结栅极4和结构栅极12之间的第一导电类型外延层上表面进行离子注入并使其扩散，形成第二导电类型阱5，第二导电类型阱5深度小于超结沟槽或结构栅极深度。
具体地，向所有相邻超结栅极4之间以及超结栅极4和结构栅极12之间的第一导电类型外延层2上表面注入第二导电类型杂质原子，并进行高温推阱，比如在1000～1200℃高温下退火1～10小时(具体根据掺杂浓度和深度以及器件尺寸等参数而定)，经离子注入和高温推阱后形成的第二导电类型阱5，第二导电类型阱5与栅氧化层16相连接。且第二导电类型阱5深度小于超结栅极12深度。该步所形成结构示意图如图6所示。
步骤S205，在超结栅极4两侧的第二导电类型阱5上表面进行离子注入并使其扩散，形成第一导电类型源区6。
具体地，同理通过向超结栅极4两侧的第二导电类型阱5上表面注入第一导电类型杂质原子，并进行高温推进形成的第一导电类型源区6，第一导电类型源区6与栅氧化层16相连接，且第一导电类型源区6小于第二导电类型阱5的深度。该步所形成结构示意图如图7所示。
步骤S206，在第一导电类型源区远离超结栅极侧的第二导电类型阱6上表面进行离子注入并使其扩散，形成隔离区7，第一导电类型源区6位于隔离区7两侧。
具体地，同理通过向第一导电类型源区远离超结栅极侧的第二导电类型阱6上表面注入第二导电类型杂质原子，并进行高温推进形成的隔离区7，第一导电类型源区6位于隔离区7两侧，且隔离区7两侧与第一导电类型源区6接触连接。该步所形成结构示意图如图8所示。
步骤S207，在第一导电类型源区6、隔离区7、结构栅极12和超结栅极4的上表面形成绝缘氧化层9。
具体地，采用与栅氧化层16形成方式相同的方式，在第一导电类型源区6、隔离区7、结构栅极12和超结栅极4的上表面形成绝缘氧化层9。该步所形成结构示意图如图9所示。
步骤S208，在绝缘氧化层9的第二预设位置进行刻蚀，以在隔离区7以及靠近隔离区7的部分第一导电类型源区6上形成源极接触孔(未显示)，并在所有结构栅极12上和同一TMBS结构的两个结构栅极12之间的第一导电类型外延层2部分上形成TMBS接触孔(未显示)，并在源极接触孔和TMBS接触孔中填充金属，分别形成源极8和肖特基金属接触13。
其中，第二预设位置为绝缘氧化层9上需形成源极8和肖特基金属接触13上的位置。源极8和肖特基金属接触13可采用相同的材质且可在同一工艺中形成，源极8和肖特基金属接触13优选为钛、氮化钛、铝中的一种或多种。且可通过物理气相沉积或电镀工艺形成源极8和肖特基金属接触13。该步所形成结构示意图如图10所示。
步骤S209，在绝缘氧化层9、源极8和肖特基金属接触13上表面形成正面金属层10，以用于连接所有源极8和所有肖特基金属接触13。该步所形成结构示意图如图11所示。
步骤S210，在第一导电类型衬底1远离第一导电类型外延层2的表面形成背面金属层11。
其中正面金属层10材质优选为铝、铜或铜铝合金，且正面金属层10和背面金属层11也可采用物理气相沉积或电镀工艺形成。该步所形成结构示意图如图12所示。
本发明实施例提供的集成TMBS结构的超结MOS器件制造方法，通过在超结MOS器件本体中部分元胞之间并联集成TMBS结构，来极大的改善超结MOS器件的反向恢复特性，解决由于较高的反向恢复峰值电流等导致的超结MOS器件容易损坏，进而降低使用安全性的问题，提高了超结MOS器件在使用过程中的安全性。其在不增加工艺步骤的基础上，在超结MOS器件本体中的两个或多个元胞之间集成TMBS结构，工艺简单且降低成本。
在本发明的描述中，需要说明的是，术语“第一”“第二”“第三”“第四”“第五”仅用于描述目的，而不能理解为指示或暗示相对重要性。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种集成TMBS结构的超结MOS器件，其特征在于，包括超结MOS器件本体，所述超结MOS器件本体包括多个元胞，所述超结MOS器件本体中部分元胞之间并联集成有TMBS结构。
2.根据权利要求1所述的超结MOS器件，其特征在于，超结MOS器件本体包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底表面；
多个第二导电类型柱，间隔分布于所述第一导电类型外延层内，第二导电类型不同于第一导电类型；
多个超结栅极，分别分布于每个所述第一导电类型柱中，其中，每个超结栅极包括沟槽、形成于所述沟槽内表面的栅氧化层以及填充于有栅氧化层的沟槽内的栅极导电体，所述沟槽通过对所述第一导线类型外延层上表面进行刻蚀形成；
第二导电类型阱，所有相邻所述超结栅极之间的第一导电类型外延层中，所述第二导电类型阱深度小于所述超结沟槽深度；
第一导电类型源区和隔离区，均分布于所述第二导电类型阱上部，所述第一导电型源区与所述超结栅极接触，且所述第一导电类型源区位于所述隔离区两侧；
源极，位于所述隔离区上表面以及靠近所述隔离区的部分所述第一导电类型源区上表面；
绝缘氧化层，位于剩下部分所述第一导电类型源区上表面以及所述超结栅极上表面；
正面金属层，位于部分所述绝缘氧化层上表面和部分所述源极上表面，用于连通所有源极；
背面金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
3.根据权利要求2所述的超结MOS器件结构，其特征在于，所述隔离区的掺杂离子浓度大于所述第二导电类型阱的掺杂离子浓度，所述第二导电类型阱的掺杂离子浓度大于所述第二导电类型柱的掺杂离子浓度。
4.根据权利要求1所述的超结MOS器件，其特征在于，所述TMBS结构包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的表面；
两个结构栅极，位于所述第一导电类型外延层中，其中，每个结构栅极包括沟槽、形成于所述沟槽内表面的栅氧化层以及填充于有栅氧化层的沟槽内的栅极导电体，所述沟槽通过对所述第一导线类型外延层上表面进行刻蚀形成；
肖特基金属接触，位于两个所述结构栅极部分上表面和两个所述结构栅极之间的第一导电类型外延层部分上表面；
绝缘氧化层，位于两个所述结构栅极剩下部分上表面和两个结构栅极之间的第一导电类型外延层剩下部分上表面；
正面金属层，位于所述肖特基金属接触以及部分绝缘氧化层上表面，用于连接所有所述肖特基金属接触；
背面金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
5.根据权利要求1所述的超结MOS器件结构，其特征在于，两个所述结构栅极间距范围为0.5—10um，所述结构栅极的深度范围为1～5um。
6.根据权利要求2所述的超结MOS器件结构，其特征在于：所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
7.根据权利要求4所述的超结MOS器件结构，其特征在于：所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
8.根据权利要求2所述的超结MOS器件结构，其特征在于：所述第一导电类型外延层厚度为10um—100um，其电阻范围为0.1ohm cm到10ohm cm。
9.根据权利要求4所述的超结MOS器件结构，其特征在于：所述第一导电类型外延层厚度为10um—100um，其电阻范围为0.1ohm cm到10ohm cm。
10.根据权利要求2所述的超结MOS器件结构，其特征在于，形成所述第二导电类型衬底的离子注入计量为1e12cm2～1e14cm2，其注入能量为10kev—200kev，且所述第二导电类型柱的深度为8um—90um。
11.根据权利要求4所述的超结MOS器件结构，其特征在于，形成所述第二导电类型衬底的离子注入计量为1e12cm2～1e14cm2，其注入能量为10kev—200kev，且所述第二导电类型柱的深度为8um—90um。
12.一种权利要求1至11中任意一项所述集成TMBS结构的超结MOS器件的制造方法，包括：
在所述第一导电类型衬底上生长所述第一导电类型外延层；
在所述第一导电类型外延层内部形成多个所述第二导电类型柱；
在所述第一导电类型外延层的第一预设位置进行刻蚀，形成多个所述沟槽，并在所述沟槽内形成所述栅氧化层，在形成有栅氧化层的沟槽内填充栅极导电体，形成多个所述超结栅极和多个所述结构栅极；
在所有相邻所述超结栅极之间以及所述超结栅极和所述结构栅极之间的第一导电类型外延层上表面进行离子注入并使其扩散，形成第二导电类型阱，所述第二导电类型阱深度小于所述超结沟槽或所述结构栅极深度；
在所述超结栅极两侧的所述第二导电类型阱上表面进行离子注入并使其扩散，形成所述第一导电类型源区；
在所述第一导电类型源区远离所述超结栅极侧的第二导电类型阱上表面进行离子注入并使其扩散，形成隔离区；
在所述第一导电类型源区、所述隔离区、所述结构栅极和所述超结栅极的上表面形成所述绝缘氧化层；
在所述绝缘氧化层的第二预设位置进行刻蚀，以在所述隔离区以及靠近所述隔离区的部分所述第一导电类型源区上形成源极接触孔，并在所有所述结构栅极上和同一TMBS结构的两个结构栅极之间的部分第一导电类型外延层上形成TMBS接触孔，并在所述源极接触孔和所述TMBS接触孔中填充金属，分别形成所述源极和所述肖特基金属接触；
在所述源极、所述肖特基金属接触和部分所述绝缘氧化层上表面形成所述正面金属层，以用于连接所有源极和所有肖特基金属接触；
在所述第一导电类型衬底远离所述第一导电类型外延层的表面形成所述背面金属层。
13.根据权利要求12所述的制造方法，其特征在于，所述第二导电类型柱形成方式为：
在所述第一导电类型外延层上的第三预设位置进行刻蚀，形成多个所述沟槽，并对所有所述沟槽进行填充形成所述第二导电类型柱；或
在所述第一导电类型外延层上的第四预设位置进行离子注入并使其扩散，形成所述第二导电类型柱。
CN202111032029.4A 2021-09-03 2021-09-03 集成tmbs结构的超结mos器件及其制造方法 Pending CN113782608A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111032029.4A CN113782608A (zh) 2021-09-03 2021-09-03 集成tmbs结构的超结mos器件及其制造方法
US17/903,745 US20240079445A1 (en) 2021-09-03 2022-09-06 Super-junction mos device with integrated tmbs structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111032029.4A CN113782608A (zh) 2021-09-03 2021-09-03 集成tmbs结构的超结mos器件及其制造方法

Publications (1)

Publication Number Publication Date
CN113782608A true CN113782608A (zh) 2021-12-10

Family

ID=78840994

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111032029.4A Pending CN113782608A (zh) 2021-09-03 2021-09-03 集成tmbs结构的超结mos器件及其制造方法

Country Status (2)

Country Link
US (1) US20240079445A1 (zh)
CN (1) CN113782608A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173783A (ja) * 2005-11-25 2007-07-05 Denso Corp 半導体装置およびその製造方法
US20080012050A1 (en) * 2006-07-14 2008-01-17 Denso Corporation Semiconductor device
US20100096692A1 (en) * 2008-10-16 2010-04-22 Kabushiki Kaisha Toshiba Semiconductor device
CN102569207A (zh) * 2010-12-27 2012-07-11 上海华虹Nec电子有限公司 超级结mosfet中集成肖特基二极管的方法
CN111200008A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
US20200287535A1 (en) * 2019-03-08 2020-09-10 Infineon Technologies Austria Ag Method for Operating a Superjunction Transistor Device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173783A (ja) * 2005-11-25 2007-07-05 Denso Corp 半導体装置およびその製造方法
US20080012050A1 (en) * 2006-07-14 2008-01-17 Denso Corporation Semiconductor device
US20100096692A1 (en) * 2008-10-16 2010-04-22 Kabushiki Kaisha Toshiba Semiconductor device
CN102569207A (zh) * 2010-12-27 2012-07-11 上海华虹Nec电子有限公司 超级结mosfet中集成肖特基二极管的方法
CN111200008A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
US20200287535A1 (en) * 2019-03-08 2020-09-10 Infineon Technologies Austria Ag Method for Operating a Superjunction Transistor Device

Also Published As

Publication number Publication date
US20240079445A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
TWI566422B (zh) 改良之蕭基整流器
US6710418B1 (en) Schottky rectifier with insulation-filled trenches and method of forming the same
CN109166922B (zh) 一种沟槽型超结功率终端结构及其制备方法
TWI712173B (zh) 整合在超級接面功率mosfet中的肖特基二極體
US9018698B2 (en) Trench-based device with improved trench protection
KR20070029656A (ko) 슈퍼접합 장치를 제조하기 위한 평탄화 방법
CN104051540A (zh) 超级结器件及其制造方法
JP2015079894A (ja) 半導体装置及び半導体装置の製造方法
CN111081779A (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
CN111211168B (zh) 一种rc-igbt芯片及其制造方法
CN111430453A (zh) 一种反向恢复特性好的rc-igbt芯片及其制造方法
CN113488389B (zh) 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法
CN117410347A (zh) 低终端面积的超结功率器件及制备方法
CN110212026B (zh) 超结mos器件结构及其制备方法
US10186573B2 (en) Lateral power MOSFET with non-horizontal RESURF structure
CN116779446A (zh) 屏蔽栅mos器件及其制造方法
CN113725299B (zh) 一种无结型自耗尽晶体管及其制备方法
CN104576730A (zh) 超级结器件及其制造方法
CN113782608A (zh) 集成tmbs结构的超结mos器件及其制造方法
CN113659011A (zh) 基于超结mosfet的集成器件及其制造方法
CN111129134B (zh) Igbt芯片及其制造方法
JP2022136894A (ja) 超接合炭化珪素半導体装置の製造方法
CN107863378B (zh) 超结mos器件及其制造方法
CN113140632B (zh) 沟槽型mosfet器件及其制备方法
KR101949511B1 (ko) 전력 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination