KR20070029656A - 슈퍼접합 장치를 제조하기 위한 평탄화 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제 1 및 제 2 주 표면을 가진 기판을 제공하는 단계를 포함한다. 이 기판은 제 2 주 표면에서 제 1 도전 타입의 고농도 도핑된 영역과 제 1 주 표면에서 제 1 도전 타입의 저농도 도핑된 영역을 가진다. 이 방법은 이 기판에 트렌치 및 메사를 제공하는 단계, 임의의 각도로 제 1 도전 타입의 도펀트를 메사의 측벽에 주입하는 단계, 임의의 각도로 제 2 도전 타입의 도펀트를 메사의 또 다른 측벽에 주입하는 단계를 포함한다. 이 방법은 각 트렌치의 측벽 및 하부 그리고 메사의 상부를 산화시켜 상부 산화물층을 생성하는 단계, 그 상부 산화물층을 에치백하여 메사의 일부분을 노출시키는 단계, 에치백된 상부 산화물층 및 메사를 커버하기 위하여 산화물층을 증착하는 단계, 및 반도체 장치의 상부 표면을 평탄화하는 단계를 포함한다.
반도체 장치

Description

슈퍼접합 장치를 제조하기 위한 평탄화 방법{PLANARIZATION METHOD OF MANUFACTURING A SUPERJUNCTION DEVICE}
본 발명은 두꺼운 산화물 영역을 포함하는 에지 종단 구조를 가지는 반도체 장치 그리고 보다 상세하게는 MOS(metal-oxide semiconductor)-게이트형이며, 낮은-온 저항 및 높은 항복 전압을 가지는 전력 스위칭에 적합한 반도체 장치에 관한 것이다. 보다 상세하게는, 본 발명은 슈퍼접합 반도체 장치를 제조하기 위한 평탄화 방법에 관한 것이다.
미국 특허 제5,216,275호에 개시된 바와 같은 Xingbi Chen 박사의 수퍼 접합 장치의 발명 이래로, 그의 발명의 수퍼 접합 효과를 증대 및 향상시키려는 많은 시도가 있어 왔다. 미국 특허 제6,410,958호, 제6,300,171호, 및 제6,307,246호는 이러한 노력의 예들이며, 이들은 여기에 참조함으로써 그 전체 내용이 본 명세서에 포함된다.
미국 특허 제6,410,958호("Usui 등"의 특허)는 반도체 부품에 대한 에지 종단 구조(edge termination structure) 및 드리프트 영역(drift region)에 관한 것이다. 한쪽의 전도성 유형의 반도체 보디(semiconductor body)는 적어도 2개의 서로 다른 평면 내에 매립된 다른 쪽의 전도성 유형의 복수의 영역을 갖는 에지 구역 을 갖는다. 반도체 부품의 활성 존(active zone) 아래에서, 드리프트 영역들은 하부의 기판을 사용하여 연결되어 있다.
미국 특허 제6,307,246호("Nitta 등"의 특허)는 다수의 병렬 연결된 개개의 부품이 셀 어레이(cell array)의 다수의 셀에 배치되어 있는 고전압에 견디는 에지 구조(high-voltage sustaining edge structure)를 갖는 반도체 부품을 개시하고 있다. 에지 영역에서, 반도체 부품은 쉐이딩된 소스 존 영역(shaded source zone region)을 갖는 셀을 갖는다. 전력 반도체 부품의 정류 동안에, 쉐이딩된 소스 구역 영역은 불균형하게 큰 역방향 흐름 전류 밀도(disproportionately large reverse flow current density)에 의해 야기되는 기생 바이폴라 트랜지스터의 스위치 "온"(switching on)을 억제한다. 게다가, 쉐이딩된 소스 구역 영역을 갖는 에지 구조는 Nitta 등의 특허에 기재되어 있는 기술적 관점에서 아주 용이하게 생성될 수 있다. 이는 파라미터의 효과를 명백하게 보여주며 "온" 상태에서 전기를 전도하고 "오프" 상태에서 공핍되는 병렬 PN층(parallel PN layer)으로 이루어진 드리프트층(drift layer)을 갖는 수퍼 접합 반도체 장치의 대량 생산을 가능하게 해준다. N-형 드리프트 영역에서의 활성 불순물(active impurity)의 순수량(net quantity)은 P-형 파티션 영역(partition region)에서의 활성 불순물의 순수량의 100% 내지 150%의 범위 내에 있다. 게다가, N-형 드리프트 영역 및 P-형 파티션 영역 중 어느 한 쪽의 폭은 다른 쪽 영역의 폭의 94% 내지 106%의 범위 내에 있다.
미국 특허 제6,300,171호("Frisina"의 특허)는 제1 전도성 유형의 제1 반도체 층을 형성하는 제1 단계, 상기 제1 반도체 층의 상부 표면 상에 제1 마스크를 형성하는 제2 단계, 상기 제1 마스크의 일부분들을 제거하여 그 안에 적어도 하나의 개구부를 형성하는 제3 단계, 상기 적어도 하나의 개구부를 통해 상기 제1 반도체 층에 제2 전도성 유형의 도펀트를 유입시키는 제4 단계, 상기 제1 마스크를 완전히 제거하고 상기 제1 반도체 층 상부에 상기 제1 전도성 유형의 제2 반도체 층을 형성하는 제5 단계, 상기 제1 반도체 층에 주입된 도펀트를 확산시켜 상기 제1 및 제2 반도체 층에 상기 제2 전도성 유형의 도핑된 영역을 형성하는 제6 단계를 포함하는, 고전압 반도체 장치에 대한 에지 구조를 제조하는 방법을 개시하고 있다. 제2 단계 내지 제6 단계는 제1 전도성 유형의 다수의 중첩된 반도체 층 및 제2 전도성 유형의 도핑된 영역의 적어도 2개의 칼럼을 포함하는 최종적인 에지 구조를 형성하기 위해 적어도 한번 반복되며, 상기 칼럼은 상기 다수의 중첩된 반도체 층(superimposed semiconductor layer)에 삽입되고 상기 마스크 개구부를 통해 차후에 주입되는 도핑된 영역들의 중첩(superimposition)에 의해 형성되고, 고전압 반도체 장치 근방에 있는 칼럼들은 고전압 반도체 장치에서 더 멀리 떨어져 있는 칼럼 보다 더 깊다.
반도체 장치를 제조하는 단일 에피택셜 증착 단계만을 이용하는 프로세스와 호환될 수 있는 기술을 이용하여 제조되는 에지 종단 영역을 제공하는 것이 바람직하다.
간략히 설명하면, 본 발명은 서로 대향하는 제 1 및 제 2 주(main) 표면을 가지는 반도체 기판을 제공하는 단계를 포함하는 반도체 장치의 제조 방법을 포함한다. 이 반도체 기판은 제 2 주 표면에서 제 1 도전 타입의 고농도로 도핑된 영역을 가지며, 제 1 주 표면에서 제 1 도전 타입의 저농도로 도핑된 영역을 가진다. 이 방법은 이 반도체 기판에 복수의 트렌치 및 복수의 메사를 제공하는 단계를 포함한다. 복수의 트렌치 각각은 고농도로 도핑된 영역을 향하여 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 복수의 트렌치 각각은 인접한 메사들 사이에 배치된다. 복수의 트렌치 각각은 다른 트렌치들에 대하여 대략 동일한 폭을 갖는다. 복수의 메사 각각은 제 1 주 표면에 대하여 유지되는 소정의 경사도를 가진 측벽 표면을 포함한다. 또한, 이 방법은 하나의 메사의 측벽 표면에서, 고농도로 도핑된 영역의 도핑 농도 보다 낮은 도핑 농도를 가지는 제 1 도전 타입의 제 1 도핑 영역을 형성하기 위하여, 하나의 메사의 측벽 표면에서 제 1 도전 타입의 도펀트를 반도체 기판의 사전선택된 메사 영역에 주입하는 단계를 포함한다. 또한, 이 방법은 상기 제 1 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서 제 2 도전 타입의 제 2 도핑 영역을 제공하고, 복수의 트렌치의 깊이 방향에 따라 위치되는 제 1 및 제 2 도핑 영역의 P-N 접항을 제공하기 위하여, 상기 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서, 소정의 제 2 주입 각도로, 제 2 도전 타입의 도펀트를 사전선택된 메사 영역에 주입하는 단계를 포함한다. 추가적으로, 이 방법은 각 트렌치의 측벽 및 하부 그리고복수의 메사의 상부를 산화시켜 상부 산화물층을 생성하는 단계, 사전선택된 메사의 사전선택된 부분을 노출하기 위하여 상부 산화물층을 에치백하는 단계, 이 에치백된 상부 산화물층 및 사전선택된 메사를 커버하기 위하여 TEOS(tetraethylorthosilicate) 산화물 증착 및 SOG(spun-on-glass) 산화물 증착을 포함하는 그룹으로부터 선택되는 프로세스를 이용하여 산화물층을 증착하는 단계, 및 반도체 장치의 상부 표면을 평탄화하는 단계를 포함한다.
또한, 본 발명은 서로 대향하는 제 1 및 제 2 주 표면을 가지는 반도체 기판을 제공하는 단계를 포함하는 반도체 장치의 제조 방법을 포함한다. 이 반도체 기판은 제 2 주 표면에서 제 1 도전 타입의 고밀도로 도핑된 영역을 가지며, 제 1 주 표면에서 제 1 도전 타입의 저밀도로 도핑된 영역을 가진다. 또한, 이 방법은 반도체 기판에, 복수의 트렌치 및 복수의 메사 영역을 제공하는 단계를 포함한다. 복수의 메사 영역 각각은 고농도로 도핑된 영역을 향하여 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 제 1 주 표면에 대하여 유지되는 소정의 경사도를 가진 측벽 표면을 가진다. 복수의 트렌치 각각은 다른 트렌치들에 대하여 대략 동일한 폭을 가진다. 복수의 메사 영역 각각은 복수의 트렌치 중 하나에 의해 둘러싸여 있다. 또한, 이 방법은 사전선택된 그룹의 메사 영역들 각각의 측벽 표면에서, 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 가지는 제 1 도전 타입의 제 1 도핑 영역을 형성하기 위하여, 복수의 트렌치 중 하나의 측벽 표면에서 제 1 도전 타입의 도펀트를 복수의 메사 영역 중 사전선택된 그룹의 메사 영역에 주입하는 단계를 포함한다. 또한, 이 방법은, 제 1 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에 제 2 도전 타입의 제 2 도핑 영역을 제공하고, 복수의 트렌치의 깊이 방향에 따라 위치되는 제 1 및 제 2 도핑 영역의 P-N 접합을 제공하기 위하여, 상기 제 1 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서 제 2 도전 타입의 도펀트를 소정의 제 2 주입 각도로 사전선택된 그룹의 메사 영역들에 주입하는 단계를 포함한다. 추가적으로, 본 발명은 각 트렌치의 하부 그리고 복수의 메사의 측벽 및 상부를 산화시켜 상부 산화물층을 생성하는 단계, 사전선택된 그룹의 메사 영역 중 사전선택된 부분을 노출하기 위하여 상부 산화물층을 에치백하는 단계, 이 에치백된 상부 산화물층 및 사전선택된 메사를 커버하기 위하여 TEOS(tetraethylorthosilicate) 산화물 증착 및 SOG(spun-on-glass) 산화물 증착을 포함하는 그룹으로부터 선택되는 프로세스를 이용하여 산화물층을 증착하는 단계, 및 반도체 장치의 상부 표면을 평탄화하는 단계를 포함한다.
도 1 은 반도체 웨이퍼 부분 입단면도이다.
도 2 는 에칭 단계 이후의 반도체 웨이퍼의 부분 입단면도이다.
도 3 은 도 2 의 반도체 웨이퍼의 부분 평면도이다.
도 4 는 이온 주입 단계를 수행하고 있는 도 2 의 반도체 웨이퍼의 부분 입단면도이다.
도 5 는 산화 단계 이후의 도 4 의 반도체 웨이퍼의 부분 입단면도이다.
도 6 은 건식 에치백 단계 이후의 도 5 의 반도체 웨이퍼의 부분 입단면도이다.
도 7 은 TEOS(tetraethylorthosilicate) 증착 단계 이후의 도 6 의 반도체 웨이퍼의 부분 입단면도이다.
도 8 은 SOG(spun-on-glass) 증착 단계 이후의 도 7 의 반도체 웨이퍼의 부분 입단면도이다.
도 9 는 CMP(chemical mechanical polishing) 단계 이후의 도 6 또는 도 7 의 반도체 웨이퍼의 부분 입단면도이다.
도 10 은 최종 단계들의 완료 이후의 도 9 의 반도체 웨이퍼의 부분 입단면도이다.
도 11 은 도 10 의 반도체 웨이퍼의 부분 평면도이다.
도 12 는 도 9 의 실시형태의 대안적인 실시형태의 부분 입단면도이다.
이상의 요약은 물론 본 발명의 양호한 실시예에 대한 이하의 상세한 설명은 첨부 도면과 관련하여 읽어가면 보다 잘 이해될 것이다. 본 발명을 예시하기 위해, 현재 양호한 실시예들이 도면에 도시되어 있다. 그렇지만, 본 발명이 도시된 정확한 구성 및 수단으로 한정되는 것이 아님을 잘 알 것이다.
어떤 용어가 이하의 설명에서 단지 편의상으로 사용되고 있으며 제한적인 것은 아니다. 단어 "우측(right)", "좌측(left)", "하부(lower)" 및 "상부(upper)"는 참조되는 도면에서의 방향을 나타낸다. 단어 "안쪽으로(inwardly)" 및 "바깥쪽으로(outwardly)"는 각각 기술된 대상 및 그의 지정된 부분의 기하학적 중심 쪽으로의 방향 및 그로부터 멀어지는 쪽으로의 방향을 말한다. 이들 용어는 위에서 특별히 언급한 단어, 그의 파생어 및 유사한 의미의 단어를 포함한다. 게다가, 청구항 및 명세서의 대응하는 부분에서 사용되는 단수 표시 관형사는 "하나 이상"을 의 미한다.
도 1 을 참조하면, N+ 기판(3)과 N- 에픽택셜층(5)을 포함하는 반도체 웨이퍼의 부분도가 도시되어 있다. 여기서 사용되는 바와 같이, 도전성에 대한 언급은 설명된 실시형태로 제한된다. 그러나, 당업자는 P 형 도전성이 N 형 도전성으로 전환될 수 있고, 장치는 여전히 제대로 기능하게 됨을 알 수 있다(즉, 제 1 또는 제 2 도전 타입을 이용함). 따라서, 여기서 사용되는 경우, N 또는 P 에 대한 언급은 또한 N 과 P 또는 P 와 N 중 어느 하나가 대체될 수 있음을 의미한다.
도 2 을 참조하면, 당해 분야에 공지된 기술을 이용하여, 트렌치 하부가 기판(3)과 에피택셜층(5) 사이의 계면에 닿거나 도달하도록 에피택셜층(5)을 에칭한다. 이 에칭 프로세스는 트렌치(9), 제 1 메사(7), 및 제 2 메사(11)를 생성한다. 제 1 메사(7)는 여기서 설명되는 프로세스 단계들 동안에 실리콘 디옥사이드로 변환되기 때문에 "희생 메사"로 지칭된다. 제 2 메사(11)는 프로세스에 의해 제조되는 각각의 트랜지스터 셀에 대한 전압 유지층을 형성하는데 사용되기 때문에 "장치 메사"로 지칭된다. 화살표 15 에 의해 나타낸 바와 같이, 메사(7)는 소위 "종단(termination) 영역" 또는 "에지 종단 영역"에 위치되며, 화살표 13 에 의해 나타낸 바와 같이, 메사(11)는 "활성 영역"에 위치된다.
도 3 은 도 2 의 평면도를 나타내며, 여기에서는 복수의 장치 메사(11)와 희생 메사(7)가 도시되어 있다. 메사(11)이 메사(7) 보다 넓음을 관찰할 수 있어야 한다. 폭에 있어서의 이러한 차이는, 산화 프로세스 동안에 메사(11)의 단지 일부 분이 실리콘 디옥사이드로 변환되는 한편 희생 메사(7)가 완전히 실리콘 디옥사이드로 변환되기 때문에 필요하다. 그러나, 메사(7, 11)에 인접한 트렌치(9)의 폭 A(도 2)는 다른 트렌치(9)에 비하여 거의 동일하다. 명확하게 도시되어 있지는 않지만, 트렌치(9)는 트렌치 충전 프로세스를 용이하게 하기 위하여 그 하부에서 보다 그 상부에서 1% 내지 10% 만큼 더 넓은 것이 바람직하다. 따라서, 메사(7, 11)는 에피택셜층(5)의 제 1 주 표면에 대하여 유지되는 소정의 경사도를 가진 측벽 표면을 가진다. 트렌치(9)는 기판(고농도로 도핑된 영역)(3)을 향하여 에피택셜층(5)의 제 1 주 표면으로부터 제 1 깊이 위치까지 깊이 D 만큼 연장되지만 줄곧 기판(고농도로 도핑된 영역)(3)으로 연장될 필요는 없다.
도 4 로 진행하면, 마스킹 단계를 이용하지 않고, 약간의 각도 φ(즉, 주입각도 φ)로, 메사(11, 7)에는 각각 주입 화살표 P 및 B 에 의해 표시된 바와 같이, 일 측에 붕소(B)가 주입되고, 반대측에는 인(P)이 주입된다. 주입 각도 φ는 약 4°에서 최적의 결과를 가지며 약 2°와 12°사이에 있을 수 있다. 그러나, 붕소(즉, 제 2 도전성을 가지는 도펀트)와 인(즉, 제 1 도전성을 가지는 도펀트)에 대한 각각의 주입 각도 φ 는 트렌치(9)의 폭 A(도 2)과 깊이(D)에 의해 결정된다. 붕소는 소정의 제 1 주입 각도 φ 로 주입될 수 있고, 인은 소정의 제 1 주입 각도 φ 와는 다른 소정의 제 2 주입 각도 φ 로 주입될 수 있지만, 주입 각도 φ는 붕소와 인 모두에 대하여 동일할 수도 있다.
도 5 를 참조하면, 주입의 설명에 이어서, 스팀 산화 단계가 수행되며, 여기서 메사(7)는 이것의 좁은 폭으로 인하여 실리콘 디옥사이드 기둥(25)으로 변환되 고, 메사(11)는 실리콘 디옥사이드에 의해 둘러싸인 N/P 기둥(27)으로 변환된다. 본 발명의 일부분으로서 각각의 산화물 메사 기둥(27) 사이에 작은 갭(33)(도 6)을 남겨두기도 한다. 이 갭(33)은 제조 프로세스 내에서 문제를 발생시키지 않기 위하여 커버되어 분리된다. 이 구조를 도 6 에 나타낸다. 그 후, 이 N/P 기둥(27)을 커버하는 산화물층(35)을 에치백하는 건식 에칭을 수행한다. 산화물층(35)의 두께는 문자 O 로 표시되며, 통상적으로 약 0.5 내지 3.0 마이크로미터 또는 미크론(㎛)이다.
도 6 을 참조하면, N/P 영역(27)에 대한 에칭율이 실리콘 디옥사이드 기둥(25′)의 에칭율 보다 작기 때문에, 기둥(27′)의 N 및 P 칼럼(column)은 통상적으로 약 0.6 내지 3.2 ㎛ 인 규격 라인 D′만큼 노출되어 표시된다.
도 7 에서, 산화물층은 CVD(chemical vapor deposition)의 형태인 "TEOS(tetraethylorthosilicate) 산화물 증착"으로 알려진 기술을 이용하여 대체되며, 기둥들(25′, 27′) 사이의 개구부(33)를 커버하는 커버링 산화물층(37)을 제공하는데 사용되는 화학적 TEOS 로 지칭된다.
도 8 은 산화물층(37)이 도시된 바와 같이 SOG(spun-on-glass)로 되는 다른 실시형태를 제공하며, 여기서 개구부(33)는 커버되고 산화물 기둥(25′)은 N/P 칼럼(27′)과 같이 SOG 로 커버된다.
CMP(chemicla mechanical polishing)를 이용한 평탄화 이후에, 도 9 는 트랜지스터에 대한 장치 특징을 생성하기 위하여 노출된 N/P 칼럼(27′)의 상부를 남겨둔 상태로 산화물층(37)을 나타낸다. 평탄화 크기는 D′이고 또는 약 0.6 내지 3.2㎛이다. 다음으로, 게이트 유전체층을 형성하고, 게이트 도체를 증착 및 마스킹하여 게이트(들)을 형성한다.
도 10 에서, 도 9 의 장치는 마스킹되고, P+ 주입이 수행되고 이어서 구동된다. 다음으로, 필요하다면, 공지된 마스킹 기술을 이용하여, N+ 소스 영역을 주입하고 구동한다. 이 시퀀스가 도 10 에 도시되며, 여기서 N+ 소스 영역(45)이 주입되는 P+ 영역(41)이 존재하며, 반도체 장치를 커버하는 게이트 산화물 영역(49)이 존재하며, 여기서 게이트 단자(47)가 N 영역(43), P+ 영역(41), 및 N+ 소스 영역(45)을 커버하는 게이트 산화물층에 배치된다.
비록 임의의 공지된 기하학적 배열이 도 10 의 장치를 제조하는데 사용될 수도 있지만, 도 11 은 본 발명에 따른 에지 종단 영역(149)을 가지는 스트립 디자인으로 제조되는 장치(100)의 부분 평면도를 나타낸다.
도 12 에 나타낸 바와 같이, 도 9 의 장치는 P+ 기판(103)과 P 형 에피택셜층을 맨 먼저 사용하여 제조될 수 있다. 다른 실시형태를 이용하여 마스킹 단계를 수행하고, N+ 주입을 수행하고 이어서 N+ 영역을 구동한 후, P+ 드레인 영역을 주입 및 구동할 수도 있다. 형성된 구조를 도 12 에 나타내며, 여기서 P+ 소스 영역(145)이 주입되는 N+ 영역(141)이 존재하며, 장치를 커버하는 게이트 산화물 영역(149)이 존재하며, 여기서 게이트 단자(148)가 접촉부 형성, 금속화 및 패시베이 션 이전에 P+ 영역(145) 및 N+ 바디(141)를 커버하는 게이트 산화물층(149)위에 위치되는 장치를 커버하는 게이트 산화물층(149) 위에 위치된다. 이 장치의 에지 종단 구조는 영역(249)이다. 따라서, 제 2 도핑 영역에 전기적으로 접속되는 제 1 및 제 2 도핑 영역의 제 1 주 표면에서 제 2 도전 타입의 제 3 도핑 영역을 제공하고, 제 1 도전 타입의 제 4 도핑 영역과 제 1 도핑 영역 사이에 제 3 도핑 영역을 제공한 상태에서 이 제 4 도핑 영역이 제 1 도핑 영역에 대향되도록, 하나의 트렌치(9)의 제 1 주 표면 또는 측벽 표면 중 하나 이상에서 제 1 도전 타입의 제 4 도핑 영역을 제공함으로써 부가적으로 주입할 수 있다. 게이트 전극층(148)은, 제 1 도핑 영역과 제 4 도핑 영역 사이에 게이트 절연층(149)을 개재시킨 상태로 제 1 및 제 4 도핑 영역 사이의 제 3 도핑 영역에 대향하여 제공된다.
전술한 것으로부터, 본 발명은 반도체 장치 및 반도체 장치를 제조하기 위한 평탄화 방법에 관한 것임을 알 수 있다. 본 발명의 넓은 개념으로부터 벗어나지 않고 상술한 실시형태들을 변경할 수 있음이 당업자에 의해 이해될 수 있다. 따라서, 본 발명은 개시된 특정 실시형태들로 제한되지 않고 첨부된 청구항들에 의해 규정된 바와 같이 본 발명의 사상 및 범위 내의 변경을 커버하도록 의도된다.

Claims (20)

  1. 반도체 장치의 제조 방법으로서,
    서로 대향하는 제 1 및 제 2 주(main) 표면을 가지며, 상기 제 2 주 표면에서 제 1 도전 타입의 고농도로 도핑된 영역을 가지며, 상기 제 1 주 표면에서 제 1 도전 타입의 저농도로 도핑된 영역을 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판에, 복수의 트렌치 및 복수의 메사(mesa)를 형성하는 단계로서, 상기 복수의 트렌치 각각은 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 상기 복수의 트렌치 각각은 인접한 메사들 사이에 배치되며, 상기 복수의 메사 각각은 측벽 표면을 가지는 것인, 상기 형성 단계;
    상기 하나 이상의 메사의 측벽 표면에서, 상기 고농도로 도핑된 영역의 도핑 농도 보다 낮은 도핑 농도를 가지는 제 1 도전 타입의 제 1 도핑 영역을 형성하기 위하여, 하나의 메사의 측벽 표면에서 상기 제 1 도전 타입의 도펀트를 상기 반도체 기판의 사전선택된 메사 영역에 주입하는 단계;
    상기 제 1 도전 타입의 도펀트가 주입되는 측벽에 대향하는 측벽 표면에 상기 제 2 도전 타입의 제 2 도핑 영역을 제공하기 위하여, 상기 제 1 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서 상기 제 2 도전 타입의 도펀트를 상기 사전선택된 메사 영역에 주입하는 단계;
    적어도 상기 사전선택된 메사 영역에 인접한 트렌치의 측벽 및 하부 그리고 상기 사전선택된 메사 영역의 상부를 산화시켜 상부 산화물층을 생성하는 단계;
    상기 상부 산화물층을 에치백하여 상기 사전선택된 메사의 사전선택된 부분을 노출시키는 단계;
    상기 에치백된 상부 산화물층 및 사전선택된 메사를 커버하도록 TEOS(tetraethylorthosilicate) 산화물 증착 및 SOG(spun-on-glass) 산화물 증착을 포함하는 그룹으로부터 선택되는 프로세스를 이용하여 산화물층을 증착하는 단계; 및
    상기 반도체 장치의 상부 표면을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 도핑 영역에 전기적으로 접속되는 상기 제 1 및 제 2 도핑 영역의 제 1 주 표면에 상기 제 2 도전 타입의 제 3 도핑 영역을 제공하는 단계;
    상기 제 1 도전 타입의 제 4 도핑 영역과 제 1 도핑 영역 사이에 제 3 도핑 영역을 제공한 상태로 상기 제 4 도핑 영역이 상기 제 1 도핑 영역과 대향하도록 상기 제 1 주 표면과 하나의 트렌치의 측벽 표면 중 하나 이상에 상기 제 1 도전 타입의 제 4 도핑 영역을 제공하는 단계; 및
    상기 제 1 도핑 영역과 상기 제 4 도핑 영역 사이에 게이트 절연층을 개재한 상태로, 상기 제 1 도핑 영역과 상기 제 4 도핑 영역 사이에 제 3 도핑 영역에 대향하는 게이트 전극층을 제공하는 단계를 더 포함하는 것인 반도체 장치의 제조 방 법.
  3. 제 2 항에 있어서, 상기 게이트 전극층은 상기 제 1 주 표면 상에 형성되는 것인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 도핑 영역에 전기적으로 접속되는 상기 제 1 및 제 2 도핑 영역의 제 1 주 표면에 상기 제 2 도전 타입의 제 3 도핑 영역을 제공하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 반도체 장치의 제조시에 상기 제 1 및 제 2 도전 타입의 도펀트 각각의 확산 길이는 인접하는 트렌치 쌍의 측벽 표면으로부터 상기 제 1 및 제 2 도핑 영역의 P-N 접합까지의 거리보다 더 긴 것인 반도체 장치의 제조 방법.
  6. 반도체 장치의 제조 방법으로서,
    서로 대향하는 제 1 및 제 2 주 표면을 가지며, 상기 제 2 주 표면에서 제 1 도전 타입의 고농도로 도핑된 영역을 가지며, 상기 제 1 주 표면에서 제 1 도전 타입의 저농도로 도핑된 영역을 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판에, 복수의 트렌치 및 복수의 메사 영역을 형성하는 단계로서, 상기 복수의 메사 영역 각각은 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 위치까지 연장되는 제 1 연장 부분을 가지며, 상기 복수의 메사 영역 각각은 상기 복수의 트렌치 중 하나에 의해 둘러싸여 있는 것인, 상기 형성 단계;
    사전선택된 그룹의 메사 영역들 각각의 측벽 표면에서, 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 가지는 제 1 도전 타입의 제 1 도핑 영역을 형성하기 위하여, 상기 복수의 트렌치 중 하나의 측벽 표면에서 상기 제 1 도전 타입의 도펀트를 상기 복수의 메사 영역 중 사전선택된 그룹의 메사 영역에 주입하는 단계;
    상기 제 1 도전 타입의 도펀트가 주입되는 측벽에 대향하는 측벽 표면에 상기 제 2 도전 타입의 제 2 도핑 영역을 제공하기 위하여, 상기 제 1 도전 타입의 도펀트가 주입된 측벽에 대향하는 측벽 표면에서 제 2 도전 타입의 도펀트를 상기 사전선택된 그룹의 메사 영역에 주입하는 단계;
    적어도 상기 사전선택된 그룹의 메사 영역에 인접한 트렌치 각각의 하부와 상기 사전선택된 그룹의 메사 영역의 측벽 및 상부를 산화시켜 상부 산화물층을 생성하는 단계;
    상기 상부 산화물층을 에치백하여 상기 사전선택된 그룹의 메사 영역의 사전선택된 부분을 노출시키는 단계;
    상기 에치백된 상부 산화물층 및 사전선택된 메사를 커버하도록 TEOS(tetraethylorthosilicate) 산화물 증착 및 SOG(spun-on-glass) 산화물 증착을 포함하는 그룹으로부터 선택되는 프로세스를 이용하여 산화물층을 증착하는 단계; 및
    상기 반도체 장치의 상부 표면을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 제 2 도핑 영역에 전기적으로 접속되는 상기 제 1 및 제 2 도핑 영역의 제 1 주 표면에 상기 제 2 도전 타입의 제 3 도핑 영역을 제공하는 단계;
    상기 제 1 도전 타입의 제 4 도핑 영역과 상기 제 1 도핑 영역 사이에 제 3 도핑 영역을 제공한 상태로, 상기 제 4 도핑 영역이 상기 제 1 도핑 영역과 대향하도록 상기 제 1 주 표면과 하나의 트렌치의 측벽 표면 중 하나에 상기 제 1 도전 타입의 제 4 도핑 영역을 제공하는 단계; 및
    상기 제 1 도핑 영역과 상기 제 4 도핑 영역 사이에 게이트 절연층을 개재한 상태로, 상기 제 1 도핑 영역과 상기 제 4 도핑 영역 사이에 상기 제 3 도핑 영역에 대향하는 게이트 전극층을 제공하는 단계를 더 포함하는 것인 반도체 장치의 제조 방법
  8. 제 6 항에 있어서, 상기 게이트 전극층은 상기 제 1 주 표면 상에 형성되는 것인 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서, 상기 제 2 도핑 영역에 전기적을 접속되는 상기 제 1 및 제 2 도핑 영역의 제 1 주 표면에 상기 제 2 도전 타입의 제 3 도핑 영역을 제공하는 단계를 더 포함하는 것인 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서, 상기 제 1 도핑 영역과 옴 접촉하는 전극층을 제공하는 단계를 더 포함하는 것인 반도체 장치의 제조 방법.
  11. 제 6 항에 있어서, 상기 반도체 장치의 제조시에 상기 제 1 및 제 2 도전 타입의 도펀트 각각의 확산 길이는 인접하는 트렌치 쌍의 측벽 표면으로부터 상기 제 1 및 제 2 도핑 영역의 P-N 접합까지의 거리보다 긴 것인 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서, 상기 복수의 트렌치 각각은 상기 다른 트렌치들에 대하여 대략 동일한 폭을 가지는 것인 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서, 상기 측벽 표면 각각은 상기 제 1 주 표면에 대하여 유지되는 소정의 경사 각도를 가지는 것인 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서, 상기 제 1 도전 타입의 도펀트의 주입은 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서, 상기 제 2 도전 타입의 도펀트의 주입은 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  16. 제 6 항에 있어서, 상기 복수의 트렌치 각각은 다른 트렌치들에 대하여 대략 동일한 폭을 가지는 것인 반도체 장치의 제조 방법.
  17. 제 6 항에 있어서, 상기 측벽 표면 각각은 상기 제 1 주 표면에 대하여 유지되는 소정의 경사 각도를 가지는 것인 반도체 장치의 제조 방법.
  18. 제 6 항에 있어서, 상기 제 1 도전 타입의 도펀트의 주입은 소정의 제 1 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  19. 제 6 항에 있어서, 상기 제 2 도전 타입의 도펀트의 주입은 소정의 제 2 주입 각도로 수행되는 것인 반도체 장치의 제조 방법.
  20. 서로 대향하는 제 1 및 제 1 주 표면을 가지며, 상기 제 1 주 표면에서 제 1 도전 타입의 고밀도로 도핑된 영역을 가지며, 상기 제 1 주 표면에서 상기 제 1 도전 타입의 저밀도로 도핑된 영역을 가지는 반도체 기판으로서, 상기 제 1 주 표면은 복수의 트렌치와 복수의 메사를 포함하며, 상기 복수의 트렌치 각각은 상기 고농도로 도핑된 영역을 향하여 상기 제 1 주 표면으로부터 제 1 깊이 영역까지 연장 되는 제 1 연장 부분을 가지며, 인접하는 메사들 사이에 배치되며, 상기 복수의 메사 각각은 측벽 표면을 가지는 것인, 반도체 기판;
    하나 이상의 메사의 측벽 표면에서 상기 고농도로 도핑된 영역의 도핑 농도보다 낮은 도핑 농도를 가지는 제 1 도전 타입의 제 1 도핑 영역;
    상기 제 1 도핑 영역을 가지는 측벽 표면에 대향하는 측벽 표면에 형성되는 제 2 도전 타입의 제 2 도핑 영역;
    사전선택된 메사 영역에 인접한 하나 이상의 트렌치의 측벽 및 하부 그리고 상기 사전선택된 메사 영역의 상부에 형성되는 상부 산화물층; 및
    적어도 상기 상부 산화물층의 에치백 부분과 상기 사전선택된 메사 영역을 커버하는 TEOS(tetraethylorthosilicate) 산화물 증착 및 SOG(spun-on-glass) 산화물 증착을 포함하는 그룹으로부터 선택되는 프로세스를 이용하여 형성되는 제 2 산화물층을 포함하는 반도체 장치.
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