DE19964214C2 - Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements - Google Patents
Verfahren zur Herstellung einer Driftzone eines KompensationsbauelementsInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims description 15
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 13
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 13
- 229910052711 selenium Inorganic materials 0.000 claims description 13
- 239000011669 selenium Substances 0.000 claims description 13
- 229910052717 sulfur Inorganic materials 0.000 claims description 13
- 239000011593 sulfur Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000002513 implantation Methods 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 125000003748 selenium group Chemical group *[Se]* 0.000 description 2
- 125000004434 sulfur atom Chemical group 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel
lung einer Driftzone eines Kompensationsbauelements nach dem
Oberbegriff des Anspruchs 1. Ein derartiges Verfahren ist z. B. aus der
DE 196 04 043 A1 bekannt.
Die Durchlaßverluste bei MOS-Transistoren setzen sich be
kanntlich aus Verlusten im Kanal zwischen Sourcezone und
Drainzone und aus ohmschen Verlusten im Driftbereich, der zur
Aufnahme einer Raumladungszone im Sperrfall des MOS-Transi
stors dient, zusammen. Bei Hochvolt-MOS-Transistoren ist ge
rade der durch den Driftbereich bedingte Anteil an den ohm
schen Verlusten besonders hoch und dominant.
Zur Reduzierung der ohmschen Verluste im Driftbereich bei
Hochvolt-MOS-Transistoren wurden die Kompensationsbauelemente
entwickelt: bei diesen befinden sich hoch n-leitende Gebiete
und hoch p-leitende Gebiete in vertikaler Richtung im Drift
bereich nebeneinander. Hierzu sind beispielsweise in einen
hoch n-dotierten Halbleiterkörper säulenförmige hoch p-do
tierte Gebiete eingebracht. Dabei ist die Nettodotierung ho
rizontal über dem Driftbereich gemittelt nahezu kompensiert.
Das heißt, in dem obigen Beispiel gleicht die Dotierung der
p-dotierten säulenförmigen Gebiete praktisch die Dotierung
des n-leitenden Halbleiterkörpers aus.
Wird an ein solches Kompensationsbauelement eine Sperrspan
nung angelegt, so befindet sich ein wesentlicher Teil der Ge
genladung der ionisierten Dotierstoffatome in der gleichen
horizontalen Ebene, so daß in vertikaler Richtung zwischen
den beiden Hauptoberflächen des Halbleiterkörpers die elekt
rische Feldstärke noch wenig reduziert wird. Mit anderen Wor
ten, es liegt hier in vertikaler Richtung nur ein geringer
resultierender Gradient der elektrischen Feldstärke vor. Da
her kann in vertikaler Richtung die Sperrspannung über einer
geringeren Dicke des Driftbereiches des Kompensationsbauele
mentes abgebaut werden.
Da aber im Durchlaßfall eine höhere wirksame n-Dotierung im
Driftbereich zur Verfügung steht, zeichnen sich Kompensati
onsbauelemente im Vergleich zu herkömmlichen, flächengleichen
MOS-Transistoren durch drastisch geringere Verluste im lei
tenden Zustand aus. Kompensationsbauelemente haben so einen
erheblich reduzierten Einschaltwiderstand Ron.
Die Herstellung von Kompensationsbauelementen ist aufwendig,
was durch die alternierende Struktur der p-leitenden und n-
leitenden Gebiete im Driftbereich bedingt ist, also durch ei
ne in lateraler Richtung alternierende p/n/p/n. . .-Struktur.
Bisher gibt es zwei verschiedene Methoden zum Herstellen der
artiger alternierender p/n/p/n. . .-Strukturen von Kompensati
onsbauelementen, die z. B. in der DE 196 04 043 A1 beschrieben
sind.
Bei der bevorzugten Methode werden mehrstufige Epitaxiepro
zesse mit zwischengeschalteten Implantationen angewandt. Kon
kret werden hier n-leitende epitaktische Schichten auf ein
n+-leitendes Siliziumsubstrat aufgetragen, und nach jedem E
pitaxieprozeß wird eine Implantation von Boratomen an über
einanderliegenden Stellen vorgenommen, so daß bei einer nach
folgenden Wärmebehandlung die übereinanderliegenden Bor-
Implantationen ein säulenförmiges p-leitendes Gebiet in einem
n-leitenden Gebiet bilden.
Bei der anderen üblichen Methode werden in einen Siliziumkör
per des einen Leitungstyps tiefe Trenches eingebracht, die
anschließend mit Silizium des anderen Leitungstyps aufgefüllt
werden.
Beiden bekannten Methoden ist gemeinsam, daß sie für jede
Chipgröße in einer gewünschten Spannungsklasse einen exakt
angepaßten Unterbau im Silizium des Driftbereiches erfordern
und ihre Prozessierung äußerst aufwendig und damit teuer ist.
Trotz dieses erheblichen Nachteiles einer komplizierten Pro
zessierung und eines großen Aufwandes wurde bisher nicht dar
an gedacht, ein Kompensationsbauelement sowie ein Verfahren
zu dessen Herstellung auf andere Weise so zu gestalten, daß
diese Nachteile überwunden werden können. Der vorliegenden
Erfindung liegt daher die neue Aufgabe zugrunde, ein Verfah
ren zur Herstellung einer Driftzone eines Kompensationabaue
lements anzugeben, bei dem auf aufwendige und teure Prozes
sierung verzichtet werden kann.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 ge
löst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
Wesentlich an der vorliegenden Erfindung ist der Grundgedan
ke, das Konzept einer n-leitenden Grunddotierung zu verlassen
und in einen p-leitenden Siliziumkörper einen relativ rasch
diffundierenden Dotierstoff mit Donatoreigenschaften einzu
bringen, wie insbesondere Schwefel und/oder Selen, um so mit
diesem rasch diffundierenden Dotierstoff die gewünschten n-
leitenden säulenartigen Gebiete zu erzeugen.
Bei dieser Methode werden Schwefel und Selen durch Diffusion
in Siliziumscheiben eingebracht, da diese dort relativ
schnell diffundieren, so daß eine Dotierung in einer bestimm
ten Scheibentiefe mit einer relativ geringen Temperatur-
/Zeitbelastung der Scheiben realisiert werden kann.
Schwefelatome und Selenatome lassen sich beispielsweise durch
eine maskierte Implantation mit einem nachfolgenden Eintreib
schritt in die Siliziumscheiben eindiffundieren. Die Dotie
rungskonzentration von n-leitenden Bereichen läßt sich dann
ohne weiteres durch die Dosis der Schwefel- bzw. Selenimplan
tation, die Eintreibtemperatur und die Eintreibzeit steuern.
Als Maskierungsschichten für die Implantation von Schwefel
oder Selen können in üblicher Weise Siliziumdioxid oder Pho
tolackschichten mit ausreichender Dicke herangezogen werden.
Es hat sich gezeigt, daß eine Dicke von etwa 1 µm ausreichend
ist.
Durch die im Vergleich zu einer Bordiffusion wesentlich kür
zere Diffusionszeit von Schwefel und Selen läßt sich die Zahl
der notwendigen epitaktischen Schichten verringern, was eine
deutliche Kostenreduzierung mit sich bringt.
Die Dotierungskonzentration in den p-leitenden Bereichen läßt
sich besonders gut eingrenzen, da ja bevorzugt von einem p-
leitenden Grundmaterial ausgegangen wird.
In dem n-leitenden säulenartigen Bereichen kann gegebenen
falls eine vertikale Variation des Kompensationsgrades vorge
nommen werden, wenn beispielsweise zwei verschiedene n-do
tierende Implantationsebenen zur Anwendung gebracht werden
oder die Konzentration des n-leitenden Dotierstoffes während
der Abscheidung der epitaktischen Schicht verändert wird.
Eine spezielle Eigenschaft von mit Schwefel bzw. Selen do
tierten Siliziumschichten besteht darin, daß die effektive
Dotierungskonzentration solcher Siliziumschichten mit der
Temperatur ansteigt, da Schwefel und Selen als Dotierungs
stoffe Energieniveaus aufweisen, die tief in der Silizium-
Bandlücke liegen. Dadurch werden im Durchlaßzustand des Bau
elementes mit zunehmender Temperatur immer mehr freie La
dungsträger zur Verfügung gestellt. Da aber die Beweglichkeit
der freien Ladungsträger mit zunehmender Temperatur abnimmt,
ergibt sich somit eine reduzierte Abhängigkeit des Einschalt
widerstandes Ron von der Temperatur. Im Sperrzustand, in wel
chem sich die Schwefelatome bzw. Selenatome in der Raumla
dungszone befinden, sind diese dagegen vollständig aktiviert.
Nachfolgend wird die Erfindung anhand der Zeichnung näher er
läutert. Es zeigt:
Fig. 1 eine schematische Schnittdarstellung zur Er
läuterung eines Ausführungsbeispiels, bei dem
Schwefel oder Selen durch Implantation in ei
nen Halbleiterkörper eingebracht werden, um
in diesem Kompensationsgebiete zur Herstel
lung eines Driftbereiches für ein Kompensati
onsbauelement zu erzeugen.
Fig. 1 zeigt den Driftbereich eines Kompensationsbauelemen
tes, wie beispielsweise eines MOS-Transistors mit einem p+-
leitenden Siliziumsubstrat 1, auf dem eine p-leitende Silizi
umschicht 2 beispielsweise durch eine oder mehrere Epitaxien
aufgebracht ist. In diese Schicht 2, die ein p-leitendes Ge
biet darstellt, werden durch Diffusion von Schwefel und/oder
Selen n-leitende säulenartige Gebiete 3 eingebracht, die so
hoch dotiert sind, daß die Nettodotierung horizontal, also
senkrecht zum Verlauf der Gebiete 3, gemittelt nahezu kompen
siert ist.
Dies kann beispielsweise durch eine maskierte Ionenimplanta
tion (vgl. Pfeile 5) mit Hilfe einer etwa 1 µm dicken Maske 4
aus Siliziumdioxid oder Photolack geschehen. Die Dotierungs
konzentration in den auf diese Weise entstehenden n-leitenden
Gebieten 3 läßt sich dann über die Dosis der Schwefel- bzw.
Selenimplantation, die Eintreibtemperatur bei dem nachfolgen
den Temperaturschritt und die Eintreibzeit hiervon steuern.
Da Schwefel und Selen in Silizium relativ schnell diffundie
ren, läßt sich auf diese Weise der Driftbereich eines Kompen
sationsbauelementes ohne aufwendige und zahlreiche Epitaxie-
und Implantationsschritte herstellen, was eine bedeutsame
Kostenreduktion bedeutet.
Eine vertikale Variation des Kompensationsgrades kann er
reicht werden, indem beispielsweise eine zusätzliche Implan
tationsebene (vgl. Strichlinie 6) vorgesehen wird: in einem
ersten Epitaxieschritt wird die Schicht 2 bis zu der Höhe der
Strichlinie 6 auf dem Siliziumsubstrat 1 aufgewachsen. Es
schließt sich dann eine erste Implantation an, um so bei
spielsweise die unteren Teile der Gebiete 3 höher zu dotieren
als deren oberen Teile. Mit einem weiteren Epitaxie- und Im
plantationsschritt, verbunden mit einem Eintreibschritt am
Ende der epitaktischen Abscheidung, wird sodann die in der
Fig. 1 dargestellte Anordnung fertiggestellt.
1
Siliziumsubstrat
2
p-leitende Siliziumschicht
3
n-leitendes Gebiet
4
Maske
5
Pfeile für Ionenimplantation
6
Strichlinie für erste Epitaxieschicht
Claims (3)
1. Verfahren zum Herstellen einer Driftzone eines Kompensa
tionsbauelementes, bei dem in einem p-leitenden Halblei
terkörper (2, 3) n-leitende Kompensationsbereiche (3)
vorgesehen werden,
dadurch gekennzeichnet, daß
die n-leitenden Kompensationsbereiche (3) durch Dotieren
des Halbleiterkörpers mit Schwefel und/oder Selen gebil
det werden.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß
Schwefel und/oder Selen durch Ionenimplantation mittels
einer Maske (4) in den Halbleiterkörper (2) eingebracht
werden.
3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß
für die Maske eine Siliziumdioxid- oder Photolackschicht
mit einer Dicke von etwa 1 µm verwendet wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19942677A DE19942677C2 (de) | 1999-09-07 | 1999-09-07 | Kompensationsbauelement und Verfahren zu dessen Herstellung |
DE19964214A DE19964214C2 (de) | 1999-09-07 | 1999-09-07 | Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19942677A DE19942677C2 (de) | 1999-09-07 | 1999-09-07 | Kompensationsbauelement und Verfahren zu dessen Herstellung |
DE19964214A DE19964214C2 (de) | 1999-09-07 | 1999-09-07 | Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19964214A1 DE19964214A1 (de) | 2001-04-26 |
DE19964214C2 true DE19964214C2 (de) | 2002-01-17 |
Family
ID=7921087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19964214A Expired - Fee Related DE19964214C2 (de) | 1999-09-07 | 1999-09-07 | Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements |
Country Status (3)
Country | Link |
---|---|
US (1) | US6504230B2 (de) |
DE (1) | DE19964214C2 (de) |
WO (1) | WO2001018870A2 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2000-09-06 WO PCT/EP2000/008707 patent/WO2001018870A2/de active Application Filing
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US20020123188A1 (en) | 2002-09-05 |
WO2001018870A3 (de) | 2001-08-02 |
DE19964214A1 (de) | 2001-04-26 |
US6504230B2 (en) | 2003-01-07 |
WO2001018870A2 (de) | 2001-03-15 |
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Date | Code | Title | Description |
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AC | Divided out of |
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