JP4999464B2 - 広いメサを備えた超接合ディバイスの製造方法 - Google Patents

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Description

本出願は、“超接合ディバイス”と称する、２００３年１２月１９日に出願された米国仮特願第６０／５３０,９５５の優先権および“超接合ディバイス”と称する、２００３年１２月１９日に出願された米国仮特願第６０／５３１,５８５との優先権を主張する。
本発明は、半導体ディバイスの製造方法、特に、広いメサを備えた超接合半導体ディバイス製造方法に関するものである。
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr.XingbiChen)による超接合ディバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。1つの導電型の半導体本体は、他の導電型の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト(漂流)領域が結合されている。
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか1方の幅は、他方の領域の９４％から１０６％の範囲内である。
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電型の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに１つ以上の開口部を形成する第３工程と、この１つ以上の開口部を介して、第１半導体層に第２導電型のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電型の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電型のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電型の積層された半導体層と、第２導電型の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
広いメサを備えた超接合ディバイスを製造する方法を提供することが望ましく、また、処理中半導体基板を機械加工するマイクロ・エレクトロ・機械システム(以下、マイクロマシンという)(ＭＥＭＳ)技術を用いて超接合ディバイスを製造する方法を提供することが望ましい。
米国特許第５,２１６,２７５号 米国特許第６,４１０,９５８号 米国特許第６,３００,１７１号 米国特許第６,３０７,２４６号
簡単に述べると、本発明は、半導体ディバイスの製造方法からなる。先ず、相互に対向する第１主表面及び第２主表面を有する半導体基板を設ける。この半導体基板は、第２主表面に、第１導電型の強くドープされた領域を有し、第１主表面に、第１導電型の軽くドープされた領域を有する。上記の半導体基板には、複数個の溝と複数個のメサとが設けられており、各メサは、隣接する溝と、強くドープされた領域に向け、上記の第１主表面から第１深さ位置迄のびる第１延長部分とを有する。１つ以上のメサが第１側壁面と第２側壁面とを有する。複数個の溝の各々は底部を有する。この方法は、第２導電型のドーパントを、上記１つ以上のメサの第１側壁面に、第１所定打込み角度で打ち込み、第２導電型の第１ドープ領域を形成する。この方法は、また、第２導電型のドーパントを、上記１つ以上のメサの第２側壁面に第２所定打込み角度で打込み第２導電型の第２ドープ領域を形成する。次いで、１つ以上のメサに打込まれたドーパントを拡散させて１つ以上のメサを１つの柱に変換する。この柱は、第１導電型のドーパントをその第１側壁面に第１所定打込み角度で打込んで、その第１側壁面に第１導電型の第２ドープ領域を設け、そして第１導電型のドーパントを、上記の柱の第１側壁面に対向する第２側壁面に第２所定打込み角度で打込んでカラムに変換される。打込まれたドーパントは、次いで、柱に拡散されて、第２側壁に第１導電型の第２ドープ領域を設け、隣接する溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を設ける。最後に、複数個の溝には絶縁材料が充填される。
また、本発明は、半導体ディバイスの製造方法からなる。先ず、相互に対向する第１主表面及び第２主表面を有する半導体基板を設ける。この半導体基板は、第２主表面に、第１導電型の強くドープされた領域を有し、第１主表面に、第１導電型の軽くドープされた領域を有する。複数個の溝と複数個のメサとが設けられ、各メサは、隣接する溝と、強くドープされた領域に向け、上記の第１主表面から第１深さ位置迄伸びる第１延長部分とを有する。１つ以上のメサが第１側壁面と第２側壁面とを有する。複数個の溝の各々は底部を有する。この方法は、第１導電型のドーパントを、上記１つ以上のメサの第１側壁面に、第１所定打込み角度で打ち込み、第１導電型の第１ドープ領域を形成する。この方法は、また、第１導電型のドーパントを、上記１つ以上のメサの第２側壁面に第２所定打込み角度で打込み第１導電型の第２ドープ領域を形成する。１つ以上のメサに打込まれたドーパントを拡散させて１つ以上のメサを１つの柱に変換する。この柱は、第２導電型のドーパントがその第１側壁面に第１所定打込み角度で打込まれて、その第１側壁に第２導電型の第２ドープ領域を設け、そして第２導電型のドーパントが、上記の柱の第１側壁面に対向する第２側壁面に第２所定打込み角度で打込まれてカラムに変換される。打込まれたドーパントは、次いで、柱に拡散されて、第２側壁に第２導電型の第１ドープ領域を設ける。最後に、複数個の溝には絶縁材料が充填される。
上記の要約ならびに本発明の好ましい実施例の以下の詳細な記載は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されている正確なディバイスおよび器具に限定されるものではない。
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限るものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。上記の言葉には、上で特記した言葉と、これらの派生語および同様の意味を有する言葉が含まれる。加えて、クレームおよび明細書中の対応個所で使われている“ａ”の言葉は“１つ以上”を意味する。
図１から図１１は、本発明の第１の好ましい実施例によるＮ形構造体の製造方法を示す。
図１に関しては、Ｎ＋基板３とＮ−エピタキシアル層５とを含む半導体ウエハの部分図が示されている。ここで用いられている導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、それでも機能的には正しい(即ち、第１あるいは第２導電型を用いると言っている。)ことが分かる。よって、この明細書で使われている場合、ＮあるいはＰと言っているのはＮはＰに、ＰはＮに置き換えられることを意味する。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴｓ）等のＭＯＳゲートディバイスは、Ｐ＋基板上にＮ形のエピタキシアル層を置いて（反対も可）エピタキシアルウエハで作製することができる。
図２に関しては、当業界で周知の技術を用いて、エピタキシアル層５がエッチングされて、溝が、基板３と、エピタキシアル層５と間の界面１３１に接触ないし接近している。このエッチング方法で、溝９およびメサ１１が形成されている。メサ１１は、この方法で製造される各トランジスタ・セルあるいは作動ディバイスセルのための電圧維持層を形成するため用いられる“ディバイスメサ”である。メサ１１は、周囲の、端子あるいは縁部端子領域に対向して“作動領域”に在るので“ディバイスメサ”と言う。作動領域とは、半導体ディバイスが形成される領域であって、端子領域は、作動ディバイスのセル同士を絶縁する領域である。
メサ１１の分離、即ち溝９の幅(Ａ)とその深さ(Ｂ)とは後述するイオン打込みの打込み角度Φ、Φ’(即ち、第１打込み角度Φあるいは第２打込み角度Φ’)を決定するために用いられる。同じ理由で、メサ１１と縁部端子領域との幅(Ａ)もほぼ同じ距離である。明確には示されていないが、幾つかの実施例では溝９は、成長酸化物を充填する溝充填工程を容易にするためその底部より頂部のほうが約１％から１０％分少し広くするほうが好ましい。よって、頂部が広くなった溝９を有する実施例では、メサ１１は、第１主表面に対し所定の傾斜を維持する第１側壁面と第２側壁面とを有する。第１側壁面の傾斜は、エッチング工程の許容量により、第２側壁面のものとほぼ同じである。
溝９に、沈着された酸化物を充填するその他の実施例では、メサ１１の側壁を出来るだけ垂直にすることが望ましい。第１溝９は、基板(強くド−プされた領域)３に向け、第１主表面から第１深さ位置迄深さ(Ｂ)分伸びているが、基板(強くドープされた領域)までの全ての距離に亘って伸びる必要はない。
処理中半導体基板を機械加工するマイクロマシン(ＭＥＭＳ)技術を用いてエッチングするのが好ましい。ＭＥＭＳ技術によると、溝はより深く、その側壁はより真っ直ぐにできる。ＭＥＭＳ技術を用いると、深さ(Ｂ)が約４０から１００マイクロメータないしミクロン(μｍ)あるいはもっと深い溝９を形成できる。更に、従来のエッチングで形成されたあるいはその他の方法で形成された溝９より深くて、その側壁が真っ直ぐな溝９を形成すると、従来の半導体トランジスタディバイスに比べ雪崩破壊電圧(Ｖｂ)特性が向上した(即ち、雪崩破壊電圧(Ｖｂ)は約６００から６５０ボルト以上に増加する)最終超接合ディバイスが得られる。ＭＥＭＳ技術(即ち、溝形成、エッチング、平坦化等)は本発明のどの実施例でも使用可能である。
必要なら、以下の方法工程の１つ以上を用いて、各溝９の側壁を平滑にする。
溝の表面からシリコンの薄層(約１００から１,０００Å)を除去するため等方性(isotropic)プラズマ・エッチングが用いられる。
犠牲二酸化シリコン層６を溝の表面で成長させ、ついで、バッファ酸化物エッチングあるいは希釈フッ化水素(ＨＦ)エッチング等のエッチング法を用いて除去する。
これらの技術のいずれかあるいは両方を用いると溝の角は丸くなり表面は滑らかになると共に、残存するストレスや望ましくない混入物を除去できる。然し乍、垂直の側壁と四角い角を備えるのが望ましい実施例では、上記の等方性エッチング法に代えて、異方性(anisotropic)エッチング法を用いる。等方性エッチングとは反対に、異方性エッチングは、エッチングされる材料においてエッチング率とその方向が異なることを意味する。
図３は、この技術分野での既知の技術を用いた酸化工程後の半導体ウエハの部分断面図である。酸化物層６は、その後のエッチング用にマスクされる。犠牲第二酸化ケイ素層６は、厚さ約２００Åから１,０００Åを有する。この厚さだと、以下に述べるイオン打込みの後、確実にドーパントがメサ１１内に保持される。ここで用いる“酸化物”とは、単独で用いられている場合は二酸化ケイ素のことを意味する。
図４は、図３の平面図で、ここでは複数個のディバイス・メサ１１と溝９とが示されている。次の工程で分かるように、ディバイス・メサ１１にはイオンが打込まれ、その後イオンがディバイス内を移動する。図４は、基板の多くの可能な平面図の１つを示す。多角形セル・レイアウトに代え縞模様(即ち、列とカラム状のメサ１１)を示すが、この実施例は必ずしも多角形セル構造体を除くものではない。その他多くの溝９とメサ１１との配置も、本発明から逸脱することなく考えられる。
図５では、僅かな角度Φ(即ち、第１所定打込み角度Φ)で、マスク工程を行わず、メサ１１にはホウ素(Ｂ)(即ち、第２導電型のドーパント)がその片側に４０から１０００ｋｅＶまでの範囲の高いエネルギー・レベルで打込まれている。エネルギー・レベルは約２００から１０００ｋｅＶの範囲内が好ましいが、ドーパントを十分に打込めるよう選択すべきである。矢印１２で示されているように、第１所定打込み角度Φは、メサ１１同士の間の幅(Ａ)と溝９の深さ(Ｂ)とによって決められ、垂線から約２度と１２度との間であり図示の実施形態では約４度である。第１所定打込み角度Φを決定するのに幅(Ａ)と深さ(Ｂ)とを用いると確実に作動領域の溝９の側壁のみにイオンが打込まれる。よって、第２導電型のドーパントが、少なくとも１つの所定メサ１１に第１所定打込み角度Φで打込まれて、１つの溝９の側壁面に、強くドープされた領域より低いドープ濃度を有する第２導電型の第１ドープ領域を形成する。
図６に示されているように、メサ１１の反対側には、矢印１５で示されているように、第２所定打込み角度Φ’でホウ素(Ｂ)が打込まれている。第１所定打込み角度Φと同様、第２所定打ち込み角度Φ’は、メサ１１同士の間の幅(Ａ)と溝９の深さ(Ｂ)とによって決められ、垂線から約−２度と−１２度との間であり図示の実施例では約−４度である。第２所定打込み角度Φ’を決定するのに幅(Ａ)と深さ(Ｂ)とを用いると、確実に作動領域の溝９の側壁のみにイオンが打込まれる。よって、第２導電型のドーパントが、少なくとも１つの所定メサ１１に第２所定打込み角度Φ’で打込まれて、１つの溝９の側壁面に、強くドープされた領域より低いドープ濃度を有する第２導電型の第２ドープ領域を形成する。
図７では、第２のＰ形イオン打込みに(第６図)に続いて、１２００℃までの温度での駆動工程が、１２時間まで、メサ１１がＰカラム２２に変換されるように行われる。この温度と時間とは打込まれたドーパントを十分に移動させるように選択すべきである。
次いで、第２イオン打込みが、図８で示されているように、リン(Ｐ)や砒素(Ａｓ)等のＮ形ドーパントで行われる。このＮ形打込みは、矢印４１で示されているように、約３０ｋｅＶから４００ｋｅＶまでのエネルギー・レベル、第１所定打込み角度Φで行われる。エネルギー・レベルは、約４０から３００ｋｅＶの範囲内が好ましいが、エネルギー・レベルはドーパントを十分に打込めるよう選択すべきである。図９では、矢印４２で示されているように、メサ１１の反対側に、第２所定打込み角度Φ’でＮ形ドーパントが打込まれている。
第２のＮ形イオン打込みに続いて、１２００℃までの温度で移動工程が１２時間まで行われ、図１０で示されているように、Ｐ柱２２がＮ／Ｐ柱２７と右側の端子ＮＰ領域３１とに変換される。
低圧(ＬＰ)化学蒸着(ＣＶＤ)テトラエチルオルトシリケート(ＴＥＯＳ)あるいは単に(ＬＰＴＥＯＳ)として知られている技術を用いて、酸化物層６を再度置くため、蒸気酸化工程あるいは沈着工程が行われる。あるいは、ファイバーグラス(ＳＯＧ)技術あるいはその他の沈着せられた酸化物層を用いて、溝９に二酸化ケイ素を充填してもよい(図１１)。するとＮ／Ｐ柱２７は二酸化ケイ素２９によって囲まれる。しかし、溝９を埋めるとディバイスが反ることが分かっている。この反りの問題は、薄い酸化物層６上に窒化ケイ素(例えばＳｉｘＮｙ)のような薄い誘電体層１３３(図１１)を沈着させることにより減少あるいは解決できる。ここで用いる場合、単独でもちいられていれば、“窒化物”とは窒化ケイ素のことを言う。
Ｎ／Ｐ柱２７がＮ／Ｐカラム２７に変換されるので、図面には簡略のためＮ／Ｐ柱２７あるいはＮ／Ｐカラム２７の構造領域のみが反映されている。一般に、メサ１１が柱に、そして柱がカラムに変換される場合、簡略のため図中同じ符号は同一領域をさしているので、その構造体は変換されたものと解する。
この技術分野での既知の技術による化学機械研磨(ＣＭＰ)を用いて平坦化した後、酸化物層６はＮ／Ｐカラム２７の頂部からなくなっており、Ｎ／Ｐカラム２７の頂部は、トランジスタ用のディバイス特徴を形成するため露出されているのが、図１１に示されている。平坦化量は約０.６−３.２μｍである。Ｐ形端子リング１６、１８が加えられている。
図１２〜図１３は本発明の第１の好ましい実施形態によるＰ形構造体を製造する方法を示す。図１２は、図１から図１１に示された第１実施例の代替例であり、同様にして製造される。
広いカラムあるいはメサ６１が、従来のディバイスのメサより広い幅ＷＭを有しているのが図示されている。この幅ＷＭは実施例間では変更してもよく、限定的なものとして解釈すべきではない。
図１２には、Ｐ＋＋基板７３の上にエピタキシアル層７５が形成されているものが示されている。誘電性充填物１９０によって区画されたＮＰＰＮ形カラムからなる広いカラム６１がある。このカラム６１の表面上には誘電体層１３４があり、この誘電体層１３４は、厚さ約２００Åから１０００Åまでの二酸化ケイ素の薄い層を伴う薄い窒化物層１３３を含む。カラム６１は誘電性充填物１９０により区画されている。誘電性充填物１９０は、窒化ケイ素、ドープされたあるいはドープされていない酸化物、半絶縁材料等である。半絶縁材料は、ドープされていないポリシリコンあるいは半絶縁多結晶シリコン(ＳＩＰＯＳ)である。
図１３は、図１２のディバイスを製造するための工程の概略を示すフローチャートである。(上記の)Ｎ形構造体の作製に取りかかるに当たり、工程１０１で、Ｐエピタキシアル層をＰ＋＋基板に向けエッチングして溝で分離されるＰメサを形成する。工程１０３で、メサと溝とは薄い酸化物層で被覆される。工程１０４で、前のエッチング工程で形成されたメサの片側にＰドーパントを打込むため、Ｐドーパントを第１所定打込み角度Φで打込んで第１打込みを行う。工程１０５に進むと、第２所定打ち込み角度Φ’で第２のＰ形ドーパントの打ち込みが行われる。工程１０６に進むと、拡散工程が行われ、Ｐメサをカラム６１に変換する。その後工程１０７では、もう一度Ｎ形ドーパントが第１所定打込み角度Φで打込まれ、ついで、工程１０８で、Ｎ形ドーパントが第２所定打ち込み角度Φ’(第１打ち込み角度Φの負)で打込む第２打込み工程が続く。工程１０９で拡散工程が行われ、その後、工程１１３で、低圧化学蒸着が続く。その後工程１１０で、溝が誘電性物で補充され、その後、工程１１１でＮ本体が打込まれると共にトランジスタ・セルが形成され、それと同時に、Ｎ本体の打込み６５、６６が形成される。
図１４は、Ｎ−Ｐ再充填アプローチと称するＮ形構造体の第２実施例である。これは、二重Ｐ(２Ｐ)ドーパントであるエピタキシアル新補充物６７によって分離されている広いカラム６９を含む。イオン打込み２３１を含むＮ端子領域も生じている。この方法は、また、Ｎ端子あるいは分離リング１６及び１８を形成する。
図１５〜図１６は、本発明の第２の好ましい実施例によるＮ形構造体の製造方法を示す。
図１５は、図１６のディバイスを製造するのに用いられる工程の概略を示すフローチャートである。図１５に進むと、図１〜図１１と同様、この方法は、先ず、Ｎ形エピタキシアル層５が上にあるＮ＋＋基板３から開始する。エッチング工程２０１が行われ、複数個の溝８９が、ほぼ、図１４で示されているエピタキシアル再充填物６７の個所に、そしてメサ８１が図１４でカラム６９が示されている個所に位置する。工程２０３では、第１実施例のように、メサ８１と溝８９とが薄い酸化物層で被覆される。この酸化物層の目的はドーパントが工程中逃げるのを阻止することである。工程２０４に進んで、Ｎ形ドーパントが第１所定打込み角度Φで打込まれ、その後、工程２０５で、Ｎ形ドーパントが、垂直軸に対し第１所定打込み角度Φの負の角度である第２所定打ち込み角度Φ’で打込まれる。次いで、この方法は、工程２０６に進んで、打込まれたドーパントが拡散され、工程２１２でエピタキシアル再充填が行われるが、このエピタキシアル再充填物は全ての溝８９を充填するものではない。この時点で、エピタキシアル層には、工程２０７で、Ｐ形ドーパントが第１所定打込み角度Φで打込まれ、その後、工程２０８で、第１所定打込み角度Φの負の角度である第２所定打込み角度Φ’で第２回目のＰ形ドーパントの打込みを行う。図１６では、イオン打込み工程が行われた後の薄いエピタキシアル層８３が示されている。その後、工程２０９で、エピタキシアル再充填があり、工程２１０では、確実に溝８９が充填されて、カラム６９がエピタキシアル層で分離されるよう拡散工程が行われる。その後Ｐ本体の打込みとセルの形成が工程２１１でなされる。端子あるいは分離リング１６及び１８(図１４)も形成されるのはこの時点である。
図１７と図１８は、本発明の第２の好ましい実施例によるＰ形構造体を製造する方法を示す。
図１７は、エピタキシアル再充填方式を用いるこの実施例のＰ形構造体を示す。この構造体は、複数個の広いＰ形構造体１６３と、２Ｎ形エピタキシアル・ドーパント１６１を充填した溝を有する。またＮ端子領域６５、６６もある。エピタキシアル層７５がその上にある基板７３から開始する。
図１８は、図１７のディバイスを製造するのに用いられる工程の概略を示すフローチャートである。この方法は、Ｐエピタキシアル層７５をＰ＋＋基板７３に向けエッチングし、溝で分離される複数個のＰ−形メサを形成する工程３０１で始まる。工程３０３では、薄い酸化物層が沈着されてメサと溝とを覆っている。工程３０４に進んで、Ｐ形ドーパントが第１所定打込み角度Φで打込まれ、工程３０５に進んで、Ｐ形ドーパントが第２所定打ち込み角度Φ’で打込まれる。第２実施例のＮ形構造体のように、拡散工程が工程３０６で行なわれる。工程３１２に進んで、Ｎ形構造体の場合で前記したように、この時点で、薄いエピタキシアル再充填が行なわれる。工程３０７では、Ｎ形ドーパントが第１所定打込み角度Φで打ち込まれ、その後カラムの反対側に、Ｎ形ドーパントが工程３０８で、第２所定打込み角度Φ’で打込まれる。工程３０９で、エピタキシアル再充填が行なわれ全ての溝が完全に充填あるいは再充填される。次いで、工程３１０でドーパントを拡散する。工程３１１で、Ｎ形本体の打込みとセルが形成され、端子あるいは分離リング６５および６６が生じる。
広いメサ構造体の第３の好ましい実施例に進んで、図１９から図２１は、本発明の第３の好ましい実施例によるＮ形構造体の製造方法を示す。よって、第３実施例は、ＮカラムとＰカラムとの間に酸化物を有するＮ形構造体である。
図１９は、薄いあるいは狭い２Ｐポリ充填溝１６３と、この溝１６３からＮカラム１６１を分離させている酸化物層１６５を有する広いカラム１６１とが在る、第３実施例のＮ形構造体を示す。ここでは酸化物は二酸化ケイ素のことを言う。この二酸化ケイ素層１６５は、また、２Ｐポリ充填溝１６３からＮ端子領域を分離している。
図１９のディバイスの製造に用いられる方法は、図２０のフローチャートに示されている。ここでは、工程４０１で、Ｎ＋＋基板３に接近しているＮエピタキシアル層５に、Ｎメサ１６１がエッチングで形成されている。このＮメサ１６１は、第１実施例で示されているように、溝で分離されている。工程４０３では、メサ１６１、溝、そしてカラムの両側部、底部および頂部が、他の実施例で前記したように、薄い酸化物層で被覆される。その後、工程４０４で、Ｎ形ドーパントが第１所定打込み角度Φで打込まれる。工程４０５に進んで、カラム１６１の反対側に、Ｎ形ドーパントが第２所定打込み角度Φ’打ち込まれる。その後、工程４０６で、拡散が行われ、Ｎ形ドーパントがＮカラム１６１に拡散される。この時点でＴＥＯＳライナ１６７が沈着され(図２１)、そこに図２０に示されているようにＰドーパントが打込まれ、工程４１２で約２０００ÅのドープされていないポリＴＥＯＳライナが当てがわれる。溝の裏打ちに続いて、工程４０７でＰ形ドーパントがカラム１６１の側壁に、第１所定打込み角度Φで打込まれ、その後、工程４０８で、カラム１６１の反対側に、Ｐ形ドーパントが第２所定打込み角度Φ’で打込まれる。その後工程４１０で、ドープされていないポリの再充填がなされる。工程４１１では、拡散が行われ、その後Ｐ本体が打込まれ、セルが形成される。加えて、図１９のリング１６と１８がこの時点で形成される。
この第３の実施例の１つの利点は、ドープされていないポリの再充填操作と、Ｐ本体の打込みと拡散後、セルが薄い酸化物層１６５(図１９)で分離されて残っているということである。
第３実施例では、Ｐチャネル・ディバイス用基板は、Ｐ＋であり、Ｎチャネル・ディバイス用基板は、Ｎ＋である。再充填材料は、ドープされたあるいはドープされていない酸化物、窒化物、半絶縁材料、ポリシリコン(ポリ)あるいはその他の組み合わせである。その結果生じる構造体は、ＭＯＳＦＥＴＳおよびショットキィ(Ｓｈｏｔｔｋｙ)ダイオード等のディバイスを作製するのに用いられる。
図２２および図２３は、本発明の第３の好ましい実施例によるＰ形構造体を製造する方法を示す。
第３実施例の代替例では、ＮチャネルとＰチャネルとが交換できる。再充填材料は、ドープされたあるいはされていない酸化物、窒化物あるいはその他の組み合わせである。Ｎ形構造体同様、Ｐ形構造体は、ＭＯＳＦＥＴＳ、ショットキィ・ディバイス等のディバイスを作製するのに用いられる。図２２に示されているように、広いＮカラム２６１が狭い２Ｐポリ２６３で区画されており、このカラムは、また、酸化物層１６５により区画されていて、この酸化物層１６５はこのカラムを端子領域２３１から区画させている。Ｎリング６５及び６８等のＮ領域が端子領域２３１に配置されている。
図２３では、工程５０１でＰ−エピタキシアル層７５がＰ＋基板に向けエッチングされてＰメサを形成し、このＰメサは溝で分離されている。工程５０３で、メサ２６１は薄い酸化物層で被覆される。工程５０４では、カラム２６１にＮ形ドーパントが第１所定打込み角度Φで打込まれる。工程５０５では、カラム２６１の反対側に、第２Ｎ形ドーパントが、第１所定打込み角度Φの負の角度である第２所定打込み角度Φ’で打込まれる。ドーパントの打込み後、工程５０６で拡散が行われ、工程５１３に進んで、ドープされていないポリのＴＥＯＳライナがディバイスに沈着される。その後、工程５０７で、Ｐドーパントが第１所定打込み角度Φで打込まれ、工程５０８で、構造体の反対側に第２所定打ち込み角度Φ’で打込まれる。次いで工程５０９で拡散が行われ、工程５１０でドープされていないポリ２６３が再充填される。工程５１１で、拡散が行われると共に、Ｎ本体の打ち込みとセル形成が行なわれる。
図２４から図２６は、本発明の第４実施例による構造体の製造方法を示す。前記の実施例と同様に、ＮカラムとＰカラムとは交換でき、Ｐチャネル・ディバイス用基板は、Ｐ＋であり、Ｎチャネル・ディバイス用基板はＮ＋である。再充填材料は、ドープされたあるいはされていない酸化物、窒化物、半絶縁材料、ドープされていないポリあるいはその他の組み合わせであり、この構造体は、ＭＯＳＦＥＴＳ、ショットキィ・ディバイス等のディバイスを作製するため用いられる。
図２４には、誘電性再充填物２６１を備えたＮ形構造体を示す第４実施例が示されている。この構造体は、誘電性領域２６１によって分離された広いカラム２２７を有し、誘電性領域２６１は、また、広いカラム２２７からＮ端子領域２３５を分離する。加えて、薄い窒化物層２３３が所定個所に置かれており、誘電性再充填領域２６１が、その後の製造中構造体から形成されるチップが反るのを阻止する。
図２５のフローチャートは上記のディバイスを製造するために用いられる方法を示し、工程６０１では、その他のディバイスについて前記したエッチングによる溝形成から始まる。工程６０３では、メサ２２７と溝２６１とが薄い窒化物層２３３で被覆されている。工程６０４では、Ｎ形ドーパントが第１所定打込み角度Φで打込まれ、工程６０５では、第２Ｎ形ドーパントが第１所定打ち込み角度Φの負角度である、第２所定打込み角度Φ’で打込まれる。工程６０６では、拡散が行われて、打込まれたＮ形ドーパントが駆動される。工程６０６での拡散後、工程６０７に進んで、Ｐ形ドーパントが第１所定打ち込み角度Φで打込まれ、その後、工程６０８で、Ｐ形ドーパントが第２所定打ち込み角度Φ’で打込まれる。工程６０９で、拡散が行われてＰ形ドーパントを拡散し、次いで、工程６１３で、窒化物の低圧化学蒸着法(ＬＰＣＶＤ)が行なわれる。窒化物が所定位置に置かれると、工程６１０で溝２６１にはドープされていない酸化物、窒化物、ポリシリコンあるいはその他の組み合わせ等の材料２６３が再充填される。工程６１１で、Ｐリング１６および１８を含むＰ本体の打込みが行なわれる。
図２６は、誘電性再充填材料２６３、広いカラム327と窒化物層２３７とを備えた第４の好ましい実施例のＰ形構造体を示す。再充填材料は、ドープされたあるいはされていない酸化物、窒化物、半絶縁材料、ドープされていないポリシリコンあるいはその他の組み合わせである。第４実施例のＰ形構造体を製造するのに用いられる工程は、エッチング工程が、Ｐエピタキシアル層７５で自然に行なわれることを除いてＮ形構造体を製造するのに用いられるのとほぼ同じである。Ｎ形端子あるいは分離リング１６および１８はＰエピタキシアル層７５に配置される。
図２７から図３１は、標準平坦化法を用いるＮ形構造体の平坦なＭＯＳＦＥＴセル種(即ち、単一セルあるいは多セル・チップの個別のディバイスあるいはセルの形態)である。
図２７は、誘電性再充填物２９によってその他の隣接するセルから分離されているＮＰ−ＰＮカラム２７を有する、第１の好ましい実施例によるＮＰ−ＰＮメサ・ディバイスを示し、このディバイスにはＰ領域１５０１を含むソース領域１５０５がある。Ｐ領域１５０１にはＮソース領域１５０２が形成されている。ゲート・ポリ１５０４をＮソース・コネクション１５０２とＰ領域１５０１とから離す酸化物層１５０６がある。ソース・コネクタは、通常、１５０５である。
図２８は、第４実施例によるＰＮ−ＮＰメサ・ディバイスで、Ｎ形平坦ＭＯＳ構造体に用いられる。このディバイスは、誘電体２６７により隣接するその他のセルから分離されているＰＮ−ＮＰカラム３２７を有する。ソース７０５はＰ領域７０１を含み、このＰ領域にＮ形ソース領域７０２が位置する。酸化物層７０６がゲートポリ７０８を、Ｎソース領域７０２とＰ領域７０１とから離している。
図２９は、Ｎ形平坦ＭＯＳディバイスを用いる第２の好ましい実施例のＰＮＰメサ・ディバイスを示す。このディバイスは、Ｐポリ領域６７によってその他の隣接するセルから分離されているＮＮ領域６９を有する。深いＰ領域８０５があって、ここにＮソース領域８０４が位置する。ゲート・ポリ８０３は、ソース領域８０１の全部分である酸化物層８０２によって囲まれている。同様の構造体が図３０にあり、これは図２９のもののピッチを狭くしたもので、Ｎ領域６９の幅を除いて同じ構成を有する。
図３１は、Ｎ形平坦ＭＯＳＦＥＴ構造体の第３の実施例によるＰＮＰメサ・ディバイスである。このディバイスは、ＮＮ領域１６１を含み、このＮＮ領域１６１はＰポリ領域１６３によってその他の隣接するセルから分離されている。ソース領域９０５はゲート・ポリ領域９０４を含み、このゲート・ポリ領域９０４は酸化物層９０３で囲まれている。ソース・コネクションは、Ｐ領域９０１に位置するＮ領域９０２含む。
図３２から図３６は、Ｐ形構造体用の標準平坦化方法を用いる、平坦ＭＯＳＦＥＴのセル種(単一セルあるいは多セル・チップの個別のディバイスあるいはセルの形態)である。
図３２は、第１の好ましい実施例により形成された、ＮＰ−ＰＮメサ・ディバイスを示す。ドレインである、Ｐ基板７３がＮＰ−ＰＮカラム６１に配置されている。このディバイスは、誘電体層１９０によりその他の隣接するセルから区画されている。ソース領域１５０８は、Ｎ領域１５１５を含み、ここにＰコネクション１５０７が位置する。ゲート・ポリ１５１１は、Ｎ領域１５１５とＰ領域１５０７との両方の上に位置し、これらから酸化物層１５０９により区画している。
図３３は、Ｐ形平坦ＭＯＳＦＥＴ構造体を用いる第４実施例によるＰＮ−ＮＰメサ・ディバイスである。このディバイスは、ドレインである、Ｐ＋形基板７３を含み、この上にＰＮ−ＮＰカラム３２７が配置されている。このディバイスは、誘電性領域２６１により隣接するセルから区画されている。ソース領域７２２があり、これは、Ｐソース・コネクション７２１が位置するＮ領域７２０を含む。２つのゲートがあり、各々、ゲート・ポリ７２５を囲むゲート酸化物７２３を含む。
図３４と図３５とは、第２の好ましい実施例により形成されたディバイスを示す。ここでは、図３４は広い構造体を示し、図３５は、狭い構造体を示す。Ｎ基板７３がＰＰカラム１６３（広いメサ）あるいはＰＰカラム１６３（狭いメサ）を含み、Ｎ形材料１６１がＰＰカラムを隣接するセルから分離させている。ソース領域８１１がＮ領域を８１３を含み、ここに、Ｐソース・コネクション８１０が位置する。ゲートは、ゲート・ポリ８１４を囲む酸化物層８１２を含む。
図３６は、第３の好ましい実施例により形成されたディバイスを示し、Ｐ形平坦構造を用いるＰＰメサを有し、Ｐ＋基板７３を含む。この基板上には、隣接するセルからＮポリ２６１によって区画されているＰＰカラム２６３がある。ソース領域９１０がＮ領域９１５を含み、このＮ領域にはＰコネクション９１３が位置する。ＰＰカラム２６３をソース９１０に、ゲート酸化物層９１２によって囲まれているゲート・ポリ領域９１１を含むゲートが連結している。
図３７から図４１は、Ｎ形構造体用の標準平坦方法の溝ＭＯＳＦＥＴｓのセル種(単一セルあるいは多セル・チップの個別のディバイスあるいはセルの形態)である。
図３７は、ＮＰ−ＰＮメサを用いる第１の好ましい実施例によるディバイスのセル構造体を示す。ＮＰ−ＰＮカラム２７が、ドレインである基板３の上に位置し、ポリ領域２９によって、その他の隣接セルから区画されている。３つのＰ領域１６０１、１６０３および１６０４が在り、これらは、各々から溝で分離されている。この溝は、酸化物層１６０９により囲まれているゲート・ポリ領域１６０７を含む。Ｎソースコネクション１６０５は、Ｐ領域１６０１、１６０３および１６０４内に位置し、酸化物層１６０９によりゲート・ポリ１６０７から分離されて、ソース領域１６１０を形成する。
図３８は、ＰＮ−ＮＰメサを用いる第４の好ましい実施例によるディバイスのセル構造体を示す。このディバイスは、ポリ領域２６７によってその他の隣接するセル構造体から分離しているＰＮ−ＮＰカラム２２７を含む。ソース領域７３４はＰ領域７３１と、このＰ領域７３１内に位置するＮソース・コネクション７３２とを含む。Ｐ領域７３１およびＮソース・コネクション７３２とは、ゲート・ポリ７３６から酸化物層７３５により分離している。
図３９および図４０は、広いＰＮ−ＮＰメサ（図３９）と狭いＰＮ−ＮＰメサ(図４０)とを有する第２の好ましい実施例によるセル構造体を示す。各ディバイスは、ポリ領域６７により隣接するセルから区画されているＮＮ領域６９を含み、Ｎ＋基板３はドレインであり、ソース領域８２３はＰ領域８２１を含む。Ｐ領域８２１にはＮソース領域８２２が位置している。Ｎソース・コネクション８２２は、酸化物層８２４によってゲート・ポリ８２５から遮断されている。
図４１は、ＰＮ−ＮＰメサを有する第３の好ましい実施例によるディバイスのセル構造体を示す。このディバイスは、ドレインである基板３上に置かれたＮＮカラム１６３を含み、Ｐポリ領域１６１によって、その他の隣接するセルから区画している。ソース９２０はＰ領域９２５を含み、このＰ領域９２５内にＮソース・コネクション９２３が位置する。Ｎソース・コネクション９２３とＰ領域とは酸化物層９２１によりゲート・ポリ９２４から遮断されている。
図４２から図４６は、Ｐ形構造体を用いる標準溝ＭＯＳＦＥＴ方法のセル種(即ち、単一セルあるいは多セル・チップの個別のディバイスあるいはセルの形態)である
図４２は、Ｐ形溝ＭＯＳＦＥＴ用のＮＰ−ＰＮメサを有する第１の好ましい実施例によるディバイスのセル構造体である。このディバイスは、ドレインであるＰ＋基板７３の上に配置されたＮＰ−ＰＮカラム６１を含む。このディバイスは、誘電性領域６３により、その他の隣接するセルから区画している。ソース領域１６１１がＮ領域１６１５を含み、このＮ領域１６１５にはＰソース接点１６１２が位置する。ゲート・ポリ１６１３があり、ゲート・酸化物層１６１４によって囲まれている。
図４３は、Ｐ形溝ＭＯＳＦＥＴ用ＮＰ−ＰＮメサを有する第４の好ましい実施例によるディバイスのセル構造体を示す。このディバイスは、ドレインであるＰ＋基板７３を含み、この基板の上にＮＰ−ＰＮカラム２２７が位置する。誘電性層２６７により、ディバイスはその他の隣接するセルから区画している。このディバイスは３つのＮ領域７４０、７４３および７４８とを有するソース領域７５０を含む。これらＮ領域７４０、７４３および７４８の内にはＰソース領域が７４１が位置する。Ｎ領域７４０、７４３および７４８とＰソース領域７４１とは酸化物層７４４により、ゲート・ポリ領域７４５、７４７から分離している。
図４４は、Ｐ形溝ＭＯＳＦＥＴ用のメサＮＰ−ＰＮを有する第２の好ましい実施例によるディバイスのセル構造体を示す。このディバイスは、ドレインであるＰ＋基板７３を含み、その上にはＰＰカラム１６３があり、このＰＰカラム１６３はその他の隣接するセル構造体からＮ領域１６１によって分離している。ソース領域８３５はＮ領域８３１を含み、この内にＰ領域８３２が位置する。Ｐ領域８３２はＰソース接点の役割をなし、ゲート・ポリ８３４から酸化物層８３３によって分離している。同様の構造体が図４５にあり、これは図４４のディバイスのピッチを狭くしたものであり、Ｐ領域１６３の幅を除いて同じ構成である。
図４６は、Ｐ形溝ＭＯＳＦＥＴ用のＮＰ−ＰＮメサを有する第３の好ましい実施例によるディバイスのセル構造体を示す。このディバイスは、ドレインであるＰ＋基板７３を含み、その上にＰＰカラム２６３が置かれている。このディバイスはその他の隣接するセルからＮポリ２６１によって区画している。ソース領域９３０はＮ領域９３２を含み、その内にはＰソース接点９３４が位置する。ゲート・ポリ９３５は、酸化物層９３３により、Ｐソース接点９３４から離れている。
図４７は、平坦なＮ形ショットキィダイオードディバイスのセル種を示す。図４７は、ドレインであるＮ形基板３の上に、表面整流と標準ショットキィ方法のためＰ形打込みをした、平坦なショットキィディバイスを示す。ソース９４１はＮＮカラム９６３の上の端子９４３を含み、ＮＮカラム９６３はＰポリ層１６１によって、隣接するセルから区画している。
上記のように、これらの方法は、ＮカラムおよびＰカラムも交換できるので、融通性がある。Ｐチャネル・ディバイス製造用には、基板は、Ｐ＋であり、Ｎチャネル・ディバイス用には基板はＮ＋である。再充填材料は、ドープされたあるいはされない酸化物、ＳＩＰＯＳ等の半絶縁材料、ドープされたあるいはドープされないポリシリコン、窒化物あるいはこれらの組み合わせものである。異なる実施例もＭＯＳＦＥＴおよびショットキィ・ダイオード等のディバイスを作製するのに用いられる。
最後に、縁部端子領域は、本発明から逸脱することなく浮動ブッシュあるいは電磁界板端子を含む。
上記より、本発明は、半導体ディバイスおよび広いメサを有する超接合半導体ディバイスの製造方法に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
本発明の第１の好ましい実施例によるＮ形半導体基板の部分断面図である。 エッチング工程後の図１の半導体基板の部分断面図である。 酸化工程後の図２の半導体基板の部分断面図である。 図３の基板の平面図である。 第１所定打込み角度でのＰ導電率イオンの打込みを示す図３の半導体基板の部分断面図である。 第２所定打込み角度でのＰ導電率イオンの打込みを示す図５の半導体基板の部分断面図である。 駆動工程後の図６の半導体基板の部分断面図である。 第１所定打込み角度でのＮ導電率イオンの打込みを示す図７の半導体基板の部分断面図である。 第２所定打込み角度でのＮ導電率イオンの打込み示す図８の半導体基板の部分断面図である。 第２駆動工程後の図９の半導体基板の部分断面図である。 平坦化工程後の図１０の半導体基板の部分断面図である。 本発明の第１の好ましい実施例の代替例によるＰ形半導体基板の部分断面図である。 本発明の第１の好ましい実施例の代替例によるＰ形構造体の製造工程を示すフローチャートである。 本発明の第２の好ましい実施例の代替例によるＮ形半導体基板の部分断面図である。 本発明の第２の好ましい実施例によるＮ形構造体の製造工程を示すフローチャートである。 本発明の第２の好ましい実施例によるＮ形半導体基板の部分断面図である。 本発明の第２の好ましい実施例の代替例によるＰ形半導体基板の部分断面図である。 本発明の第２の好ましい実施例の代替例によるＰ形構造体の製造工程を示すフローチャートである。 本発明の第３の好ましい実施例によるＮ形半導体基板の部分断面図である。 本発明の第２の好ましい実施例によるＮ形構造体の製造工程を示すフローチャートである。 テトラエチルオルトシリケート(ＴＥＯＳ)ライナを当てがった後の図１９のＮ形半導体基板の部分断面図である。 本発明の第３の好ましい実施例の代替例によるＰ形半導体基板の部分断面図である。 本発明の第３の好ましい実施例の代替例によるＰ形構造体の製造工程を示すフローチャートである。 本発明の第４の好ましい実施例によるＮ形半導体基板の部分断面図である。 本発明の第２の好ましい実施例によるＮ形構造体の製造工程を示すフローチャートである。 本発明の第４の好ましい実施例の代替例によるＰ形半導体基板の部分断面図。 第１の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第４の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第２の好ましい実施例による、標準平坦化方法を用いる、狭いピッチの平坦なＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第３の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第１の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第４の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準平坦化方法を用いる、狭いピッチの平坦なＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第３の好ましい実施例による標準平坦化方法を用いる、平坦なＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第１の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第４の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第３の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＮ形構造体のセル種の部分断面図である。 第１の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第４の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第２の好ましい実施例による標準溝方法を用いる、溝ＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 第４の好ましい実施例による標準平坦化方法を用いる、溝ＭＯＳＦＥＴのＰ形構造体のセル種の部分断面図である。 Ｎ形平坦ショットキィ・ダイオードディバイスのセル種の部分断面図である。

Claims (20)

  1. 半導体ディバイスの製造方法であって、
    相互に対向する第１主表面及び第２主表面とを有する半導体基板を設け、この半導体基板は、第２主表面に、第１導電型の強くドープされた領域を有し、第１主表面に、第１導電型の軽くドープされた領域を有する、
    上記の半導体基板に、複数個の溝と複数個のメサとを形成し、各メサは、隣接する溝と、強くドープされた領域に向け、上記の第１主表面から第１深さ位置迄のびる第１延長部分とを有して、少なくとも１つのメサが第１側壁面と第２側壁面とを有し、複数個の溝の各々は底部を有する、
    第２導電型のドーパントを、上記少なくとも１つのメサの第１側壁面に、打ち込み、第２導電型の第１ドープ領域を形成し、
    第２導電型のドーパントを、上記少なくとも１つのメサの第２側壁面に打込み、第２導電型の第２ドープ領域を形成し、
    打込まれたドーパントを少なくとも１つのメサに拡散させ、
    第１導電型のドーパントを上記の少なくとも１つのメサの第１側壁面に打ち込んで第１導電型の第２ドープ領域を第１側壁に設け、そして第１導電型のドーパントを、その第２側壁面に打込み、
    打込まれたドーパントを、少なくとも１つのメサに拡散して、第１および第２側壁面に第１導電型の第２ドープ領域を設け、
    少なくとも１つ以上のメサに隣接する溝に、半絶縁材料および絶縁材料の１つを充填することからなり、
    更に、第１導電率のドーパントを、少なくとも１つのメサの第１側壁面に打込む前に、少なくとも、この少なくとも１つのメサに隣接する溝の底部ならびに上記の第１および第２側壁を含む少なくとも１つのメサの上にテトラエチルオルトシリケート(ＴＥＯＳ)ライナを形成することからなるもの。
  2. 請求項１に記載の半導体ディバイスの製造方法であって、更に、
    第２導電型のドーパントを、少なくとも１つのメサの第１側壁面に打込む前に、少なくとも１つのメサと、少なくとも、この１つ以上のメサに隣接する溝の第１および第２側壁と底部の上に酸化物層を形成することからなるもの。
  3. 請求項１に記載の半導体ディバイスの製造方法であって、更に、
    少なくとも、少なくとも１つのメサに隣接する溝に半絶縁材料および絶縁材料の１つを充填する工程が、少なくとも、上記の少なくとも１つのメサに隣接する溝に、ドープされないポリシリコン、ドープされたポリシリコン、ドープされた酸化物、ドープされない酸化物、窒化ケイ素および半絶縁ポリクリスタリン・シリコン(ＳＩＰＯＳ)のうちの少なくとも１つを充填することを含むもの。
  4. 請求項１に記載の半導体ディバイスの製造方法であって、更に、
    第１側壁面が第１主表面に対し、第１所定傾斜角度を維持し、第２側壁面が第１主表面に対し、第２所定傾斜角度を維持するもの。
  5. 請求項１に記載の半導体ディバイスの製造方法であって、上記の第１および第２側壁面が第２主表面に対して垂直であるもの。
  6. 請求項１に記載の半導体ディバイスの製造方法であって、複数個の溝が、半導体基板を機械加工するマイクロマシン（ＭＥＭＳ）技術を用いて形成されるもの。
  7. 半導体ディバイスの製造方法であって、
    相互に対向する第１主表面及び第２主表面とを有する半導体基板を設け、この半導体基板は、第２主表面に、第１導電型の強くドープされた領域を有し、第１主表面に、第１導電型の軽くドープされた領域を有し、
    複数個の溝と複数個のメサとを形成し、各メサは、隣接する溝と、強くドープされた領域に向け、上記の第１主表面から第１深さ位置迄伸びる第１延長部分とを有し、少なくとも１つのメサは第１側壁面と第２側壁面とを有し、複数個の溝の各々が底部を有し、
    第１導電型のドーパントを、上記少なくとも１つのメサの第１側壁面に、打ち込み、第１導電型の第１ドープ領域を形成し、
    第１導電型のドーパントを、上記少なくとも１つのメサの第２側壁面に打込み、第１導電型の第２ドープ領域を形成し、
    打込まれたドーパントを少なくとも１つのメサに拡散させ、
    第２導電型のドーパントを少なくとも１つのメサの第１側壁面に打ち込み、その第１側壁に第２導電型の第２ドープ領域を設け、そして第２導電型のドーパントを、上記少なくとも１つのメサの第２側壁面に打込み、
    打込まれたドーパントを少なくとも１つのメサに拡散して、第１および第２側壁に第２導電型の第１ドープ領域を設け、
    少なくとも、少なくとも１つのメサに隣接する溝に、半絶縁材料および絶縁材料の１つを充填し、
    更に、第２導電型のドーパントを、少なくとも１つのメサの第１側壁面に打込む前に、少なくとも、この１つ以上のメサに隣接する溝の底部ならびに上記の第１および第２側壁を含む少なくとも１つのメサの上にテトラエチルオルトシリケート(ＴＥＯＳ)ライナを形成することからなるもの。
  8. 請求項７に記載の半導体ディバイスの製造方法であって、更に、
    第１導電率のドーパントを、少なくとも１つのメサの第１側壁面に打込む前に、少なくとも、この１つ以上のメサに隣接する溝の底部ならびに上記の第１および第２側壁を含む少なくとも１つのメサの上に酸化物層を形成することからなるもの。
  9. 請求項７に記載の半導体ディバイスの製造方法であって、更に、
    少なくとも、１つ以上のメサに隣接する溝に半絶縁材料および絶縁材料の１つを充填する工程が、少なくとも、上記の１つ以上のメサに隣接する溝に、ドープされないポリシリコン、ドープされたポリシリコン、ドープされた酸化物、ドープされない酸化物、窒化ケイ素および半絶縁ポリクリスタリン・シリコン(ＳＩＰＯＳ)のうちの少なくとも１つを充填することを含むもの。
  10. 請求項７に記載の半導体ディバイスの製造方法であって、更に、
    第１側壁面が第１主表面に対し、第１所定傾斜角度を維持し、第２側壁面が第１主表面に対し、第２所定傾斜角度を維持するもの。
  11. 請求項７に記載の半導体ディバイスの製造方法であって、第１および第２側壁面が第２主表面に対して垂直であるもの。
  12. 請求項７に記載の半導体ディバイスの製造方法であって、複数個の溝が、半導体基板を機械加工するマイクロマシン(ＭＥＭＳ)技術を用いて形成されるもの。
  13. 請求項１に記載の半導体ディバイスの製造方法であって、第２導電型のドーパントの第１側壁面への打込みが、第１所定打込み角度で行なわれるもの。
  14. 請求項１に記載の半導体ディバイスの製造方法であって、第２導電型のドーパントの第２側壁面への打込みが、第２所定打込み角度で行なわれるもの。
  15. 請求項１に記載の半導体ディバイスの製造方法であって、第１導電型のドーパントの第１側壁面への打込みが、第１所定打込み角度で行なわれるもの。
  16. 請求項１に記載の半導体ディバイスの製造方法であって、第１導電型のドーパントの第２側壁面への打込みが、第２所定打込み角度で行なわれるもの。
  17. 請求項７に記載の半導体ディバイスの製造方法であって、第１導電型のドーパントの第１側壁面への打込みが、第１所定打込み角度で行なわれるもの。
  18. 請求項７に記載の半導体ディバイスの製造方法であって、第１導電型のドーパントの第２側壁面への打込みが、第２所定打込み角度で行なわれるもの。
  19. 請求項７に記載の半導体ディバイスの製造方法であって、第２導電型のドーパントの第１側壁面への打込みが、第１所定打込み角度で行なわれるもの。
  20. 請求項７に記載の半導体ディバイスの製造方法であって、第２導電型のドーパントの第２側壁面への打込みが、第２所定打込み角度で行なわれるもの。
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