JP6063280B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置およびその製造技術に関し、例えばスーパージャンクション構造のパワーＭＯＳＦＥＴ（Power Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置に好適に利用できるものである。
スーパージャンクション構造は、狭いピッチのｐｎ接合セルを周期的に並べることによって、低い導通抵抗と高い接合耐圧とを両立することができる。しかし、ｐｎ接合セルの外周部分は必然的に周期構造でなくなるため（スーパージャンクション構造ではなくなるため）、ｐｎ接合セルの外周部分はスーパージャンクション構造を用いることなく高い耐圧を得る工夫が必要となる。
例えば米国特許第２００９０８５１４７号明細書（特許文献１）および米国特許第２００５１８１５６４号明細書（特許文献２）では、導通層と同じ導電型によって外周部分を形成し、外周部分の不純物濃度を単位セル内の不純物濃度よりも低くすることにより、高耐圧を得やすくする技術が開示されている。
また、米国特許第２００６２３１９１５号明細書（特許文献３）では、高い外周耐圧を得るために、外周部分を幅広く厚い絶縁膜で覆う技術が開示されている。
また、米国特許第２００５１８１５７７号明細書（特許文献４）では、高い外周耐圧を得るために、外周部分の溝側面に不純物を導入しない技術が開示されている。
米国特許第２００９０８５１４７号明細書 米国特許第２００５１８１５６４号明細書 米国特許第２００６２３１９１５号明細書 米国特許第２００５１８１５７７号明細書
前述の特許文献１〜特許文献４に記載されているように、スーパージャンクション構造において安定した耐圧を得るために、ｐｎ接合セルの外周部分の構造について様々な方法が提案されている。しかしながら、いずれの方法も、低い導通抵抗と高い接合耐圧との両立が難しい。または、製造工程数が増加するなどの解決すべき種々の技術的課題が残されている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ｎ型の基板上に低濃度のｐ型のエピタキシャル層を形成し、活性部において、エピタキシャル層に形成された、第１方向に延在する複数の溝によって複数の活性領域を規定する。隣り合う溝の間のエピタキシャル層に、パワーＭＯＳＦＥＴのドレインオフセット層として機能するｎ型拡散領域を形成し、溝の側壁とｎ型拡散領域との間のエピタキシャル層に、パワーＭＯＳＦＥＴのチャネル領域と接続するｐ型拡散領域を形成する。そして、活性部の端部に位置する溝の側壁から外周部に向かって所定の幅を有するｎ型拡散領域をエピタキシャル層に形成する。
一実施の形態によれば、低い導通抵抗と高い接合耐圧とを両立したパワーＭＯＳＦＥＴを有する半導体装置を提供することができる。また、その半導体装置を簡便な製造方法によって実現することができる。
実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの要部平面図である。 実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を拡大して示す要部平面図（図１に示すＢ領域に該当する要部平面図）である。 実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図（図１に示すＡ−Ａ´線に沿った断面に該当する要部断面図）である。 実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図（図１に示すＡ−Ａ´線に沿った断面に該当する要部断面図）である。 図４に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図５に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図６に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図７に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図８に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図９に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１０に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１１に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１２に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１３に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１４に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１５に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１６に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１７に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１８に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１９に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２０に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２１に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２２に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２３に続く、半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 実施の形態１によるパワーＭＯＳＦＥＴの不純物濃度分布を示した図である。 実施の形態１によるドレイン電圧が０Ｖの場合のパワーＭＯＳＦＥＴの内部電解強度と空乏層の分布を示した図である。 実施の形態１によるドレイン電圧が１０Ｖの場合のパワーＭＯＳＦＥＴの内部電解強度と空乏層の分布を示した図である。 実施の形態１によるドレイン電圧が１００Ｖの場合のパワーＭＯＳＦＥＴの内部電解強度と空乏層の分布を示した図である。 実施の形態１の変形例によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。 実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。 実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図である。 図３１に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。 図３２に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。 図３３に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。 図３４に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。 実施の形態３によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。 実施の形態４によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。 実施の形態５によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。 実施の形態６によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。 実施の形態７によるスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。 実施の形態８による第１例のスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。 実施の形態８による第２例のスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
本実施の形態において使用するパワーＭＯＳＦＥＴは、各種電源回路をはじめ、自動車用途などの大電力を取り扱うパワーデバイスの一つであり、例えばｎチャネル型またはｐチャネル型のＭＯＳＦＥＴからなる単位セルが多数並列接続されて形成されたひとつの素子を言う。
（実施の形態１）
≪半導体装置≫
実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図１〜図３を用いて説明する。図１はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの要部平面図である。図２はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を拡大して示す要部平面図（図１に示すＢ領域に該当する要部平面図）である。図３はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図（図１に示すＡ−Ａ´線に沿った断面に該当する要部断面図）である。
半導体チップＳＣの活性部には、パワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴは、例えばｎ型の単結晶シリコンからなる基板ＳＵＢの主面（表面）上に形成されたｐ型のエピタキシャル層ＥＰに形成されている。基板ＳＵＢの抵抗は、例えば５ｍΩ・ｃｍ以下、エピタキシャル層ＥＰの抵抗は、例えば１Ω・ｃｍ〜５０Ω・ｃｍであり、基板ＳＵＢは相対的に低抵抗（高濃度）、エピタキシャル層ＥＰは相対的に高抵抗（低濃度）である。エピタキシャル層ＥＰの厚さは、パワーＭＯＳＦＥＴの耐圧に合せて決定されるものであり、例えば耐圧３０Ｖであれば３μｍ〜４μｍ、耐圧１００Ｖであれば５μｍ〜６μｍとすることができる。
エピタキシャル層ＥＰには、第１方向（図１中のｘ方向）に沿って、エピタキシャル層ＥＰの上面から第１深さを有する複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域ＡＣが規定されている。複数の溝ＴＲは、一定の間隔と一定の幅を有するストライプパターンとなっている。
隣り合う溝ＴＲの間のエピタキシャル層ＥＰには、上面視において第１方向と直交する第２方向（図１中のｙ方向）に第１幅を有するｎ型拡散領域ＮＲが形成されており、さらに、溝ＴＲの側壁とｎ型拡散領域ＮＲとの間のエピタキシャル層ＥＰには、ｐ型拡散領域ＰＲが形成されている。すなわち、隣り合う溝ＴＲの間のエピタキシャル層ＥＰでは、一方の溝ＴＲの側壁から他方の溝ＴＲの側壁に向かって（第２方向に向かって）、一方の溝ＴＲの側壁から第２幅を有するｐ型拡散領域ＰＲ、第１幅を有するｎ型拡散領域ＮＲ、および他方の溝ＴＲの側壁から第３幅を有するｐ型拡散領域ＰＲが形成されている。ここで、第２幅と第３幅とは同じであることが望ましい。
ｎ型拡散領域ＮＲはパワーＭＯＳＦＥＴのドレインオフセット層として機能し、ｐ型拡散領域ＰＲはパワーＭＯＳＦＥＴのチャネル領域（ｐ型拡散領域ＰＣＨ）と接続する。ｎ型拡散領域ＮＲの不純物濃度は、例えば５Ｅ１６ｃｍ−３程度、ｐ型拡散領域ＰＲの不純物濃度は、例えば１Ｅ１７ｃｍ−３程度である。
また、半導体チップＳＣの活性部の端部では、この端部に位置する溝ＴＲの側壁から半導体チップＳＣの外周部に向かって（第２方向に向かって）、ｐ型拡散領域ＰＲおよびｎ型拡散領域ＮＲＥがエピタキシャル層ＥＰに形成されている。
さらに、エピタキシャル層ＥＰの上面側には、上面視において隣り合う溝ＴＲの間のエピタキシャル層ＥＰの真ん中（加工精度等から具体的な妥当性に欠けるため、真ん中には限定されず、ばらつきを考慮した範囲も含まれる。）に第１方向に沿ってゲート電極ＧＥが形成されている。
ゲート電極ＧＥは、エピタキシャル層ＥＰに形成された、エピタキシャル層ＥＰの上面から第３深さを有するゲート用の溝ＧＴＲ内にゲート絶縁膜ＧＩを介して形成されている。複数のゲート電極ＧＥはストライプパターンとなっている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなり、ゲート電極ＧＥは、例えば多結晶シリコン膜からなる。
さらに、エピタキシャル層ＥＰの上面側には、エピタキシャル層ＥＰの上面から第４深さを有するｎ型拡散領域ＮＳが形成され、このｎ型拡散領域ＮＳを囲むようにエピタキシャル層ＥＰの上面から第５深さを有するｐ型拡散領域ＰＣＨが形成されている。ｎ型拡散領域ＮＳはパワーＭＯＳＦＥＴのソース領域として機能し、ｐ型拡散領域ＰＣＨはパワーＭＯＳＦＥＴのチャネル領域として機能する。ｐ型拡散領域ＰＣＨの第５深さはｎ型拡散領域ＮＳの第４深さよりも深く、ｐ型拡散領域ＰＣＨは上述のｐ型拡散領域ＰＲと接続している。
ソース領域を構成するｎ型拡散領域ＮＳおよびチャネル領域を構成するｐ型拡散領域ＰＣＨは、ゲート電極ＧＥが形成されたゲート用の溝ＧＴＲの両側に位置している。ゲート用の溝ＧＴＲは上面視において第４幅を有し、この第４幅はｎ型拡散領域ＮＲの第１幅よりも狭い。また、ゲート用の溝ＧＴＲの第３深さはｐ型拡散領域ＰＣＨの第５深さよりも深く、ゲート用の溝ＧＴＲの底部はｎ型拡散領域ＮＲに達している。
半導体チップＳＣの外周部には、ガードリングが形成されている。ガードリングは半導体チップＳＣの全周に渡って形成され、半導体ウエハから半導体チップＳＣが個片化された後で、半導体チップＳＣの端部と活性部とを電気的に分離して、パワーＭＯＳＦＥＴを保護する役割を有する。
ガードリングは、平面視において上記活性部を囲むように形成された溝ＴＲＧと、この溝ＴＲＧの両側のエピタキシャル層ＥＰに形成されたｐ型拡散領域ＰＲＧと、ｐ型拡散領域ＰＲＧの外側のエピタキシャル層ＥＰに形成されたｎ型拡散領域ＮＲＧとから構成されている。
外周部に形成される溝ＴＲＧは、活性部を囲むように全体が一つに繋がったリング状に形成されている。そして、半導体チップＳＣの各辺に沿って形成される溝ＴＲＧは直線状であるが、半導体チップのコーナー部（角部）に近接する溝ＴＲＧの部分は、上面視において第１曲率半径を有して形成されている。
外周部のｐ型拡散領域ＰＲＧは、例えば活性部のｐ型拡散領域ＰＲと同時に形成され、外周部のｎ型拡散領域ＮＲＧは、例えば活性部のｎ型拡散領域ＮＲ，ＮＲＥと同時に形成される。ｐ型拡散領域ＰＲＧの不純物濃度は、例えば１Ｅ１７ｃｍ−３程度、ｎ型拡散領域ＮＲＧの不純物濃度は、例えば５Ｅ１６ｃｍ−３程度である。
さらに、エピタキシャル層ＥＰの上面側には、エピタキシャル層ＥＰの上面から第６深さを有するｎ型拡散領域ＮＳＧが形成されている。外周部のｎ型拡散領域ＮＳＧは、例えば活性部のｎ型拡散領域ＮＳと同時に形成される。また、ｎ型拡散領域ＮＳＧはｎ型拡散領域ＮＲＧと接続し、ｎ型拡散領域ＮＲＧを介して基板ＳＵＢに電気的に接続している。
活性部の端部に位置する溝ＴＲの側壁から外周部に向かって形成された低抵抗（高濃度）のｎ型拡散領域ＮＲＥと、外周部に位置する溝ＴＲＧの側壁から活性部に向かって形成された低抵抗（高濃度）のｎ型拡散領域ＮＲＧとの間は、高抵抗（低濃度）のエピタキシャル層ＥＰである。
半導体チップＳＣの活性部および外周部には、パワーＭＯＳＦＥＴを覆うように層間絶縁膜ＬＩＳが形成されている。この層間絶縁膜ＬＩＳには開口部ＯＣａ，ＯＣｂおよびコンタクトホールＣＮＴが形成されている。活性部に形成された開口部ＯＣａの下に位置する溝ＴＲ内の絶縁膜ＩＳの一部がエッチングされて、パワーＭＯＳＦＥＴのｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨの一部が溝ＴＲの側壁に露出している。また、外周部に形成された開口部ＯＣｂの下に位置する溝ＴＲＧ内の絶縁膜ＩＳの一部がエッチングされて、ガードリングのｎ型拡散領域ＮＳＧおよびｐ型拡散領域ＰＲＧの一部が溝ＴＲＧの側壁に露出している。また、コンタクトホールＣＮＴによりゲート電極ＧＥの一部が露出している。
ここで、溝ＴＲに埋め込まれた絶縁膜ＩＳの上面は、ｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの第４深さよりも深くに位置しており、ｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）のエピタキシャル層ＥＰの上面からの第５深さよりも浅くに位置している。
開口部ＯＣａ，ＯＣｂおよびコンタクトホールＣＮＴが形成された状態で、層間絶縁膜ＬＩＳ上には活性部のｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨに接続するソース配線ＭＳと、ゲート電極ＧＥに接続するゲート配線ＭＧと、外周部のｎ型拡散領域ＮＳＧおよびｐ型拡散領域ＰＲＧに接続するガードリング配線ＭＬとが、互いに離間して形成されている。また、基板ＳＵＢの裏面にはコンタクト配線ＭＤが形成されている。
活性部に形成されたソース配線ＭＳは、溝ＴＲの側壁に露出したｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨと接続している。
外周部に形成されたガードリング配線ＭＬは、ｎ型拡散領域ＮＳＧ，ＮＲＧを介して基板ＳＵＢと電気的に接続している。実施の形態１では、半導体チップＳＣの表面でのリーク電流または半導体チップＳＣの端部からの水分の侵入を阻止するためにガードリング配線ＭＬを接続しているが、表面保護膜または半導体チップＳＣの実装状態によっては形成しない場合もある。
≪半導体装置の製造方法≫
実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴの製造方法を図４〜図２４を用いて工程順に説明する。図４〜図２４はスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図（図１に示すＡ−Ａ´線に沿った断面に該当する要部断面図）である。
まず、図４に示すように、ｎ型不純物が高濃度でドープされた単結晶シリコンからなる基板ＳＵＢを準備する。この段階の基板ＳＵＢは、半導体ウエハと称する平面略円形状の半導体の薄板であり、その抵抗は、例えば５ｍΩ・ｃｍ以下である。
続いて、基板ＳＵＢの主面にエピタキシャル成長法により、ｐ型不純物が低濃度でドープされた単結晶シリコンからなるエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰの抵抗は、例えば１Ω・ｃｍ〜５０Ω・ｃｍである。また、エピタキシャル層ＥＰの厚さはパワーＭＯＳＦＥＴの耐圧に合せて決定されるものであり、例えば耐圧３０Ｖであれば３μｍ〜４μｍ、耐圧１００Ｖであれば５μｍ〜６μｍとすることができる。
次に、図５に示すように、例えば熱酸化処理を施すことによって、エピタキシャル層ＥＰの上面に酸化膜ＳＯを形成する。
次に、図６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、後の工程においてエピタキシャル層ＥＰに溝を形成する領域の酸化膜ＳＯを異方性ドライエッチング法により除去する。
次に、図７に示すように、酸化膜ＳＯをマスクとして、エピタキシャル層ＥＰを異方性ドライエッチング法により除去することにより、エピタキシャル層ＥＰを貫通し、基板ＳＵＢに到達する溝ＴＲを形成する。活性部に形成された溝ＴＲによって活性領域ＡＣが規定される。溝ＴＲの幅は、例えば０．３μｍ〜１．５μｍである。
同時に、外周部のガードリングが形成される領域にも溝ＴＲＧを形成する。前述の図１に示したように、外周部に形成される溝ＴＲＧは、活性部を囲むように全体が一つに繋がったリング状に形成されている。そして、半導体チップの各辺に沿って形成される溝ＴＲＧは直線状であるが、半導体チップのコーナ部（角部）に近接する溝ＴＲＧの部分は、上面視において第１曲率半径を有して形成されている。
活性部に形成された複数の溝ＴＲでは、隣り合う溝ＴＲの間隔は全て同じである。これに対して、活性部の端部に形成された溝ＴＲと外周部に形成された溝ＴＲＧとの間隔は、活性部に形成された隣り合う溝ＴＲの間隔よりも広く設けられている。
次に、図８に示すように、ｎ型不純物、例えばリン（Ｐ）を法線に対して所定の角度θ１を有して、溝ＴＲ，ＴＲＧの一方の側壁にイオン注入する。これにより、溝ＴＲ，ＴＲＧの一方の側壁側のエピタキシャル層ＥＰにｎ型領域Ｎ１を形成する。所定の角度θ１はリン（Ｐ）イオンが溝ＴＲ，ＴＲＧの底に届かない角度に設定することが望ましい。
次に、図９に示すように、ｎ型不純物、例えばリン（Ｐ）を法線に対して所定の角度θ２を有して、溝ＴＲ，ＴＲＧの他方の側壁にイオン注入する。これにより、溝ＴＲ，ＴＲＧの他方の側壁側のエピタキシャル層ＥＰにｎ型領域Ｎ２を形成する。所定の角度θ２は上記角度θ１と同じであり、リン（Ｐ）イオンが溝ＴＲ，ＴＲＧの底に届かない角度に設定することが望ましい。
次に、図１０に示すように、熱処理を施すことにより、溝ＴＲ，ＴＲＧの両側壁にイオン注入されたリン（Ｐ）イオンを活性化および熱拡散させる。これにより、活性部では、隣り合う溝ＴＲ間の活性領域ＡＣ全体にｎ型拡散領域ＮＲを形成し、活性部の端部に位置する溝ＴＲの側壁から外周部に向かってｎ型拡散領域ＮＲＥを形成する。また、外周部では、溝ＴＲＧの両側壁側のエピタキシャル層ＥＰにｎ型拡散領域ＮＲＧを形成する。熱処理温度および時間は、活性部の隣り合う溝ＴＲ間の活性領域ＡＣ全体がｎ型拡散領域ＮＲとなるように設定され、熱処理温度は、例えば１０００℃〜１２００℃である。
活性部の端部に形成された溝ＴＲの外周部側のエピタキシャル層ＥＰにもｎ型拡散領域ＮＲＥが形成される。しかし、活性部の端部に形成された溝ＴＲと外周部に形成された溝ＴＲＧとの間全体には、ｎ型拡散領域ＮＲＥ，ＮＲＧは形成されておらず、活性部の端部に形成された溝ＴＲと外周部に形成された溝ＴＲＧとの間には、ｎ型拡散領域ＮＲＥ，ＮＲＧが形成されていないエピタキシャル層ＥＰが存在する。
次に、図１１に示すように、ｐ型不純物、例えばボロン（Ｂ）を法線に対して所定の角度θ３を有して、溝ＴＲ，ＴＲＧの一方の側壁にイオン注入する。これにより、溝ＴＲ，ＴＲＧの一方の側壁側のエピタキシャル層ＥＰにｐ型領域Ｐ１を形成する。所定の角度θ３は上記角度θ１，θ２と同じであり、ボロン（Ｂ）イオンが溝ＴＲ，ＴＲＧの底に届かない角度に設定することが望ましい。
次に、図１２に示すように、ｐ型不純物、例えばボロン（Ｂ）を法線に対して所定の角度θ４を有して、溝ＴＲ，ＴＲＧの他方の側壁にイオン注入する。これにより、溝ＴＲ，ＴＲＧの他方の側壁側のエピタキシャル層ＥＰにｐ型領域Ｐ２を形成する。所定の角度θ４は上記角度θ１，θ２，θ３と同じであり、ボロン（Ｂ）イオンが溝ＴＲ，ＴＲＧの底に届かない角度に設定することが望ましい。
次に、図１３に示すように、酸化膜ＳＯを、例えばウェットエッチング法により除去した後、熱処理を施すことにより、溝ＴＲ，ＴＲＧの両側壁にイオン注入されたボロン（Ｂ）イオンを活性化させる。これにより、溝ＴＲの両側壁側のエピタキシャル層ＥＰにｐ型拡散領域ＰＲを形成する。熱処理温度および時間は、活性部の隣り合う溝ＴＲ間の活性領域ＡＣ全体がｐ型拡散領域ＰＲとならないように設定され、熱処理温度は、例えば８００℃〜９００℃である。従って、活性部の隣り合う溝ＴＲの間の活性領域ＡＣでは、一方の溝ＴＲの側壁から他方の溝ＴＲの側壁に向かって、ｐ型拡散領域ＰＲ、ｎ型拡散領域ＮＲおよびｐ型拡散領域ＰＲが形成されている。
次に、図１４に示すように、エピタキシャル層ＥＰの上面に絶縁膜ＩＳ、例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。
この際、溝ＴＲ，ＴＲＧの内部にも絶縁膜ＩＳを埋め込むが、溝ＴＲ，ＴＲＧの内部に埋め込まれた絶縁膜ＩＳに「す（または空孔とも言う）」が形成されていてもよい。なお、この場合、空孔は図３に示される最終構造においても存在していることになる。空孔が存在することによって、絶縁膜ＩＳのみで埋め込むよりも絶縁性を向上させることができる。すなわち、パワーＭＯＳＦＥＴの耐圧を向上させることができる。
次に、図１５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、後の工程においてゲート電極を形成する領域の絶縁膜ＩＳを異方性ドライエッチング法により除去する。
次に、図１６に示すように、絶縁膜ＩＳをマスクとして、エピタキシャル層ＥＰを異方性ドライエッチング法により除去することにより、活性部のエピタキシャル層ＥＰの各活性領域ＡＣに形成されたｎ型拡散領域ＮＲにゲート用の溝ＧＴＲを形成する。
次に、図１７に示すように、ウェットエッチング法、ドライエッチング法およびＣＭＰ（Chemical Mechanical Polishing）法などによって、エピタキシャル層ＥＰの上面の絶縁膜ＩＳを除去して、エピタキシャル層ＥＰの上面を露出する。この際、活性領域ＡＣを規定する溝ＴＲ，ＴＲＧの内部に埋め込まれた絶縁膜ＩＳは除去しない。
続いて、ゲート用の溝ＧＴＲの内壁（側壁および底面）を含めて、エピタキシャル層ＥＰの上面に酸化膜からなるパワーＭＯＳＦＥＴのゲート絶縁膜ＧＩを形成する。
次に、図１８に示すように、エピタキシャル層ＥＰの上面上にｎ型不純物、例えばリン（Ｐ）がドープされた多結晶シリコン膜ＰＳを堆積する。この際、ゲート用の溝ＧＴＲの内部にも多結晶シリコン膜ＰＳを埋め込む。
次に、図１９に示すように、ゲート用の溝ＧＴＲの内部以外の多結晶シリコン膜ＰＳをエッチングして、ゲート用の溝ＧＴＲの内部にのみに多結晶シリコン膜ＰＳを残すことにより、パワーＭＯＳＦＥＴのゲート電極ＧＥを形成する。
次に、図２０に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ｐ型不純物、例えばボロン（Ｂ）を活性部のエピタキシャル層ＥＰにイオン注入する。続いて、熱処理を施すことによって、そのｐ型不純物を拡散させてｐ型拡散領域ＰＣＨを形成する。このｐ型拡散領域ＰＣＨはパワーＭＯＳＦＥＴのチャネル領域となる。ｐ型拡散領域ＰＣＨのエピタキシャル層ＥＰの上面からの深さが、ゲート用の溝ＧＴＲのエピタキシャル層ＥＰの上面からの深さよりも浅くなるように、ｐ型拡散領域ＰＣＨは形成される。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ｎ型不純物、例えばヒ素（Ａｓ）を活性部および外周部のエピタキシャル層ＥＰにイオン注入する。続いて、熱処理を施すことによって、そのｎ型不純物を拡散させて活性部にｎ型拡散領域ＮＳ、外周部にｎ型拡散領域ＮＳＧを形成する。活性部に形成されたｎ型拡散領域ＮＳはパワーＭＯＳＦＥＴのソース領域となる。ｎ型拡散領域ＮＳのエピタキシャル層ＥＰの上面からの深さが、ｐ型拡散領域ＰＣＨのエピタキシャル層ＥＰの上面からの深さよりも浅くなるように、ｎ型拡散領域ＮＳは形成される。
次に、図２１に示すように、エピタキシャル層ＥＰの上面上に層間絶縁膜ＬＩＳ、例えば酸化シリコン膜をＣＶＤ法により堆積する。
次に、図２２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、溝ＴＲ，ＴＲＧの上方に位置する層間絶縁膜ＬＩＳに開口部ＯＣａ，ＯＣｂを形成する。さらに、開口部ＯＣａの下に位置するゲート絶縁膜ＧＩおよび溝ＴＲに埋め込まれた絶縁膜ＩＳの一部を除去して、活性部のｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）およびｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）を溝ＴＲの側壁に露出させる。同時に、開口部ＯＣｂの下に位置するゲート絶縁膜ＧＩおよび溝ＴＲＧに埋め込まれた絶縁膜ＩＳの一部を除去して、外周部のｎ型拡散領域ＮＳＧおよびｐ型拡散領域ＰＲＧを溝ＴＲＧの側壁に露出させる。
ここで、溝ＴＲに埋め込まれた絶縁膜ＩＳの上面は、ｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの深さよりも深くに位置しており、ｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）のエピタキシャル層ＥＰの上面からの深さよりも浅くに位置している。
また、図には表示されていないが、ゲート電極ＧＥをゲート配線に接続するコンタクトホール（前述の図２に示すコンタクトホールＣＮＴ）も形成する。
次に、図２３に示すように、開口部ＯＣａ，ＯＣｂの内部およびコンタクトホール（前述の図２に示すコンタクトホールＣＮＴ）の内部を含む層間絶縁膜ＬＩＳ上に、例えばスパッタリング法によりアルミニウム（Ａｌ）膜ＡＬを堆積する。
次に、図２４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、アルミニウム（Ａｌ）膜ＡＬをエッチングする。これにより、活性部では、ｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）およびｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）と電気的に接続するソース配線ＭＳ、ゲート電極ＧＥと電気的に接続するゲート配線（前述の図１および図２に示すゲート配線ＭＧ）を形成する。また、外周部では、ｎ型拡散領域ＮＳＧおよびｎ型拡散領域ＮＲＧを介して基板ＳＵＢと電気的に接続するガードリング配線ＭＬを形成する。
次に、図示は省略するが、ソース配線ＭＳ、ゲート配線（前述の図１および図２に示すゲート配線ＭＧ）およびガードリング配線ＭＬを覆うようにエピタキシャル層ＥＰの上面上に表面保護膜としてポリイミド膜を堆積する。続いて、このポリミイド膜に、ソース配線ＭＳ、ゲート配線（前述の図１および図２に示すゲート配線ＭＧ）およびガードリング配線ＭＬのそれぞれに達する開口部を形成する。
次に、基板ＳＵＢの裏面（主面と反対側の面）を研削して、基板ＳＵＢの厚さを所定の厚さとした後、基板ＳＵＢの裏面に金属膜からなるコンタクト配線（前述の図３に示すコンタクト配線ＭＤ）を形成する。その後、基板ＳＵＢを分割領域（またはダイシングラインとも言う）に沿って切断することにより、前述の図１に示すように、個々の半導体チップＳＣへ個片化する。
≪メカニズムおよび効果≫
図２５は、実施の形態１によるパワーＭＯＳＦＥＴの不純物濃度分布を示した図である。図中、ｎ−、ｎ、ｎ＋およびｎ＋＋の順にｎ型不純物濃度が高くなる領域を示しており、同様に、ｐ−、ｐ、ｐ＋およびｐ＋＋の順にｐ型不純物濃度が高くなる領域を示している。
活性部の活性領域は比較的高濃度のｎ型領域となっている。これに対し、活性部の端部に位置する溝と外周部に位置する溝との間および半導体チップの周縁部は低濃度のｐ−型領域となっている。また、活性部は高濃度のｎ型領域の柱とｐ＋＋型領域の柱とが交互に並んだスーパージャンクション構造となっている。
例えば前述の図３に示したパワーＭＯＳＦＥＴの構造を用いて説明すると、エピタキシャル層ＥＰの不純物濃度を１Ｅ１５ｃｍ−３程度、ｎ型拡散領域ＮＲの不純物濃度を５Ｅ１６ｃｍ−３程度、ｐ型拡散領域ＰＲの不純物濃度を１Ｅ１７ｃｍ−３程度に調整することにより、１００Ｖのドレイン耐圧を得ることができる。なお、活性領域ＡＣのｎ型拡散領域ＮＲおよびｐ型拡散領域ＰＲの不純物濃度は、スーパージャンクション構造のピッチ、ｎ型拡散領域ＮＲの幅およびｐ型拡散領域ＰＲの幅に依存して、最適値が変化する。
エピタキシャル層ＥＰの不純物濃度および厚さは、基板ＳＵＢとの間で形成されるｐｎ接合の耐圧が、活性領域ＡＣのｎ型拡散領域ＮＲとｐ型拡散領域ＰＲとの間で形成されるｐｎ接合の耐圧よりも高くなるように設定する。ドレイン耐圧のより高いパワーＭＯＳＦＥＴの場合は、エピタキシャル層ＥＰの不純物濃度はより低く、厚さはより厚くする必要がある。
図２６、図２７および図２８は、それぞれドレイン電圧が０Ｖ、１０Ｖおよび１００Ｖの場合における実施の形態１によるパワーＭＯＳＦＥＴの内部電解強度と空乏層の分布を示した図である。
図２６に示すように、ドレイン電圧が０Ｖの場合（Ｖｄｓ＝０Ｖ）、ｐｎ接合の内臓電位差に基づく電界以外は存在しない。
図２７に示すように、ドレイン電圧が１０Ｖの場合（Ｖｄｓ＝１０Ｖ）、活性部の活性領域ＡＣでは、空乏層は横方向に伸びるが、不純物濃度が高いために空乏層の幅は狭く、空乏層内に比較的強い電界が生じる。一方、外周部では、活性部の端部に位置する溝と外周部に位置する溝との間に位置するｐ−型領域の不純物濃度が低いため、このｐ−型領域側に空乏層が大きく伸びる。そのため、外周部（活性部の端部に位置する溝と外周部に位置する溝との間）の空乏層内の電界強度は活性部（活性領域ＡＣ）の空乏層内の電界強度に比べて低くなる。
図２８に示すように、ドレイン電圧が１００Ｖの場合（Ｖｄｓ＝１００Ｖ）、ドレイン−ソース間がアバランシェ降伏し、活性部の活性領域ＡＣおよび外周部ともに、空乏層はエピタキシャル層の上面まで達する。しかし、このような状態でも、活性部の活性領域ＡＣのｐｎ接合において最も電界強度が高く、外周部の電界強度は弱くなる。すなわち、外周部が活性部の活性領域ＡＣよりも高い耐性を有していることがわかる。
活性部の活性領域ＡＣの耐圧は、溝の側壁にイオン注入により形成されるｎ型領域（ｎ型拡散領域ＮＲ）およびｐ＋＋型領域（ｐ型拡散領域ＰＲ）のそれぞれの不純物濃度によって決まるため、外周部のｐ−型領域（エピタキシャル層ＥＰ）の不純物濃度と独立して設定することができる。外周部の構造設計に影響されずにスーパージャンクション構造のピッチ、ｎ型領域（ｎ型拡散領域ＮＲ）の不純物濃度およびｐ＋＋領域（ｐ型拡散領域ＰＲ）の不純物濃度を最適値にすることが可能であるため、高性能のパワーＭＯＳＦＥＴを容易に実現することができる。
また、外周部の耐圧は、外周部のｐ−型領域（エピタキシャル層ＥＰ）の不純物濃度と厚さのみで決まり、スーパージャンクション構造のピッチ、溝の深さ、ｎ型領域（ｎ型拡散領域ＮＲ）の不純物濃度およびｐ型領域（ｐ型拡散領域ＰＲ）の不純物濃度には影響されない。
このように、実施の形態１によれば、複雑な製造過程を追加することなく、活性部の端部においても高耐圧を得ることができるので、低い導通抵抗と高い接合耐圧とを両立したスーパージャンクション構造のパワーＭＯＳＦＥＴを有する半導体装置を簡便な製造方法によって実現することができる。
≪実施の形態１の変形例≫
実施の形態１の変形例によるスーパージャンクション構造のパワーＭＯＳＦＥＴについて図２９を用いて説明する。図２９はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
前述の図３に示した実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴでは、溝ＴＲの底部が基板ＳＵＢに達しているが、製造工程のばらつきによって、溝ＴＲの底部が基板ＳＵＢに達しない場合がある。そうすると、パワーＭＯＳＦＥＴの耐圧が低下する恐れがある。
例えば溝ＴＲの幅が十分広くなった場合、活性部の溝ＴＲの側壁にｐ型不純物をイオン注入する際に（前述の図１１および図１２において説明したｐ型不純物のイオン注入工程）、溝ＴＲの底部にｐ型不純物がイオン注入されると、この部分に溝ＴＲの側壁のｐ型拡散領域ＰＲよりも高濃度のｐ型層が形成される。高濃度のｐ型層と高濃度のｎ型の基板ＳＵＢとの間隔が小さいと、この部分の耐圧が活性部において最も低くなり、パワーＭＯＳＦＥＴの耐圧が所望の耐圧より低くなる可能性がある。
そこで、溝ＴＲの形成時には、基板ＳＵＢを途中まで掘り込むことにより、溝ＴＲの底部が基板ＳＵＢの内部に位置するようにする。これにより、溝ＴＲの底部にｐ型不純物がイオン注入されても、より濃度の高い基板ＳＵＢのｎ型不純物によってｐ型不純物が打ち消されるので、高濃度のｐ型層と高濃度のｎ型の基板ＳＵＢとの接合が形成されることを回避することができる。
（実施の形態２）
実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、ソース領域とソース配線とが接続する位置が前述した実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態１によるパワーＭＯＳＦＥＴでは、エピタキシャル層に形成された溝の側壁においてソース領域とソース配線とを接続したが、実施の形態２によるパワーＭＯＳＦＥＴでは、エピタキシャル層の上面においてソース領域とソース配線とを接続する。
≪半導体装置≫
実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図３０を用いて説明する。図３０はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態２によるパワーＭＯＳＦＥＴでは、ソース領域の構成およびソース領域とソース配線との接続部分について説明し、その他の構成等は実施の形態１によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図３０に示すように、エピタキシャル層ＥＰには、第１方向（前述の図１中のｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域ＡＣが規定されている。溝ＴＲに埋め込まれた絶縁膜ＩＳの上面は、後述するｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの深さよりも浅くに位置している。
エピタキシャル層ＥＰの上面側には、エピタキシャル層ＥＰの上面から第５深さを有するｐ型拡散領域ＰＣＨと、エピタキシャル層ＥＰの上面から第４深さを有するｎ型拡散領域ＮＳとが形成されている。ｐ型拡散領域ＰＣＨはパワーＭＯＳＦＥＴのチャネル領域として機能し、ｎ型拡散領域ＮＳはパワーＭＯＳＦＥＴのソース領域として機能する。ｐ型拡散領域ＰＣＨの第５深さはｎ型拡散領域ＮＳの第４深さよりも深く、ｐ型拡散領域ＰＣＨはｐ型拡散領域ＰＲと接続している。
さらに、エピタキシャル層ＥＰの上面側には、上面視において隣り合う溝ＴＲの間のエピタキシャル層ＥＰに、第１方向（前述の図１中のｘ方向）に沿ってゲート電極ＧＥが形成されている。ゲート電極ＧＥは、エピタキシャル層ＥＰに形成されたゲート用の溝ＧＴＲ内にゲート絶縁膜ＧＩを介して形成されている。
ゲート電極ＧＥが形成されたゲート用の溝ＧＴＲの両側のエピタキシャル層ＥＰにソース領域を構成するｎ型拡散領域ＮＳおよびチャネル領域を構成するｐ型拡散領域ＰＣＨが位置している。しかし、ｎ型拡散領域ＮＳはゲート用の溝ＧＴＲに接して形成されているが、活性領域ＡＣを規定する溝ＴＲに接して形成されていない。一方、ｐ型拡散領域ＰＣＨはゲート用の溝ＧＴＲと溝ＴＲに接して形成されている。すなわち、上面視において、エピタキシャル層ＥＰの上面にはゲート電極ＧＥの両側にｎ型拡散領域ＮＳが形成され、その外側にｐ型拡散領域ＰＣＨが形成されている。
半導体チップＳＣの活性部および外周部に形成された層間絶縁膜ＬＩＳには、開口部ＯＣａが形成されている。活性部に形成された開口部ＯＣａの下に位置するゲート絶縁膜ＧＩがエッチングされて、エピタキシャル層ＥＰの上面にｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨの一部が露出している。
この開口部ＯＣａが形成された状態で、層間絶縁膜ＬＩＳ上にｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨに接続するソース配線ＭＳが形成されているが、ソース配線ＭＳはエピタキシャル層ＥＰの上面において、ｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨの一部と接続している。
≪半導体装置の製造方法≫
実施の形態２によるスーパージャンクション構造のパワーＭＯＳＦＥＴの製造方法を図３１〜図３５を用いて工程順に説明する。図３１〜図３５はスーパージャンクション構造のパワーＭＯＳＦＥＴを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図である。なお、ゲート用の溝内にパワーＭＯＳＦＥＴのゲート電極を形成するまでの製造過程（前述の図１９）は、前述した実施の形態１と同様であるためその説明を省略する。
前述の図１９に続いて、図３１に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ｐ型不純物、例えばボロン（Ｂ）を活性部のエピタキシャル層ＥＰにイオン注入する。続いて、熱処理を施すことによって、そのｐ型不純物を拡散させてｐ型拡散領域ＰＣＨを形成する。このｐ型拡散領域ＰＣＨはパワーＭＯＳＦＥＴのチャネル領域となる。ｐ型拡散領域ＰＣＨのエピタキシャル層ＥＰの上面からの深さが、ゲート用の溝ＧＴＲのエピタキシャル層ＥＰの上面からの深さよりも浅くなるように、ｐ型拡散領域ＰＣＨは形成される。
また、ｐ型拡散領域ＰＣＨはゲート用の溝ＧＴＲから溝ＴＲの間のエピタキシャル層ＥＰ全体に形成されている。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ｎ型不純物、例えばヒ素（Ａｓ）を活性部および外周部のエピタキシャル層ＥＰにイオン注入する。続いて、熱処理を施すことによって、そのｎ型不純物を拡散させて活性部にｎ型拡散領域ＮＳ、外周部にｎ型拡散領域ＮＳＧを形成する。活性部に形成されたｎ型拡散領域ＮＳはパワーＭＯＳＦＥＴのソース領域となる。ｎ型拡散領域ＮＳのエピタキシャル層ＥＰの上面からの深さが、ｐ型拡散領域ＰＣＨのエピタキシャル層ＥＰの上面からの深さよりも浅くなるように、ｎ型拡散領域ＮＳは形成される。
また、活性部のｎ型拡散領域ＮＳはゲート用の溝ＧＴＲから溝ＴＲの間のエピタキシャル層ＥＰ全体に形成されておらず、ゲート用の溝ＧＴＲに接しているが、活性領域ＡＣを規定する溝ＴＲに接していない。従って、上面視において、エピタキシャル層ＥＰの上面にはゲート電極ＧＥの両側にｎ型拡散領域ＮＳが形成され、その外側にｐ型拡散領域ＰＣＨが形成されている。
また、外周部のｎ型拡散領域ＮＳＧはｎ型拡散領域ＮＲＧと接続して形成されている。
次に、図３２に示すように、エピタキシャル層ＥＰの上面上に層間絶縁膜ＬＩＳ、例えば酸化シリコン膜をＣＶＤ法により堆積する。
次に、図３３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、溝ＴＲ，ＴＲＧの上方に位置する層間絶縁膜ＬＩＳに開口部ＯＣａ，ＯＣｂを形成する。さらに、開口部ＯＣａの下に位置するゲート絶縁膜ＧＩを除去して、活性部のｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）およびｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）を露出させる。同時に、開口部ＯＣｂの下に位置するゲート絶縁膜ＧＩを除去して、外周部のｎ型拡散領域ＮＳＧを露出させる。
ここで、溝ＴＲに埋め込まれた絶縁膜ＩＳがエッチングされないように、ゲート絶縁膜ＧＩを除去する。これにより、溝ＴＲに埋め込まれた絶縁膜ＩＳの上面が、ｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの深さよりも浅くに位置するようにする。
また、図には表示されていないが、ゲート電極ＧＥをゲート配線に接続するコンタクトホールも形成する。
次に、図３４に示すように、開口部ＯＣａ，ＯＣｂの内部およびコンタクトホールの内部を含む層間絶縁膜ＬＩＳ上に、例えばスパッタリング法によりアルミニウム（Ａｌ）膜ＡＬを堆積する。
次に、図３５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、アルミニウム（Ａｌ）膜ＡＬをエッチングする。これにより、活性部では、ｎ型拡散領域ＮＳ（パワーＭＯＳＦＥＴのソース領域）およびｐ型拡散領域ＰＣＨ（パワーＭＯＳＦＥＴのチャネル領域）と電気的に接続するソース配線ＭＳ、ゲート電極ＧＥと電気的に接続するゲート配線を形成する。また、外周部では、ｎ型拡散領域ＮＳＧおよびｎ型拡散領域ＮＲＧを介して基板ＳＵＢと電気的に接続するガードリング配線ＭＬを形成する。
その後は、前述した実施の形態１と同様にして、表面保護膜およびコンタクト配線等を形成する。
このように、実施の形態２によれば、前述した実施の形態１の効果に加えて、活性領域ＡＣを規定する溝ＴＲの側壁においてソース配線ＭＳとの接続を取る必要がないので、加工ばらつき等によるパワーＭＯＳＦＥＴの特性変動を抑制することができる。
（実施の形態３）
実施の形態３によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、ゲート電極の構造が前述した実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態１によるパワーＭＯＳＦＥＴでは、エピタキシャル層に形成された溝内に埋め込んだ導電膜によって構成するゲート電極、いわゆるトレンチ型のゲート電極を用いたが、実施の形態３によるパワーＭＯＳＦＥＴでは、エピタキシャル層の上面に形成された導電膜によって構成するゲート電極、いわゆるプレーナ型のゲート電極を用いる。
≪半導体装置≫
実施の形態３によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図３６を用いて説明する。図３６はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態３によるパワーＭＯＳＦＥＴでは、ゲート電極、ソース領域およびチャネル領域の構成について説明し、その他の構成等は実施の形態１によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図３６に示すように、エピタキシャル層ＥＰには、第１方向（前述の図１中のｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域ＡＣが規定されている。
活性領域ＡＣのエピタキシャル層ＥＰの上面上には、ゲート絶縁膜ＧＩを介して複数のゲート電極ＧＥが形成されており、平面視において全てのゲート電極ＧＥが第１方向に沿って延在するストライプパターンとなっている。ゲート電極ＧＥの両側のエピタキシャル層ＥＰにはｎ型拡散領域ＮＳＰが形成されており、このｎ型拡散領域ＮＳＰを囲むようにｐ型拡散領域ＰＣＨＰが形成されている。ｎ型拡散領域ＮＳＰはパワーＭＯＳＦＥＴのソース領域として機能し、ｐ型拡散領域ＰＣＨＰはパワーＭＯＳＦＥＴのチャネル領域として機能する。また、ｐ型拡散領域ＰＣＨＰは、溝ＴＲの側壁に接してエピタキシャル層ＥＰに形成されたｐ型拡散領域ＰＲと接続している。
半導体チップＳＣの活性部および外周部には、パワーＭＯＳＦＥＴを覆うように層間絶縁膜ＬＩＳが形成されている。この層間絶縁膜ＬＩＳには開口部ＯＣａ，ＯＣｂが形成されている。活性部に形成された開口部ＯＣａの下に位置する溝ＴＲ内の絶縁膜ＩＳの一部がエッチングされて、パワーＭＯＳＦＥＴのｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰの一部が溝ＴＲの側壁に露出している。また、外周部に形成された開口部ＯＣｂの下に位置する溝ＴＲＧ内の絶縁膜ＩＳの一部がエッチングされて、ガードリングのｎ型拡散領域ＮＳＧおよびｐ型拡散領域ＰＲＧの一部が溝ＴＲＧの側壁に露出している。
ここで、溝ＴＲに埋め込まれた絶縁膜ＩＳの上面は、ｎ型拡散領域ＮＳＰ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの深さよりも深くに位置しており、ｐ型拡散領域ＰＣＨＰ（パワーＭＯＳＦＥＴのチャネル領域）のエピタキシャル層ＥＰの上面からの深さよりも浅くに位置している。
これら開口部ＯＣａ，ＯＣｂが形成された状態で、層間絶縁膜ＬＩＳ上には活性部のｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰに接続するソース配線ＭＳと、外周部のｎ型拡散領域ＮＳＧおよびｐ型拡散領域ＰＲＧに接続するガードリング配線ＭＬが、互いに離間して形成されている。
活性部に形成されたソース配線ＭＳは、溝ＴＲの側壁に露出したｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰと接続している。
このように、実施の形態３によれば、前述した実施の形態１の効果に加えて、ゲート用の溝を形成する工程が不要になるので、前述した実施の形態１よりも半導体装置の生産性が向上する。
（実施の形態４）
実施の形態４によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、ソース領域およびチャネル領域の構成が前述した実施の形態３によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態４によるパワーＭＯＳＦＥＴでは、ゲート電極の構造は前述した実施の形態３によるパワーＭＯＳＦＥＴと同様に、いわゆるプレーナ型のゲート構造であるが、ゲート電極の片側のエピタキシャル層にソース領域およびチャネル領域を形成する。
≪半導体装置≫
実施の形態４によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図３７を用いて説明する。図３７はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態４によるパワーＭＯＳＦＥＴでは、ゲート電極、ソース領域およびチャネル領域の構成について説明し、その他の構成等は実施の形態１によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図３７に示すように、エピタキシャル層ＥＰには、第１方向（前述の図１中のｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域ＡＣが規定されている。
活性部の隣り合う溝ＴＲの間のエピタキシャル層ＥＰには、エピタキシャル層ＥＰの厚さ方向に形成されたｎ型拡散領域ＮＲと、エピタキシャル層ＥＰの厚さ方向に形成されたｐ型拡散領域ＰＲとが配置されている。すなわち、隣り合う溝ＴＲの間のエピタキシャル層ＥＰでは、一方の溝ＴＲの側壁から他方の溝ＴＲの側壁に向かって、上面視において一方の溝ＴＲの側壁から第１幅を有するｎ型拡散領域ＮＲが形成され、他方の溝ＴＲの側壁から一方の溝ＴＲの側壁に向かって、上面視において第２幅を有するｐ型拡散領域ＰＲが形成されている。
なお、活性部の端部では、この端部に位置する溝ＴＲの側壁から外周部に向かって、ｎ型拡散領域ＮＲＥのみが形成されている。図３７に示したチップ端とは反対側のチップ端においては、活性部の端部では、この端部に位置する溝ＴＲの側壁から外周部に向かってｐ型拡散層領域ＰＲのみが形成されている。
また、外周部のエピタキシャル層ＥＰには溝ＴＲＧが形成されており、溝ＴＲの内部には絶縁膜ＩＳが埋め込まれている。溝ＴＲＧの一方の側壁から活性部に向かってエピタキシャル層ＥＰにｐ型半導体領域ＰＲＧのみが形成され、溝ＴＲＧの他方の側壁から半導体チップの周縁に向かってエピタキシャル層ＥＰにｎ型半導体領域ＮＲＧのみが形成されている。図３７に示したチップ端とは反対側のチップ端においては、溝ＴＲＧの一方の側壁から活性部に向かってエピタキシャル層ＥＰにｎ型半導体領域ＮＲＧのみが形成され、溝ＴＲＧの他方の側壁から半導体チップの周縁に向かってエピタキシャル層ＥＰにｐ型半導体領域ＰＲＧのみが形成されている。
さらに、活性領域ＡＣのエピタキシャル層ＥＰの上面上には、ゲート絶縁膜ＧＩを介して複数のゲート電極ＧＥが形成されており、平面視において全てのゲート電極ＧＥが第１方向に沿って延在するストライプパターンとなっている。ゲート電極ＧＥの片側（ｐ型拡散領域ＰＲが形成された側）のエピタキシャル層ＥＰのみにｎ型拡散領域ＮＳＰが形成されており、このｎ型拡散領域ＮＳＰを囲むようにｐ型拡散領域ＰＣＨＰが形成されている。ｎ型拡散領域ＮＳＰはパワーＭＯＳＦＥＴのソース領域として機能し、ｐ型拡散領域ＰＣＨＰはパワーＭＯＳＦＥＴのチャネル領域として機能する。また、ｐ型拡散領域ＰＣＨＰは、溝ＴＲの側壁に接してエピタキシャル層ＥＰに形成されたｐ型拡散領域ＰＲと接続している。
半導体チップＳＣの活性部および外周部には、パワーＭＯＳＦＥＴを覆うように層間絶縁膜ＬＩＳが形成されている。この層間絶縁膜ＬＩＳには開口部ＯＣａ，ＯＣｂが形成されている。活性部に形成された開口部ＯＣａは、ｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰが形成された側の溝ＴＲの幅の半分程度が開口するように形成されている。活性部に形成された開口部ＯＣａの下に位置する溝ＴＲ内の絶縁膜ＩＳの一部がエッチングされて、パワーＭＯＳＦＥＴのｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰの一部が溝ＴＲの片側側壁に露出している。また、外周部に形成された開口部ＯＣｂの下に位置する溝ＴＲＧ内の絶縁膜ＩＳの一部がエッチングされて、ガードリングのｎ型拡散領域ＮＳＧ、ｎ型拡散領域ＮＲＧおよびｐ型拡散領域ＰＲＧの一部が溝ＴＲＧの側壁に露出している。
ここで、溝ＴＲに埋め込まれた絶縁膜ＩＳの上面は、ｎ型拡散領域ＮＳＰ（パワーＭＯＳＦＥＴのソース領域）のエピタキシャル層ＥＰの上面からの深さよりも深くに位置しており、ｐ型拡散領域ＰＣＨＰ（パワーＭＯＳＦＥＴのチャネル領域）のエピタキシャル層ＥＰの上面からの深さよりも浅くに位置している。
これら開口部ＯＣａ，ＯＣｂが形成された状態で、層間絶縁膜ＬＩＳ上には活性部のｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰに接続するソース配線ＭＳと、外周部のｎ型拡散領域ＮＳＧ，ＮＲＧおよびｐ型拡散領域ＰＲＧに接続するガードリング配線ＭＬが、互いに離間して形成されている。
活性部に形成されたソース配線ＭＳは、溝ＴＲの側壁に露出したｎ型拡散領域ＮＳＰおよびｐ型拡散領域ＰＣＨＰと接続している。
このように、実施の形態４によれば、前述した実施の形態１の効果に加えて、ゲート用の溝を形成する工程が不要になるので、前述した実施の形態１よりも半導体装置の生産性が向上する。さらに、ゲート電極ＧＥの片側のエピタキシャル層ＥＰのみにｎ型半導体領域ＮＳＰおよびチャネル領域ＰＣＨＰを形成するので、エピタキシャル層ＥＰに形成したｎ型半導体領域ＮＲの幅を広くとることができて、ドレインオフセット層の抵抗を下げることができる。
なお、実施の形態４では、プレーナ型のゲート構造を有するパワーＭＯＳＦＥＴにおいて、ゲート電極の片側のエピタキシャル層にソース領域およびチャネル領域を形成したが、トレンチ型のゲート構造を有するパワーＭＯＳＦＥＴにおいて、ゲート電極の片側のエピタキシャル層にソース領域およびチャネル領域を形成してもよい。
（実施の形態５）
実施の形態５によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、複数のゲート電極が延在する方向が前述した実施の形態１によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態１によるパワーＭＯＳＦＥＴでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と平面視において同じ方向に延在するように形成したが、実施の形態５によるパワーＭＯＳＦＥＴでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と平面視において直交する方向に延在するように形成する。
≪半導体装置≫
実施の形態５によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図３８を用いて説明する。図３８はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態５によるパワーＭＯＳＦＥＴでは、ゲート電極および活性領域を規定する溝の配置について説明し、その他の構成等は実施の形態１によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図３８に示すように、活性部のエピタキシャル層ＥＰには、第１方向（図３８中に示したｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域が規定されている。複数の溝ＴＲはストライプパターンとなっている。
一方、上面視において第１方向と直交する第２方向（図３８中に示したｙ方向）に沿って複数のゲート電極ＧＥが形成されている。ゲート電極ＧＥは、エピタキシャル層ＥＰに形成されたゲート用の溝ＧＴＲ内にゲート絶縁膜ＧＩを介して形成されている。複数のゲート電極ＧＥはストライプパターンとなっている。
ゲート電極ＧＥが形成されたゲート用の溝ＧＴＲの両側にソース領域を構成するｎ型拡散領域ＮＳおよびチャネル領域を構成するｐ型拡散領域ＰＣＨが位置している。
このように、実施の形態５によれば、溝ＴＲのピッチと無関係にゲート電極ＧＥのピッチを決めることができる。溝ＴＲの間隔はドレイン耐圧を決定する設計パラメータであり、目標とするドレイン耐圧によって最適値が異なる。一方、ゲート電極ＧＥのピッチはパワーＭＯＳＦＥＴのチャネル抵抗とゲート容量に影響を及ぼす設計パラメータである。チャネル抵抗を低くしたい場合はゲート電極ＧＥのピッチを小さくし、ゲート容量を小さくしたい場合はゲート電極ＧＥのピッチを大きくする必要がある。どちらが望ましいかはパワーＭＯＳＦＥＴの使用条件によって異なるため、ドレイン耐圧に影響を及ぼすことなくゲート電極ＧＥのピッチを決めることのできる実施の形態５の構成を採用することにより、柔軟な設計対応が可能となる。
（実施の形態６）
実施の形態６によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、複数のゲート電極が延在する方向が前述した実施の形態３によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態３によるパワーＭＯＳＦＥＴでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と同じ方向に延在するように形成したが、実施の形態６によるパワーＭＯＳＦＥＴでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と直交する方向に延在するように形成する。
≪半導体装置≫
実施の形態６によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図３９を用いて説明する。図３９はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態６によるパワーＭＯＳＦＥＴでは、ゲート電極および活性領域を規定する溝の配置について説明し、その他の構成等は実施の形態３によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図３９に示すように、活性部のエピタキシャル層ＥＰには、第１方向（図３９中に示したｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域が規定されている。複数の溝ＴＲはストライプパターンとなっている。
一方、上面視において第１方向と直交する第２方向（図３９中に示したｙ方向）に沿って複数のゲート電極ＧＥが形成されている。ゲート電極ＧＥは、エピタキシャル層ＥＰの上面上にゲート絶縁膜ＧＩを介して形成されている。複数のゲート電極ＧＥはストライプパターンとなっている。ゲート電極ＧＥの両側のエピタキシャル層ＥＰにはソース領域として機能するｎ型拡散領域ＮＳＰが形成されており、このｎ型拡散領域ＮＳＰを囲むようにチャネル領域として機能するｐ型拡散領域ＰＣＨＰが形成されている。
このように、実施の形態６によれば、前述した実施の形態５と同様の効果を得ることができる。
（実施の形態７）
実施の形態７によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、複数のゲート電極が延在する方向が前述した実施の形態６によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態６によるパワーＭＯＳＦＥＴでは、ゲート電極の両側のエピタキシャル層にソース領域として機能するｎ型拡散領域およびチャネル領域として機能するｐ型拡散領域を形成したが、実施の形態７によるパワーＭＯＳＦＥＴでは、ゲート電極の片側のエピタキシャル層にソース領域として機能するｎ型拡散領域およびチャネル領域として機能するｐ型拡散領域を形成する。
≪半導体装置≫
実施の形態７によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図４０を用いて説明する。図４０はスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態６によるパワーＭＯＳＦＥＴでは、ソース領域として機能するｎ型拡散領域およびチャネル領域として機能するｐ型拡散領域の配置について説明し、その他の構成等は実施の形態６によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図４０に示すように、活性部のエピタキシャル層ＥＰには、第１方向（図４０中に示したｘ方向）に沿って複数の溝ＴＲが形成されており、溝ＴＲの内部に埋め込まれた絶縁膜ＩＳによって複数の活性領域が規定されている。複数の溝ＴＲはストライプパターンとなっている。
一方、上面視において第１方向と直交する第２方向（図４０中に示したｙ方向）に沿って複数のゲート電極ＧＥが形成されている。ゲート電極ＧＥは、エピタキシャル層ＥＰの上面上にゲート絶縁膜ＧＩを介して形成されている。複数のゲート電極ＧＥはストライプパターンとなっている。ゲート電極ＧＥの片側のエピタキシャル層ＥＰにはソース領域として機能するｎ型拡散領域ＮＳＰが形成されており、このｎ型拡散領域ＮＳＰを囲むようにチャネル領域として機能するｐ型拡散領域ＰＣＨＰが形成されている。
このように、実施の形態７によれば、前述した実施の形態５と同様の効果が得られることに加えて、ゲート−ドレイン間容量を低減することができる。これによって、高速スイッチングが要求される用途に対応することができる。
（実施の形態８）
実施の形態８によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、活性領域を規定する溝の両側壁から一定の幅を有してエピタキシャル層に形成されたｐ型拡散領域の構成が前述した実施の形態１〜実施の形態７によるスーパージャンクション構造のパワーＭＯＳＦＥＴと相違する。すなわち、実施の形態１〜実施の形態７によるパワーＭＯＳＦＥＴでは、上記ｐ型拡散領域は基板に達しているが、実施の形態８によるパワーＭＯＳＦＥＴでは、上記ｐ型拡散領域は基板に達していない。
≪半導体装置≫
実施の形態８によるスーパージャンクション構造のパワーＭＯＳＦＥＴの構造について図４１および図４２を用いて説明する。図４１は第１例のスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。図４２は第２例のスーパージャンクション構造のパワーＭＯＳＦＥＴを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態８によるパワーＭＯＳＦＥＴでは、活性領域を規定する溝の両側壁から一定の幅を有してエピタキシャル層に形成されたｐ型拡散領域の構成について説明し、その他の構成等は実施の形態１〜実施の形態７によるパワーＭＯＳＦＥＴと同様であるので、ここでの説明は省略する。
図４１に示す第１例は、前述した実施の形態１によるパワーＭＯＳＦＥＴにおいて、活性領域ＡＣを規定する溝ＴＲの両側壁から一定の幅を有してエピタキシャル層ＥＰに形成されたｐ型拡散領域ＰＲのエピタキシャル層ＥＰの上面からの深さを、溝ＴＲの深さよりも浅く形成した場合を示している。従って、ｐ型拡散領域ＰＲは基板ＳＵＢに達しておらず、ｐ型拡散領域ＰＲとｎ型拡散領域ＮＲとの接触面積が、前述した実施の形態１によるパワーＭＯＳＦＥＴの場合よりも小さくなる。
また、図４２に示す第２例は、前述した実施の形態２によるパワーＭＯＳＦＥＴにおいて、活性領域ＡＣを規定する溝ＴＲの両側壁から一定の幅を有してエピタキシャル層ＥＰに形成されたｐ型拡散領域ＰＲのエピタキシャル層ＥＰの上面からの深さを、溝ＴＲの深さよりも浅く形成した場合を示している。従って、ｐ型拡散領域ＰＲは基板ＳＵＢに達しておらず、ｐ型拡散領域ＰＲとｎ型拡散領域ＮＲとの接合面積が、前述した実施の形態２によるパワーＭＯＳＦＥＴの場合よりも小さくなる。
基板ＳＵＢに達しないｐ型拡散領域ＰＲは、例えば前述した実施の形態１の図１１および図１２を用いて説明した半導体装置の製造過程において、ｐ型不純物をイオン注入する際の注入角度を調整することにより形成することができる。
一般に、スーパージャンクション構造のパワーＭＯＳＦＥＴは、一次元接合構造のパワーＭＯＳＦＥＴに比べてｐｎ接合の面積が大きくなり、ｐｎ接合がバイアスされていない状態では接合容量が大きくなる。しかし、実施の形態８によれば、ｐ型拡散領域ＰＲとｎ型拡散領域ＮＲとのｐｎ接合容量を低減することができる。
ただし、ドレイン（基板ＳＵＢ）側に近い部分はスーパージャンクション構造ではないため、ドレイン耐圧を確保するにはｎ型拡散領域ＮＲの不純物濃度を下げる必要があり、オン抵抗は上昇する。よって、実施の形態８によるスーパージャンクション構造のパワーＭＯＳＦＥＴは、オン抵抗が上昇しても出力容量を低減したい場合に有効な構成である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前述した実施の形態では、スーパージャンクション構造のパワーＭＯＳＦＥＴをｎチャネル型のＭＯＳＦＥＴの単位セルで構成したが、ｎ型とｐ型とを入れ替えることにより、ｐチャネル型のＭＯＳＦＥＴの単位セルで構成してもよい。
ＡＣ 活性領域
ＡＬ アルミニウム膜
ＣＮＴ コンタクトホール
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＴＲ ゲート用の溝
ＩＳ 絶縁膜
ＬＩＳ 層間絶縁膜
ＭＤ コンタクト配線
ＭＧ ゲート配線
ＭＬ ガードリング配線
ＭＳ ソース配線
Ｎ１，Ｎ２ ｎ型領域
ＮＲ，ＮＲＥ，ＮＲＧ ｎ型拡散領域
ＮＳ ｎ型拡散領域（ソース領域）
ＮＳＧ ｎ型拡散領域
ＮＳＰ ｎ型拡散領域（ソース領域）
ＯＣａ，ＯＣｂ 開口部
Ｐ１，Ｐ２ ｐ型領域
ＰＣＨ，ＰＣＨＰ ｐ型拡散領域（チャネル領域）
ＰＲ，ＰＲＧ ｐ型拡散領域
ＰＳ 多結晶シリコン膜
ＳＣ 半導体チップ
ＳＯ 酸化膜
ＳＵＢ 基板
ＴＲ，ＴＲＧ 溝
θ１，θ２，θ３，θ４ 角度

Claims (16)

  1. パワーＭＯＳＦＥＴが形成された活性部と、前記活性部の周囲に形成された外周部と、から構成される半導体装置であって、
    第１導電型の基板と、
    前記基板上に形成された、前記第１導電型と異なる第２導電型のエピタキシャル層と、
    を有し、
    前記活性部は、
    平面視において第１方向に延在し、前記第１方向と平面視において直交する第２方向に互いに第１間隔を設けて前記エピタキシャル層に形成された、前記エピタキシャル層の上面から第１深さを有する複数の第１溝と、
    前記第１溝の内部に埋め込まれた第１絶縁膜と、
    隣り合う前記第１溝の間の前記エピタキシャル層に形成された、前記第２方向に前記第１間隔よりも小さい第１幅を有する前記第１導電型の第１拡散領域と、
    前記第１溝の側壁と前記第１拡散領域との間の前記エピタキシャル層に形成された、前記第２方向に第２幅を有する前記第２導電型の第２拡散領域と、
    隣り合う前記第１溝の間の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第３深さを有する第３溝と、
    前記第３溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の両側の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から前記第３深さよりも浅い第４深さを有する前記第１導電型のソース領域と、
    前記ゲート電極の両側の前記エピタキシャル層に、前記ソース領域を囲むように形成され、前記第２拡散領域と接続する前記第２導電型のチャネル領域と、
    前記ソース領域および前記チャネル領域と電気的に接続するソース電極と、
    を有し、
    前記第１溝の内部に埋め込まれている前記第１絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも深い位置にあり、
    前記ソース電極は、前記第１溝の側壁において前記ソース領域および前記チャネル領域と接続する、半導体装置。
  2. 請求項１記載の半導体装置において、さらに、
    前記外周部の前記エピタキシャル層上に、上面視において前記活性部を囲むように形成されたガードリング配線と、
    を有し、
    前記ガードリング配線は、前記外周部の前記エピタキシャル層に形成された第３拡散領域を介して前記基板と電気的に接続されている、半導体装置。
  3. 請求項２記載の半導体装置において、さらに、
    前記ガードリング配線下の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第２深さを有する第２溝と、
    前記第２溝の内部に埋め込まれた第２絶縁膜と、
    を有し、
    前記第２溝の半導体チップのコーナー部に近接した部分は、上面視において第１曲率半径を有している、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１溝の底部は、前記基板内部に位置している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２拡散領域の前記エピタキシャル層の上面からの深さは、前記第１溝の前記第１深さよりも浅い、半導体装置。
  6. 請求項１記載の半導体装置において、さらに、
    隣り合う前記第１溝の間に形成され、平面視において前記第１方向に延在するゲート電極と、
    を有する、半導体装置。
  7. 請求項１記載の半導体装置において、さらに、
    隣り合う前記第１溝の間に形成され、平面視において前記第２方向に延在するゲート電極と、
    を有する、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１溝の内部に埋め込まれた前記第１絶縁膜には、空孔が形成されている、半導体装置。
  9. パワーＭＯＳＦＥＴが形成された活性部と、前記活性部の周囲に形成された外周部と、から構成される半導体装置であって、
    第１導電型の基板と、
    前記基板上に形成された、前記第１導電型と異なる第２導電型のエピタキシャル層と、
    を有し、
    前記活性部は、
    平面視において第１方向に延在し、前記第１方向と平面視において直交する第２方向に互いに第１間隔を設けて前記エピタキシャル層に形成された、前記エピタキシャル層の上面から第１深さを有する複数の第１溝と、
    前記第１溝の内部に埋め込まれた第１絶縁膜と、
    隣り合う前記第１溝の間の前記エピタキシャル層に形成された、前記第２方向に前記第１間隔よりも小さい第１幅を有する前記第１導電型の第１拡散領域と、
    前記第１溝の側壁と前記第１拡散領域との間の前記エピタキシャル層に形成された、前記第２方向に第２幅を有する前記第２導電型の第２拡散領域と、
    隣り合う前記第１溝の間の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第３深さを有する第３溝と、
    前記第３溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の片側の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から前記第３深さよりも浅い第４深さを有する前記第１導電型のソース領域と、
    前記ゲート電極の片側の前記エピタキシャル層に、前記ソース領域を囲むように形成され、前記第２拡散領域と接続する前記第２導電型のチャネル領域と、
    前記ソース領域および前記チャネル領域と電気的に接続するソース電極と、
    を有し、
    前記第１溝の内部に埋め込まれている前記第１絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも深い位置にあり、
    前記ソース電極は、前記第１溝の側壁において前記ソース領域および前記チャネル領域と接続している、半導体装置。
  10. 請求項９記載の半導体装置において、さらに、
    前記外周部の前記エピタキシャル層上に、上面視において前記活性部を囲むように形成されたガードリング配線と、
    を有し、
    前記ガードリング配線は、前記外周部の前記エピタキシャル層に形成された第３拡散領域を介して前記基板と電気的に接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、さらに、
    前記ガードリング配線下の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第２深さを有する第２溝と、
    前記第２溝の内部に埋め込まれた第２絶縁膜と、
    を有し、
    前記第２溝の半導体チップのコーナー部に近接した部分は、上面視において第１曲率半径を有している、半導体装置。
  12. 請求項９記載の半導体装置において、
    前記第１溝の底部は、前記基板内部に位置している、半導体装置。
  13. 請求項９記載の半導体装置において、
    前記第２拡散領域の前記エピタキシャル層の上面からの深さは、前記第１溝の前記第１深さよりも浅い、半導体装置。
  14. 請求項９記載の半導体装置において、さらに、
    隣り合う前記第１溝の間に形成され、平面視において前記第１方向に延在するゲート電極と、
    を有する、半導体装置。
  15. 請求項９記載の半導体装置において、さらに、
    隣り合う前記第１溝の間に形成され、平面視において前記第２方向に延在するゲート電極と、
    を有する、半導体装置。
  16. 請求項９記載の半導体装置において、
    前記第１溝の内部に埋め込まれた前記第１絶縁膜には、空孔が形成されている、半導体装置。
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