KR101279199B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR101279199B1
KR101279199B1 KR1020110095130A KR20110095130A KR101279199B1 KR 101279199 B1 KR101279199 B1 KR 101279199B1 KR 1020110095130 A KR1020110095130 A KR 1020110095130A KR 20110095130 A KR20110095130 A KR 20110095130A KR 101279199 B1 KR101279199 B1 KR 101279199B1
Authority
KR
South Korea
Prior art keywords
conductive
drift layer
layer
conductive drift
region
Prior art date
Application number
KR1020110095130A
Other languages
English (en)
Other versions
KR20130031511A (ko
Inventor
나광호
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020110095130A priority Critical patent/KR101279199B1/ko
Publication of KR20130031511A publication Critical patent/KR20130031511A/ko
Application granted granted Critical
Publication of KR101279199B1 publication Critical patent/KR101279199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 가드링 영역에 저 농도의 드리프트층을 형성함으로써 반도체 소자의 항복 전압을 향상시킬 수 있으며, 가드링 영역에 형성된 드리프트층의 도핑 농도 보다 높은 도핑 농도의 드리프트층을 셀 영역에 형성함으로써, 항복 전압을 향상 시킬 때 저하될 수 있는 온 저항 손실을 방지할 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자(MOSFET)는 교류 특성에서 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값)를 가져야 하고, 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값 등을 가져야 한다.
여기서, 반도체 소자의 온-저항 값은 소자에 전류가 흐르는 동안 열로 변환되는 전력으로, 온 저항이 커질수록 반도체 소자의 효율은 감소되는 특징이 있다. 따라서 반도체 소자의 효율을 증대시키기 위해서는 온 저항을 감소시킬 필요가 있다.
또한, 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 드리프트층의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 드리프트층의 온-저항 값을 증가시키게 된다. 따라서 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드오프 관계가 있으며, 반도체 소자를 설계할 경우 이러한 점을 고려해야 한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 가드링 영역에 저 농도의 드리프트층을 형성함으로써 반도체 소자의 항복 전압을 향상시키고, 가드링 영역의 드리프트층 보다 고농도의 드리프트층을 셀 영역에 형성함으로써, 항복 전압을 향상 시킬 때 저하될 수 있는 온 저항 손실을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 셀 영역과 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 소자는 상기 셀 영역과 상기 가드링 영역에 형성되며 제1면과 상기 제1면의 반대면 인 제2면을 갖는 판형상의 도전형 드레인층과, 상기 도전형 드레인층에 형성되며, 제1면과 상기 제1면의 반대면 인 제2면을 가지며, 상기 제2면이 상기 도전형 드레인층의 제1면과 접촉된 제1도전형 드리프트층과, 상기 제1도전형 드리프트층에 형성되며, 제1면과 상기 제1면의 반대면 인 제2면을 가지며, 상기 제2면이 상기 제1도전형 드리프트층의 제1면과 접촉된 제2도전형 드리프트층을 포함하며 상기 제2도전형 드리프트층의 도핑 농도가 상기 제1도전형 드리프트층의 도핑 농도 보다 더 낮을 수 있다 .
상기 셀 영역에 형성된 상기 제2도전형 드리프트층의 제1면으로부터 내부로 형성되며, 상기 제2도전형 드리프트층의 도핑 농도 보다 도핑 농도가 더 높은 제3도전형 드리프트층을 더 포함할 수 있다.
상기 제3도전형 드리프트층의 도핑 농도가 제1도전형 드리프트 도핑 농도보다 더 높을 수 있다.
상기 셀 영역에서 상기 제2도전형 드리프트층의 제1면과 제2면사이의 거리인 두께는 2 내지 3㎛일 수 있다.
상기 가드링 영역에서 상기 제2도전형 드리프트층의 제1면과 제2면 사이의 거리인 두께는 5 내지 6㎛일 수 있다.
상기 제1도전형 드리프트층의 제1면과 제2면사이의 거리인 두께는 47 내지 53㎛일 수 있다.
상기 셀 영역의 상기 제2도전형 드리프트층의 제1면과 동일평면인 상기 제3도전형 드리프트층의 제1면에서 상기 제2도전형 드리프트층의 내부로 형성된 제1도전형 웰 영역 및 상기 셀 영역의 상기 제2도전형 드리프트층의 제1면과 동일 평면인 상기 제1도전형 웰 영역의 제1면에서 상기 제1도전형 웰 영역의 내부로 형성된 제2도전형 웰 영역을 더 포함할 수 있다.
상기 제2도전형 드리프트층의 제1면과 동일 평면인 상기 제1도전형 웰 영역의 제1면과 제2도전형 웰 영역의 제1면에 형성된 게이트 절연막과, 상기 게이트 절연막에 형성된 게이트 전극과, 상기 게이트 전극을 모두 덮도록 형성된 게이트 보호 절연막과, 상기 도전형 드레인층과 전기적으로 접속된 드레인 전극 및 상기 게이트 보호 절연막을 덮도록 상기 제3도전형 드리프트층의 제1면에 형성된 소스 전극을 더 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 셀 영역과 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 소자의 제조 방법은 상기 셀 영역과 상기 가드링 영역이 정의된 도전형 드레인층을 준비하는 단계와, 상기 도전형 드레인층의 상부에 일정 두께를 갖도록 제1도전형 드리프트층을 형성하는 단계와, 상기 제1도전형 드리프트층의 도핑 농도 보다 낮은 도핑 농도를 갖는 제2도전형 드리프트층을 상기 제1도전형 드리프트층의 상면에 일정 두께를 갖도록 형성하는 단계를 포함할 수 있다.
상기 셀 영역에 형성된 상기 제2도전형 드리프트층의 상면에서 내부로 불순물을 주입하여, 상기 제2도전형 드리프트층의 도핑 농도 보다 더 높은 도핑 농도의 제3도전형 드리프트층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의한 반도체 소자 및 이의 제조 방법은 가드링 영역에 저 농도의 드리프트층을 형성함으로써 반도체 소자의 항복 전압을 향상시키고, 가드링 영역의 드리프트층 보다 고농도의 드리프트층을 셀 영역에 형성함으로써, 항복 전압을 향상 시킬 때 저하될 수 있는 온 저항 손실을 방지할 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 도 1의 반도체 소자의 반도체 기판을 확대 도시한 단면도이다.
도 3a 내지 도 3d는 도 1의 반도체 소자의 반도체 기판 제조 방법에 따른 단면도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 소자가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 소자(100)는 소자 형성을 위한 셀 영역(CA)과, 셀 영역(CA)의 외측에 위치하는 가드링(Guard ring) 영역(GA)으로 이루어진다. 그리고 이러한 반도체 소자(100)는 반도체 기판(110), 제1도전형 웰 영역(120), 제2도전형 웰 영역(130), 게이트 절연막(140), 게이트 전극(150), 소스 전극(160), 도전형 가드링(170), 필드 산화층(180) 및 드레인 전극(190)을 포함한다.
상기 반도체 기판(110)은 형성하고자 하는 반도체 소자와 마스크 기판의 특성에 따라 N형 또는 P형을 도핑하여 형성된 복수의 도핑 영역을 포함한다. 구체적으로 상기 반도체 기판(110)은 도 2에 도시된 바와 같이 도전형 드레인층(111), 제1도전형 드리프트층(112), 제2도전형 드리프트층(113) 및 제3도전형 드리프트층(114)을 포함한다. 이러한 반도체 기판(110)의 도전형 드레인층(111), 제1도전형 드리프트층(112), 제2도전형 드리프트층(113) 및 제3도전형 드리프트층(114)의 도핑 극성은 동일하다. 여기서 반도체 기판(110)의 극성을 n형으로 도시하였으나, 본 발명에서 이를 한정하는 것은 아니다.
이하에서는 도 2의 반도체 기판(110)의 구성을 도 3a 내지 도 3b에 도시된 반도체 소자에서 반도체 기판의 제조 공정에 대한 단면도를 참조하여 설명하고자 한다.
우선 도 3a 에 도시된 바와 같이 제1면(111a)과 상기 제1면(111a)의 반대면 인 제2면(111b)을 가지는 대략 판 형상의 도전형 드레인층(111)을 준비한다. 이러한 도전형 드레인층(111)은 n++형 반도체로, 셀 영역(CA)과 가드링 영역(GA)을 갖는 사각평판 형태일 수 있으나, 이러한 형태로 본 발명을 한정하는 것은 아니다. 이러한 도전형 드레인층(111)은 인(P) 및 비소(As)와 같은 5족 원소인 N형 불순물을 주입되어 형성된 n++형 반도체 웨이퍼일 수 있다.
그리고, 도 3b에 도시된 바와 같이 도전형 드레인층(111)의 제1면(111a)에 일정 두께를 갖는 제1도전형 드리프트층(112)을 형성한다. 이러한 제1도전형 드리프트층(112)은 제1면(112a)과 상기 제1면(112a)의 반대면인 제2면(112b)을 가지며, 반도체 소자(100)의 셀 영역(CA)과 가드링 영역(GA)에 형성된다. 그리고 제1도전형 드리프트층(112)은 상기 도전형 드레인층(111)의 제1면(111a)에 일정 두께로 형성된 n-형 에피텍셜층일 수 있다. 이때 상기 제1도전형 드리프트층(112)의 두께(112h)는 47 내지 53㎛의 두께로 형성한다. 그리고 제1도전형 드리프트층(112)의 제2면(112b)은 도전형 드레인층(111)의 제1면(111a)과 접촉되는 접촉면이다. 또한 제1도전형 드리프트층(112)의 제1면(112a)은 제2도전형 드리프트층(113)의 제2면(113b)과 접촉되는 접촉면이다. 더불어, 상기 제1도전형 드리프트 층(112)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
그리고 도 3c에 도시된 바와 같이, 제1도전형 드리프트층(112)의 제1면(112a)에 일정 두께를 갖는 제2도전형 드리프트층(113)을 형성한다. 이러한 제2도전형 드리프트층(113)은 제1면(113a)과 상기 제1면(113a)의 반대면인 제2면(113b)을 가지며, 반도체 소자(100)의 셀 영역(CA)과 가드링 영역(GA)에 형성된다. 이러한 제2도전형 드리프트층(113)은 상기 제1도전형 드리프트층(112)의 제1면(112a)에 일정 두께로 형성된 n--형 에피텍셜층일 수 있다. 이때 제2도전형 드리프트층(113)의 두께(113Gh)는 5 내지 6㎛의 두께로 형성된다. 또한, 이러한 제2도전형 드리프트층(113)의 도핑 농도는 제1도전형 드리프트층(112)의 도핑 농도보다 더 낮다. 이와 같이 제2도전형 드리프트층(113)의 두께와 도핑 농도는 항복 전압(breakdown voltage)을 향상시키기 위한 중요 인자이다. 그리고 제2도전형 드리프트층(113)의 제2면(113b)은 제1도전형 드리프트층(112)의 제1면(112a)과 접촉되는 접촉면이다.
그리고 도 3d에 도시된 바와 같이, 셀 영역(CA)의 제2도전형 드리프트층(113)의 제1면(113a)으로부터 제2도전형 드리프트층(113)의 내부로 불순물을 주입하여, 제3도전형 드리프트층(114)을 형성한다. 즉, 제3도전형 드리프트층(114)은 셀 영역(CA)에 형성된 제2도전형 드리프트층(113)의 내부에 일정 깊이를 가지도록 형성된다. 이때, 제3도전형 드리프트층(114)의 제1면(114a)은 가드링 영역(GA)의 제2도전형 드리프트층(113)의 제1면(113a)과 동일 평면을 이룬다. 이러한 제3도전형 드리프트층(114)은 셀 영역(CA)의 제2도전형 드리프트층(113)의 제1면(113a)에서 인(P) 및 비소(As)와 같은 5족 원소인 N형 불순물을 이온(114i) 주입하고, 확산 공정을 통해 형성한다. 이와 같이 제3도전형 드리프트층(114)은 제2도전형 드리프트층(113)에 N형 불순물을 추가적으로 주입하여 형성하므로, 제2도전형 드리프트층(113)의 도핑 농도보다 더 높은 도핑 농도를 갖는다. 또한 제3도전형 드리프트층(114)의 도핑 농도는 제1도전형 드리프트층(112)의 도핑 농도 보다 더 높게 형성한다.
그리고 이와 같이 셀 영역(CA)에 제3도전형 드리프트층(114)이 형성되어, 셀 영역(CA)의 제2도전형 드리프트층(113)은 제1도전형 드리프트층(112)과 제3도전형 드리프트층(114) 사이에 개재된다. 이때, 셀 영역(CA)의 제2도전형 드리프트층(113)의 두께(113Ch)는 2 내지 3㎛가 된다.
이와 같은 반도체 기판(110)은 가드링 영역(GA)에 저 농도의 제2도전형 드리프트층(113)을 형성함으로써, 반도체 소자(100)의 항복 전압을 향상시킬 수 있다. 또한, 반도체 기판(110)은 가드링 영역(GA)에 형성된 제2도전형 드리프트층(113)의 도핑 농도 보다 높은 도핑 농도의 제3도전형 드리프트층(114)을 셀 영역(CA)에 형성함으로써, 항복 전압을 향상 시킬 때 저하될 수 있는 온 저항 손실을 방지할 수 있다.
그리고 제1도전형 웰 영역(120)은 셀 영역(CA)의 제3도전형 드리프트층(114)의 제1면(114a)의 제1면(114a)으로부터 제2도전형 드리프트층(113)의 내부로 형성된다. 즉, 제1도전형 웰 영역(120)은 반도체 소자(100)의 셀 영역(CA)에 형성된 제3도전형 드리프트층(114)의 제1면(114a)으로부터 일정폭 및 일정 깊이를 가지며, 일정 피치를 가지고 서로 이격되어 형성된다. 이때, 제1도전형 웰 영역(120)의 제1면(120a)은 제3도전형 드리프트층(114)의 제1면(114a)과 동일 평면이다. 그리고 제1도전형 웰 영역(120)은 제3도전형 드리프트층(114)의 두께 보다 깊고, 제2도전형 드리프트층(113)의 두께 보다 얇은 깊이로 형성된다. 이러한 제1도전형 웰 영역(120)은 붕소(B)와 같은 3족 원소인 p형 불순물을 제3도전형 드리프트층(114)의 제1면(114a)으로부터 내부 방향을 따라 이온주입과 확산을 통해 형성된 P-형 웰 일 수 있다.
그리고 제2도전형 웰 영역(130)은 셀 영역(CA)의 제1도전형 웰 영역(120)의 제1면(120a)으로부터 제1도전형 웰 영역(120)의 내부로 선택적으로 형성된다. 즉, 제2도전형 웰 영역(130)은 제1도전형 웰 영역(120)의 제1면(120a)으로부터 일정폭 및 일정 깊이를 가지도록 형성된다. 이때, 제2도전형 웰 영역(130)의 제1면(130a)은 제3도전형 드리프트층(114)의 제1면(114a)과 동일 평면이다. 물론, 이러한 제2도전형 웰 영역(130)의 깊이 및 폭은 제1도전형 웰 영역(120)의 두께 및 폭 보다 작다. 이러한 제2도전형 웰 영역(130)은 인(P) 및 비소(As)와 같은 5족 원소인 N형 불순물을 주입되어 형성된 n+형 웰 일 수 있다.
그리고 게이트 절연막(140)은 셀 영역(CA)에서 제3도전형 드리프트층(114)의 제1면(114a), 제1도전형 웰 영역(120)의 제1면(120a) 및 제2도전형 웰 영역(130)의 제1면(130a)에 접촉되도록 형성된다. 이러한 게이트 절연막(140)은 일정 두께를 가지며, 일정 피치를 가지고 서로 이격되도록 형성된 산화막일 수 있다. 이러한 게이트 절연막(140)은 게이트 전극(150)이 반도체 기판(110)과 직접 쇼트 되는 것을 방지한다. 그리고 게이트 보호 절연막(145)은 게이트 절연막(120)에 형성된 게이트 전극(150)을 모두 덮도록 형성되며, 게이트 전극(150)을 전기적으로 절연시키며 보호한다.
그리고 게이트 전극(150)은 게이트 절연막(140)의 상부에 형성된다. 이러한 게이트 전극은 P형 또는 N형 불순물이 도핑된 폴리실리콘일 수 있다. 이러한 게이트 전극(150)은 게이트 절연막(140)과 게이트 보호 절연막(145) 사이에 개재되어, 절연막(140,145) 내부에 위치한다. 이러한 게이트 전극(150)은 게이트 버스 라인(미도시)과 전기적으로 연결되어 게이트 신호를 인가 받는다.
그리고 소스 전극(160)은 제1도전형 웰 영역(120), 제2도전형 웰 영역(130)과 접촉하도록 제1도전형 웰 영역(120)의 제1면(120a) 및 제2도전형 웰 영역(130)의 제1면(130a)에 형성된다. 이때 소스 전극(160)은 셀 영역(CA)의 게이트 보호 절연막(145)을 덮도록 형성된다. 이러한 소스 전극(160)은 통상의 알루미늄, 알루미늄 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
그리고 도전형 가드링(170)은 가드링 영역(GA)의 제2도전형 드리프트층(113)의 제1면(113a)로부터 제2도전형 드리프트층(113)의 내부로 형성된다. 즉, 도전형 가드링(170)은 제2도전형 드리프트층(113)의 제1면(113a)로부터 일정폭 및 일정 깊이를 가지며, 일정 피치를 가지고 서로 이격되어 형성된다. 이때, 도전형 가드링(170)의 제 1 면(170a)은 제2도전형 드리프트층(113)의 제 1 면(113a)과 동일 평면이다. 이러한 도전형 가드링(170)은 붕소(B)와 같은 3족 원소인 p형 불순물을 제2도전형 드리프트층(113)의 제1면(113a)으로부터 내부 방향을 따라 이온주입과 확산을 통해 형성된 P--형 일 수 있다. 이러한 도전형 가드링(170)은 제2도전형 드리프트층(113)과 제1도전형 웰 영역(120) 사이의 PN 접합에 역바이어스가 인가되는 경우 형성되는 공핍층이 가드링 영역(GA)으로 넓어지게 하여, 셀 영역(CA)의 단부에 있어서 전계가 집중되는 것을 억제할 수 있다.
그리고 필드 산화층(180)은 제2도전형 드리프트층(113) 및 도전형 가드링(170)과 접촉하도록, 가드링 영역(GA)의 제2도전형 드리프트층(113)의 제1면(113a)과 도전형 가드링(170)의 제1면(170a)에 형성된다.
그리고 드레인 전극(190)은 도전형 드레인층(111)의 제2면(111b)에 형성되어, 도전형 드레인층(111)과 전기적으로 접속된다. 이러한 드레인 전극(190)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 및 이의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 소자 110; 반도체 기판
111; 도전형 드레인층 112; 제1도전형 드리프트층
113; 제2도전형 드리프트층 114; 제3도전형 드리프트층
120; 제1도전형 웰 영역 130; 제2도전형 웰 영역
140; 게이트 절연막 150; 게이트 전극
160; 소스 전극 170; 도전형 가드링
180; 필드 산화층 190; 드레인 전극

Claims (10)

  1. 삭제
  2. 셀 영역과 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 소자에 있어서,
    상기 셀 영역과 상기 가드링 영역에 형성되며 제1면과 상기 제1면의 반대면 인 제2면을 갖는 판형상의 도전형 드레인층;
    상기 도전형 드레인층에 형성되며, 제1면과 상기 제1면의 반대면 인 제2면을 가지며, 상기 제2면이 상기 도전형 드레인층의 제1면과 접촉된 제1도전형 드리프트층; 및
    상기 제1도전형 드리프트층에 형성되며, 제1면과 상기 제1면의 반대면 인 제2면을 가지며, 상기 제2면이 상기 제1도전형 드리프트층의 제1면과 접촉된 제2도전형 드리프트층을 포함하며
    상기 제2도전형 드리프트층의 도핑 농도가 상기 제1도전형 드리프트층의 도핑 농도 보다 더 낮고,
    상기 셀 영역에 형성된 상기 제2도전형 드리프트층의 제1면으로부터 내부로 형성되며, 상기 제2도전형 드리프트층의 도핑 농도 보다 도핑 농도가 더 높은 제3도전형 드리프트층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제3도전형 드리프트층의 도핑 농도가 제1도전형 드리프트 도핑 농도보다 더 높은 것을 특징으로 하는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 셀 영역에서 상기 제2도전형 드리프트층의 제1면과 제2면사이의 거리인 두께는 2 내지 3㎛인 것을 특징으로 하는 반도체 소자.
  5. 청구항 2에 있어서,
    상기 가드링 영역에서 상기 제2도전형 드리프트층의 제1면과 제2면 사이의 거리인 두께는 5 내지 6㎛인 것을 특징으로 하는 반도체 소자.
  6. 청구항 2에 있어서,
    상기 제1도전형 드리프트층의 제1면과 제2면사이의 거리인 두께는 47 내지 53㎛인 것을 특징으로 하는 반도체 소자.
  7. 청구항 2항에 있어서,
    상기 셀 영역의 상기 제2도전형 드리프트층의 제1면과 동일평면인 상기 제3도전형 드리프트층의 제1면에서 상기 제2도전형 드리프트층의 내부로 형성된 제1도전형 웰 영역; 및
    상기 셀 영역의 상기 제2도전형 드리프트층의 제1면과 동일 평면인 상기 제1도전형 웰 영역의 제1면에서 상기 제1도전형 웰 영역의 내부로 형성된 제2도전형 웰 영역을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제2도전형 드리프트층의 제1면과 동일 평면인 상기 제1도전형 웰 영역의 제1면과 제2도전형 웰 영역의 제1면에 형성된 게이트 절연막;
    상기 게이트 절연막에 형성된 게이트 전극;
    상기 게이트 전극을 모두 덮도록 형성된 게이트 보호 절연막;
    상기 도전형 드레인층과 전기적으로 접속된 드레인 전극; 및
    상기 게이트 보호 절연막을 덮도록 상기 제3도전형 드리프트층의 제1면에 형성된 소스 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 셀 영역과 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 소자의 제조 방법에 있어서,
    상기 셀 영역과 상기 가드링 영역이 정의된 도전형 드레인층을 준비하는 단계;
    상기 도전형 드레인층의 상부에 일정 두께를 갖도록 제1도전형 드리프트층을 형성하는 단계; 및
    상기 제1도전형 드리프트층의 도핑 농도 보다 낮은 도핑 농도를 갖는 제2도전형 드리프트층을 상기 제1도전형 드리프트층의 상면에 일정 두께를 갖도록 형성하는 단계를 포함하며,
    상기 셀 영역에 형성된 상기 제2도전형 드리프트층의 상면에서 내부로 불순물을 주입하여, 상기 제2도전형 드리프트층의 도핑 농도 보다 더 높은 도핑 농도의 제3도전형 드리프트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020110095130A 2011-09-21 2011-09-21 반도체 소자 및 이의 제조 방법 KR101279199B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110095130A KR101279199B1 (ko) 2011-09-21 2011-09-21 반도체 소자 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110095130A KR101279199B1 (ko) 2011-09-21 2011-09-21 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130031511A KR20130031511A (ko) 2013-03-29
KR101279199B1 true KR101279199B1 (ko) 2013-06-26

Family

ID=48180644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110095130A KR101279199B1 (ko) 2011-09-21 2011-09-21 반도체 소자 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101279199B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102546335B1 (ko) * 2018-04-24 2023-06-23 한국전자통신연구원 반도체 정류 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368214A (ja) * 2001-06-07 2002-12-20 Denso Corp Ｍｏｓトランジスタ
JP2003101021A (ja) 2001-09-20 2003-04-04 Shindengen Electric Mfg Co Ltd 電界効果トランジスタ及びその製造方法
US20070040217A1 (en) * 2004-06-21 2007-02-22 Kabushiki Kaisha Toshiba Power semiconductor device
KR20080075224A (ko) * 2006-01-10 2008-08-14 크리 인코포레이티드 고전압 실리콘 카바이드 반도체 디바이스를 위한 환경변화에 강한 패시베이션 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368214A (ja) * 2001-06-07 2002-12-20 Denso Corp Ｍｏｓトランジスタ
JP2003101021A (ja) 2001-09-20 2003-04-04 Shindengen Electric Mfg Co Ltd 電界効果トランジスタ及びその製造方法
US20070040217A1 (en) * 2004-06-21 2007-02-22 Kabushiki Kaisha Toshiba Power semiconductor device
KR20080075224A (ko) * 2006-01-10 2008-08-14 크리 인코포레이티드 고전압 실리콘 카바이드 반도체 디바이스를 위한 환경변화에 강한 패시베이션 구조

Also Published As

Publication number Publication date
KR20130031511A (ko) 2013-03-29

Similar Documents

Publication Publication Date Title
JP7428211B2 (ja) 半導体装置
US8957502B2 (en) Semiconductor device
US10903202B2 (en) Semiconductor device
US10396149B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6561611B2 (ja) 半導体装置
JP2014038988A (ja) 半導体装置
JP2013258327A (ja) 半導体装置及びその製造方法
JP5833277B1 (ja) 半導体装置
JP6606007B2 (ja) スイッチング素子
JP2017063082A (ja) 絶縁ゲート型スイッチング素子とその製造方法
US20210043765A1 (en) Silicon carbide semiconductor device and manufacturing method of same
JP5735611B2 (ja) ＳｉＣ半導体装置
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
JP2014187200A (ja) 半導体装置の製造方法
JP2017191817A (ja) スイッチング素子の製造方法
KR101378094B1 (ko) 고속 회복 다이오드
US20160071940A1 (en) Semiconductor device
KR101279199B1 (ko) 반도체 소자 및 이의 제조 방법
KR101279256B1 (ko) 전력 반도체 소자
KR101788415B1 (ko) 반도체 소자 및 그 소자의 제조 방법
KR101311537B1 (ko) 반도체 소자
JP7230477B2 (ja) トレンチゲート型のスイッチング素子の製造方法
KR101244003B1 (ko) 전력 반도체 소자
KR101279216B1 (ko) 반도체 장치의 제조 방법
KR101158655B1 (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160523

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180510

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190513

Year of fee payment: 7