KR101158655B1 - 전력 반도체 소자 - Google Patents
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Abstract
본 발명의 일 실시예는 전력 반도체 소자에 관한 것으로, 해결하고자 하는 기술적 과제는 항복 전압(breakdown voltage)을 일정 영역으로 클램핑(clamping)하고, 견고성 전류 능력(ruggedness)을 향상시킬 수 있는 전력 반도체 소자를 제공하는데 있다.
이를 위해 본 발명은 평판 형태의 제1도전형 드리프트 영역; 상기 드리프트 영역의 둘레를 따라, 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 제2도전형 프레임 영역; 상기 프레임 영역의 내측인 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 다수의 스트라이프 형태의 제2도전형 웰 영역; 상기 웰 영역의 상면으로부터 하면 방향으로 형성된 제1도전형 소스 영역; 상기 드리프트 영역 및 상기 드리프트 영역 외측의 웰 영역 및 상기 소스 영역에 일체로 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 프레임 영역과 상기 웰 영역 사이에는 상기 프레임 영역과 상기 웰 영역이 전기적으로 분리되도록 하는 분리 영역이 더 형성된 전력 반도체 소자를 제공한다.
이를 위해 본 발명은 평판 형태의 제1도전형 드리프트 영역; 상기 드리프트 영역의 둘레를 따라, 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 제2도전형 프레임 영역; 상기 프레임 영역의 내측인 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 다수의 스트라이프 형태의 제2도전형 웰 영역; 상기 웰 영역의 상면으로부터 하면 방향으로 형성된 제1도전형 소스 영역; 상기 드리프트 영역 및 상기 드리프트 영역 외측의 웰 영역 및 상기 소스 영역에 일체로 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 프레임 영역과 상기 웰 영역 사이에는 상기 프레임 영역과 상기 웰 영역이 전기적으로 분리되도록 하는 분리 영역이 더 형성된 전력 반도체 소자를 제공한다.
Description
본 발명의 일실시예는 전력 반도체 소자에 관한 것이다.
일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 따라서, 고전력 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드 오프 관계가 있으며, 고전력 반도체 소자의 설계시에 이러한 점을 고려해야 한다.
고전력 반도체 소자 내에는 고유하게 기생 바이폴라 npn 트랜지스터가 존재하게 된다. 이러한 기생 바이폴라 트랜지스터가 고전력 반도체 소자 내에서 동작하게 되면, 온 상태로 래치(latch)가 되어 결국 고전력 반도체 소자 자체가 파괴되는 현상이 나타날 수 있다. 따라서, 고전력 반도체 소자는 상술한 기생 바이폴라 트랜지스터의 동작을 억제시킬 수 있는 견고성이 우수해야 한다. 견고성이 우수한 고전력 반도체 소자를 제조하기 위해서는, 고전력 반도체 소자 내를 흐르는 견고성 전류(ruggedness current)를 적절하게 분산하는 것이 중요하다. 여기서, 견고성 전류란 고전력 반도체 소자에 역방향 전압 인가시 다이오드(즉, pn 접합)를 통해 흐르는 전류를 말한다.
본 발명의 일실시예는 항복 전압(breakdown voltage)을 일정 영역으로 클램핑(clamping)하고, 견고성 전류 능력(ruggedness)을 향상시킬 수 있는 전력 반도체 소자를 제공한다.
본 발명의 일실시예에 따른 전력 반도체 소자는 평판 형태의 제1도전형 드리프트 영역; 상기 드리프트 영역의 둘레를 따라, 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 제2도전형 프레임 영역; 상기 프레임 영역의 내측인 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 다수의 스트라이프 형태의 제2도전형 웰 영역; 상기 웰 영역의 상면으로부터 하면 방향으로 형성된 제1도전형 소스 영역; 상기 드리프트 영역 및 상기 드리프트 영역 외측의 웰 영역 및 상기 소스 영역에 일체로 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하고, 상기 프레임 영역과 상기 웰 영역 사이에는 상기 프레임 영역과 상기 웰 영역이 전기적으로 분리되도록 하는 분리 영역이 더 형성된다.
상기 분리 영역은 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성되고, 상기 분리 영역 위에는 절연막이 형성되며, 상기 절연막 위에는 도전 패턴이 형성된다. 상기 게이트 전극과 상기 도전 패턴은 상호간 전기적으로 연결된다. 상기 게이트 전극과 상기 도전 패턴은 도핑된 폴리 실리콘이다. 상기 게이트 전극은 상기 프레임 영역과 전기적으로 연결된다.
상기 소스 영역과 상기 분리 영역 사이에는 더미 영역이 더 형성된다. 상기 더미 영역은 상기 웰 영역의 상면으로부터 하면 방향으로 형성된다. 상기 웰 영역, 상기 소스 영역 및 상기 더미 영역에 소스 전극이 스트라이프 형태로 접촉된다.
상기 소스 영역은 인접한 다른 소스 영역에 수평 방향을 따라 상호간 중첩되지 않은 위치에 형성된다.
상기 프레임 영역 및 상기 웰 영역에는 깊이가 상대적으로 더 깊고, 농도가 상대적으로 더 높은 제2도전형 웰 영역이 더 형성된다.
상기 드리프트 영역은 제1도전형 드레인 영역 위에 형성되고, 상기 드레인 영역의 아래에는 드레인 전극이 형성된다.
상기 게이트 절연막 및 상기 게이트 전극의 표면에는 층간 절연막이 형성되고, 상기 층간 절연막의 외측에는 상기 웰 영역 및 상기 소스 영역에 전기적으로 접속되는 소스 전극이 형성된다.
상기 드리프트 영역은 제2도전형 콜렉터 영역 위에 형성되고, 상기 콜렉터 영역의 아래에는 콜렉터 전극이 형성된다. 상기 드리프트 영역과 상기 콜렉터 영역의 사이에는 제1도전형 버퍼층이 형성된다.
본 발명의 일실시예는 소자의 둘레를 따라 형성된 프레임 영역과, 프레임 영역의 내측인 셀 영역중 웰 영역이 분리되어 형성됨으로써, 항복 전압이 분리된 영역으로 클램핑된다. 즉, 웰 영역의 끝단이 실린더리컬(cylindrical) 형태가 아닌 스페리컬(spherical) 형태가 됨으로써, 항복 전압이 상기 실리더리컬 영역 대신 스페리컬 영역에 집중되고, 이에 따라 항복 전압의 영향이 셀 영역이 아닌 웰 영역의 끝단으로 옮겨진다.
또한, 본 발명의 다른 실시예는 프레임 영역과 셀 영역 사이에 소스 영역이 형성되지 않음으로써, 견고성 전류 능력이 향상된다. 즉, 견고성 전류가 소스 영역이 형성된 좁은 영역보다는 소스 영역이 형성되지 않은 넓은 영역으로 흐름으로써, 견고성 전류 능력이 향상된다.
또한, 본 발명의 다른 실시예는 인접한 래더 타입의 소스 콘택끼리 수평 방향으로 서로 중첩되지 않도록 형성됨으로써, 아발란치(Avalanche) 현상 발생시 홀 전류가 셀 영역 전체에 걸쳐 골고루 분산됨으로써, 견고성 전류 능력이 향상된다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자를 도시한 평면도이다.
도 2는 도 1의 2-2선을 절취한 단면도이다.
도 3은 도 1의 3-3선을 절취한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 2는 도 1의 2-2선을 절취한 단면도이다.
도 3은 도 1의 3-3선을 절취한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자(101)를 도시한 평면도이다. 도 2는 도 1의 2-2선을 절취한 단면도이다. 도 3은 도 1의 3-3선을 절취한 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자(101)는 제1도전형 드레인 영역(111), 제1도전형 드리프트 영역(112), 제2도전형 프레임 영역(113), 제2도전형 웰 영역(114), 제1도전형 소스 영역(115), 게이트 절연막(116), 게이트 전극(117), 층간 절연막(118), 소스 전극(119) 및 드레인 전극(120)을 포함한다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(101)는 상기 프레임 영역(113)과 상기 웰 영역(114) 사이에 형성된 분리 영역(121), 상기 분리 영역(121) 위에 형성된 절연막(122), 상기 절연막(122) 위에 형성된 도전 패턴(123), 상기 도전 패턴(123) 위에 형성된 층간 절연막(124), 상기 분리 영역(121)과 상기 소스 영역(115) 사이에 형성된 더미 영역(125)을 더 포함한다.
상기 제1도전형 드레인 영역(111)은 일례로 n+형 반도체 기판일 수 있다. 즉, 상기 제1도전형 드레인 영역(111)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 n+형 반도체 웨이퍼일 수 있다.
상기 제1도전형 드리프트 영역(112)은 일례로 상기 드레인 영역(111) 위에 일정 두께로 형성된 n-형 에피텍셜층일 수 있다. 이러한 제1도전형 드리프트 영역(112)의 두께 및 농도는 전력 반도체 소자(101)에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자이다. 더불어, 상기 드레인 영역(111) 및 상기 드리프트 영역(112)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
상기 제2도전형 프레임 영역(113)은 상기 드리프트 영역(112)의 둘레를 따라 상기 드리프트 영역(112)의 상면으로부터 하부 방향을 향해 일정 깊이로 형성된다. 일례로, 상기 제2도전형 프레임 영역(113)은 붕소(B)와 같은 p+형 또는 p형 불순물이 상기 드리프트 영역(112)의 둘레를 따라 이온 주입 및 확산되어 형성될 수 있다. 이러한 프레임 영역(113)은 통상 제2도전형 웰 영역(114)의 깊이보다 더 깊은 깊이로 형성될 수 있다.
상기 제2도전형 웰 영역(114)은 상기 드리프트 영역(112)의 상면으로부터 하부 방향을 향해 일정 깊이로 대략 스트라이프 또는 직선 형태로 형성된다. 일례로, 상기 제2도전형 웰 영역(114)은 붕소와 같은 p형 불순물이 상기 드리프트 영역(112)의 상면으로부터 하부 방향을 따라 대략 스트라이프 또는 직선 형태로 이온 주입 및 확산되어 형성될 수 있다. 여기서, 상기 웰 영역(114)은 상기 프레임 영역(113)으로부터 전기적으로 분리된 형태를 한다. 따라서, 상기 프레임 영역(113)과 상기 웰 영역(114) 사이에는 일정 폭의 분리 영역(121)이 자연스럽게 형성된다. 더불어, 이러한 분리 영역(121)에 의해 항복 전압이 분리 영역(121)으로 클램핑된다. 즉, 상기 웰 영역(114)의 끝단이 실린더리컬(cylindrical) 형태가 아닌 스페리컬(spherical) 형태가 됨으로써, 항복 전압이 상기 실리더리컬 영역 대신 스페리컬 영역에 집중되고, 이에 따라 항복 전압의 영향이 셀 영역이 아닌 웰 영역(114)의 끝단으로 옮겨진다. 여기서, 셀 영역이라 함은 프레임 영역(113)의 내측에 형성된 다수의 소스 영역(115)을 의미한다.
상기 제1도전형 소스 영역(115)은 상기 웰 영역(114)의 상면으로부터 하부 방향을 따라 일정 깊이로 대략 래더(ladder) 또는 사다리 형태로 형성된다. 일례로, 상기 제1도전형 소스 영역(115)은 n형 이온이 상기 웰 영역(114)의 상면으로부터 하부 방향으로 따라 대략 래더 또는 사다리 형태로 주입 및 확산되어 형성될 수 있다. 여기서, 상기 래더 또는 사다리 형태라 함은 소스 영역(115)의 평면 형태를 의미한다. 더불어, 상기 소스 영역(115)은 인접한 다른 라인의 소스 영역(115)과 수평 방향으로 서로 중첩되지 않는 방향에 형성됨으로써, 아발란치 현상이 발생하였을 경우, 홀 전류 집중을 완화시켜 소자의 견고성 전류 능력이 향상되도록 한다.
여기서, n+, n0, n-의 순서로 농도가 점차 작아지며, 또한 p+, p0, p-의 순서로 농도가 점차 작아짐은 당연하다.
상기 게이트 절연막(116)은 상기 드리프트 영역(112) 및 상기 드리프트 영역(112) 외측의 웰 영역(114) 및 상기 소스 영역(115)에 일체로 형성되어 있다. 이러한 게이트 절연막(116)은 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 게이트 전극(117)은 상기 게이트 절연막(116) 위에 형성되어 있다. 이러한 게이트 전극(117)은 통상의 도핑된 폴리 실리콘일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 게이트 전극(117) 역시 스트라이프 또는 직선 형태로 형성되며, 끝단이 상기 프레임 영역(113)에 전기적으로 접속된다. 더불어, 이러한 게이트 전극(117)은 상기 도전 패턴(123)과 전기적으로 연결된다.
상기 층간 절연막(118)은 상기 게이트 절연막(116) 및 게이트 전극(117)을 덮는다. 이러한 층간 절연막(118)은 통상의 PSG(phosphosilicate glass) 막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 소스 전극(119)은 상기 웰 영역(114) 및 평면 형태가 래더 형태인 소스 전극(119)에 전기적으로 접속된다. 이러한 소스 전극(119)은 통상의 알루미늄 또는 알루미늄 합금일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 소스 전극(119)은 끝단이 더미 영역(125)에 전기적으로 연결된다. 더욱이, 상기 소스 전극(119)의 콘택 영역(115a)에 대응하는 소스 영역(115)은 인접하는 다른 열의 소스 영역(115)과 수평 방향으로 중첩되지 않게 배열된다. 따라서, 아발란치 현상 발생시 홀 전류가 셀 영역 전체에 골고루 분산됨으로써, 견고성 전류 능력이 향상된다.
상기 드레인 전극(120)은 상기 드레인 영역(111)의 하면에 형성된다. 이러한 드레인 전극(120)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
한편, 상기 분리 영역(121)은 상술한 바와 같이 상기 프레임 영역(113)과 상기 웰 영역(114) 사이에 형성된다. 이러한 분리 영역(121)은 실질적으로 드리프트 영역(112)의 상면에 형성된다. 즉, 분리 영역(121)은 n-형 반도체이고, 프레임 영역(113) 및 웰 영역(114)은 p형 반도체로서, 상기 프레임 영역(113) 및 웰 영역(114)은 상호간 분리된 상태를 갖게 된다. 이러한 분리 영역(121)에 의해 항복 전압이 상기 분리 영역(121)으로 클램핑된다. 즉, 상기 분리 영역(121)에 접합된 웰 영역(114)의 끝단은 실린더리컬 형태가 아닌 스페리컬 형태를 하기 때문에, 항복 전압이 상기 실리더리컬 영역이 아닌 스페리컬 영역에 집중된다.
상기 절연막(122)은 상기 분리 영역(121) 위에 형성된다. 이러한 절연막(122)은 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 도전 패턴(123)은 상기 절연막(122) 위에 형성된다. 이러한 도전 패턴(123)은 통상의 도핑된 폴리 실리콘일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 도전 패턴(123)은 상기 게이트 전극(117)과 전기적으로 연결된다.
상기 층간 절연막(124)은 상기 절연막(122) 및 상기 도전 패턴(123)을 덮는다. 이러한 층간 절연막(124)은 통상의 PSG(phosphosilicate glass)막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
더불어, 상기 더미 영역(125)은 상기 분리 영역(121) 또는 상기 도전 패턴(124)과 상기 소스 영역(115) 사이에 형성된다. 실질적으로, 이러한 더미 영역(125)은 제2도전형 웰 영역(114)의 상면에 형성된다. 따라서, 상기 분리 영역(121) 및 도전 패턴(123)으로부터 상기 소스 영역(115)은 이격되어 형성된다. 따라서, 실질적으로 프레임 영역(113)과 셀 영역 사이에서 소스 영역(115)이 형성되지 않음으로써, 견고성 전류 능력이 향상된다. 즉, 견고성 전류가 이러한 더미 영역(125)을 통과함으로써, 상기 소스 영역(115)의 주변으로 견고성 전류가 집중하지 않는다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자(102)를 도시한 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전력 반도체 소자(102)는 웰 영역(114)의 대략 중앙에 고농도의 제2도전형 웰 영역(114a)이 더 형성될 수 있다. 즉, 상기 제2도전형 웰 영역(114a)은 이미 설명한 제2도전형 웰 영역(114)에 비해 깊이가 상대적으로 더 깊고, 농도가 상대적으로 더 크게 형성된다. 이러한 제2도전형 웰 영역(114a)은 소스 전극(119)과의 접촉 저항을 더욱 저하시킨다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(103)를 도시한 단면도이다.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(103)는 절연 게이트형 바이폴라 트랜지스터(IGBT)일 수도 있다. 즉, 전력 반도체 소자(103)는 제1도전형 드리프트 영역(112)의 하부에 제2도전형 고농도 콜렉터 영역(126)이 더 형성될 수 있다. 물론, 상기 콜렉터 영역(126)의 하부에는 콜렉터 전극(128)이 형성된다. 더불어, 상기 드리프트 영역(112)과 상기 콜렉터 영역(126) 사이에는 공핍층 또는 전기장의 확장을 정지시키는 제1도전형의 버퍼층(127)이 더 형성될 수 있다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(104)를 도시한 단면도이다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(104)는 웰 영역(114)의 대략 중앙에 고농도의 제2도전형 웰 영역(114a)이 더 형성될 수 있다. 즉, 상기 제2도전형 웰 영역(114a)은 이미 설명한 제2도전형 웰 영역(114)에 비해 깊이가 상대적으로 더 깊고, 농도가 상대적으로 더 크게 형성된다. 이러한 제2도전형 웰 영역(114a)은 소스 전극(119)과의 접촉 저항을 더욱 저하시킨다.
이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
101,102,103,104; 본 발명의 실시예에 따른 전력 반도체 소자
111; 드레인 영역 112; 드리프트 영역
113; 프레임 영역 114; 웰 영역
115; 소스 영역 116; 게이트 절연막
117; 게이트 전극 118; 층간 절연막
119; 소스 전극 120; 드레인 전극
121; 분리 영역 122; 절연막
123; 도전 패턴 124; 층간 절연막
125; 더미 영역
111; 드레인 영역 112; 드리프트 영역
113; 프레임 영역 114; 웰 영역
115; 소스 영역 116; 게이트 절연막
117; 게이트 전극 118; 층간 절연막
119; 소스 전극 120; 드레인 전극
121; 분리 영역 122; 절연막
123; 도전 패턴 124; 층간 절연막
125; 더미 영역
Claims (14)
- 평판 형태의 제1도전형 드리프트 영역;
상기 드리프트 영역의 둘레를 따라, 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 제2도전형 프레임 영역;
상기 프레임 영역의 내측인 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성된 다수의 스트라이프 형태의 제2도전형 웰 영역;
상기 웰 영역의 상면으로부터 하면 방향으로 형성된 제1도전형 소스 영역;
상기 드리프트 영역 및 상기 드리프트 영역 외측의 웰 영역 및 상기 소스 영역에 일체로 형성된 게이트 절연막; 및,
상기 게이트 절연막 위에 형성된 게이트 전극을 포함하고,
상기 프레임 영역과 상기 웰 영역 사이에는 상기 프레임 영역과 상기 웰 영역이 전기적으로 분리되도록 하는 분리 영역이 더 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 분리 영역은 상기 드리프트 영역의 상면으로부터 하면 방향으로 형성되고,
상기 분리 영역 위에는 절연막이 형성되며,
상기 절연막 위에는 도전 패턴이 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 2 항에 있어서,
상기 게이트 전극과 상기 도전 패턴은 상호간 전기적으로 연결된 것을 특징으로 하는 전력 반도체 소자. - 제 3 항에 있어서,
상기 게이트 전극과 상기 도전 패턴은 도핑된 폴리 실리콘인 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
상기 게이트 전극은 상기 프레임 영역과 전기적으로 연결된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역과 상기 분리 영역 사이에는 더미 영역이 더 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 6 항에 있어서,
상기 더미 영역은 상기 웰 영역의 상면으로부터 하면 방향으로 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 7 항에 있어서,
상기 웰 영역, 상기 소스 영역 및 상기 더미 영역에 소스 전극이 스트라이프 형태로 접촉된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 소스 영역은 인접한 다른 소스 영역에 수평 방향을 따라 상호간 중첩되지 않은 위치에 형성된 것을 특징을 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 프레임 영역 및 상기 웰 영역에는 깊이가 상대적으로 더 깊고, 농도가 상대적으로 더 높은 제2도전형 웰 영역이 더 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 드리프트 영역은 제1도전형 드레인 영역 위에 형성되고,
상기 드레인 영역의 아래에는 드레인 전극이 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 게이트 절연막 및 상기 게이트 전극의 표면에는 층간 절연막이 형성되고, 상기 층간 절연막의 외측에는 상기 웰 영역 및 상기 소스 영역에 전기적으로 접속되는 소스 전극이 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 드리프트 영역은 제2도전형 콜렉터 영역 위에 형성되고,
상기 콜렉터 영역의 아래에는 콜렉터 전극이 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 13 항에 있어서,
상기 드리프트 영역과 상기 콜렉터 영역의 사이에는 제1도전형 버퍼층이 형성된 것을 특징으로 하는 전력 반도체 소자.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020100130960A KR101158655B1 (ko) | 2010-12-20 | 2010-12-20 | 전력 반도체 소자 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020100130960A KR101158655B1 (ko) | 2010-12-20 | 2010-12-20 | 전력 반도체 소자 |
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| Publication Number | Publication Date |
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| KR101158655B1 true KR101158655B1 (ko) | 2012-06-26 |
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| KR1020100130960A KR101158655B1 (ko) | 2010-12-20 | 2010-12-20 | 전력 반도체 소자 |
Country Status (1)
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| KR (1) | KR101158655B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030097017A (ko) * | 2002-06-18 | 2003-12-31 | 페어차일드코리아반도체 주식회사 | 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자 |
-
2010
- 2010-12-20 KR KR1020100130960A patent/KR101158655B1/ko active IP Right Grant
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