KR101279216B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 가드링 영역의 폭을 줄임으로써, 칩 사이즈를 줄일 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서, 상기 셀 영역과 상기 가드링 영역에 형성되는 제 1 도전형 영역을 포함하고, 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 형성된 다수의 트렌치; 상기 트렌치의 내부에 형성된 고농도 제 2 도전형 영역을 포함하는 반도체 장치 및 그 제조 방법을 개시한다.
본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서, 상기 셀 영역과 상기 가드링 영역에 형성되는 제 1 도전형 영역을 포함하고, 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 형성된 다수의 트렌치; 상기 트렌치의 내부에 형성된 고농도 제 2 도전형 영역을 포함하는 반도체 장치 및 그 제조 방법을 개시한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 전계 효과 트랜지스터는 높은 입력 임피던스를 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다. 이러한 전력용 반도체 장치는 내압 유지와 단락 보호의 필요가 있다. 즉, 전력용 반도체 장치는 높은 내압을 가지고 주전극간이 단락한 경우에도 일정 시간은 파워 디바이스가 손상되지 않을 만큼의 단락 내량을 가지는 것이 요구된다.
파워 디바이스를 고내압화하기 위해서 반도체 장치는 가드링이나 필드 플레이트라고 불리는 구조를 가지는 것이 일반적이다. 가드링은 파워 디바이스가 형성되는 소자 영역을 감싸도록 형성되는 PN 접합 영역이다. 가드링은 동심원상에 복수 설치되고 내압 유지 영역을 구성한다. 그리고 가드링의 작용에 따라서 반도체 장치의 반도체층에 있어서 전계 완화를 행한다.
필드 플레이트란, 파워 디바이스의 게이트 전극-드레인 전극간의 기판 표면상에 절연막을 이용하여 배치되는 전극에 관한 것이다. 필드 플레이트의 작용에 따라서 반도체 장치의 반도체층에 있어서 전계 완화를 행한다.
한편, 파워 디바이스의 단락 내량을 향상시키기 위해서는 파워 디바이스의 전도층의 농도를 낮추어야 하고 이로 인해 온저항이 커지는 문제점이 있다.
또한, 파워 디바이스의 주전극간에 고전압이 인가되는 경우에도 대전류가 흐르는 것을 억제하기 위해서는 가드링 영역의 폭이 넓혀야 하고, 이로 인해 칩 사이즈가 커지는 단점이 있다.
본 발명은 가드링 영역의 폭을 줄임으로써, 칩 사이즈를 줄일 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서, 상기 셀 영역과 상기 가드링 영역에 형성되는 제 1 도전형 영역을 포함하고, 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 형성된 다수의 트렌치; 상기 트렌치의 내부에 형성된 고농도 제 2 도전형 영역을 포함하는 것을 특징으로 한다.
또한, 상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성될 수 있다.
또한, 상기 고농도 제 1 도전형 영역의 농도는 제 1 도전형 영역보다 농도가 높게 형성될 수 있다.
또한, 상기 고농도 제 2 도전형 영역의 농도는 제 1 도전형 영역보다 농도가 높게 형성될 수 있다.
또한, 상기 제 1 도전형은 N 형으로 형성될 수 있다.
또한, 상기 제 2 도전형은 P 형으로 형성될 수 있다.
또한, 상기 가드링 영역의 외면에는 절연막이 형성될 수 있다.
또한, 본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 영역과 상기 가드링 영역에 제 1 도전형 영역을 형성하는 제 1 도전형 영역 형성 단계; 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 다수의 트렌치를 형성하는 트렌치 형성 단계; 및 상기 트렌치의 내부에 고농도 제 2 도전형 영역을 형성하는 고농도 제 2 도전형 영역을 형성 단계를 포함하여 형성될 수 있다.
또한, 상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성될 수 있다.
또한, 상기 가드링 영역의 제 1 도전형 영역의 표면으로 일정 높이 및 폭을 갖는 마스크를 형성하고, 상기 마스크 형성 단계 이후 상기 제 1 도전형 영역의 표면에서 이격되어 일정 깊이 및 폭을 갖는 다수의 트렌치가 형성될 수 있다.
또한, 상기 트렌치 형성 단계 이후 상기 트렌치에 N형 불순물을 주입하여 트렌치의 내측에 고농도 제 1 도전형 영역을 형성할 수 있다.
또한, 상기 고농도 제 1 도전형 영역 형성 단계 이후 P형 불순물을 도핑하여 고농도 제 2 도전형 영역을 형성할 수 있다.
또한, 상기 고농도 제 2 도전형 영역 형성 단계 이후 상기 제 1 도전형 영역의 상면이 동일 평면을 이루도록 형성할 수 있다.
본 발명의 반도체 장치 및 그 제조 방법에 따르면 가드링 영역의 폭을 줄임으로써, 칩 사이즈를 줄일 수 있다.
또한, 본 발명의 반도체 장치 및 그 제조 방법에 따르면 피크 필드(peak field)를 감쇠시켜 내압을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2a는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 마스크 형성 단계를 도시한 단면도이다.
도 2b는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 트렌치 형성 단계를 도시한 단면도이다.
도 2c는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 1 도전형 영역 형성 단계를 도시한 단면도이다.
도 2d는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 에칭 단계를 도시한 단면도이다.
도 2e는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 2 도전형 영역 형성 단계를 도시한 단면도이다.
도 2f는 반도체 장치의 그 제조 방법 중 가드링 형성 단계에서 CMP 단계를 도시한 단면도이다.
도 2a는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 마스크 형성 단계를 도시한 단면도이다.
도 2b는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 트렌치 형성 단계를 도시한 단면도이다.
도 2c는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 1 도전형 영역 형성 단계를 도시한 단면도이다.
도 2d는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 에칭 단계를 도시한 단면도이다.
도 2e는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 2 도전형 영역 형성 단계를 도시한 단면도이다.
도 2f는 반도체 장치의 그 제조 방법 중 가드링 형성 단계에서 CMP 단계를 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 셀 영역(CA)과, 셀 영역(CA)의 외측에 위치하는 가드링(Guard ring) 영역(GA)을 포함한다. 구체적으로, 상기 반도체 장치(100)는 제 1 도전형 영역(101), 제 2 도전형 웰 영역(110), 제 1 도전형 소스 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 1 도전형 기판(150), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P형일 수 있다.
상기 제 1 도전형 영역(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제 1 도전형 영역(101)의 농도는 대략 1×1013cm-3 내지 5×1014cm- 3 이고, 두께는 대략 50㎛ 내지 300㎛ 일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다. 더불어, 상기 제 1 도전형 영역(101)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
상기 제 2 도전형 웰 영역(110)은 셀 영역(CA)의 제 1 도전형 영역(101) 으로부터 제 1 도전형 영역(101)의 내부로 선택적으로 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 제 1 도전형 영역(101)의 표면으로부터 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 채널 전류가 주로 흐르는 영역에만 부분적으로 형성된다. 이러한 상기 제 2 도전형 웰 영역(110)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 상기 제 2 도전형 웰 영역(110)의 깊이 및 폭은 제 1 도전형 영역(101)의 두께 및 폭보다 작다. 더불어, 이러한 제 2 도전형 웰 영역(120)의 농도는 대략 1×1016cm-3 이고, 깊이는 대략 2.0㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 2 도전형 웰 영역(110)에는 소스 전극(160)이 전기적으로 연결된다.
상기 제 1 도전형 소스 영역(120)은 셀 영역(CA)의 제 1 도전형 영역(101) 으로부터 제 2 도전형 웰 영역(110)의 내부로 선택적으로 형성된다. 즉, 상기 제 1 도전형 소스 영역(120)은 제 2 도전형 웰 영역(110)이 형성된 제 1 도전형 영역(101) 에 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 소스 영역(120)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 일례로, 상기 제 1 도전형 소스 영역(120)은 n형 이온이 상기 제 2 도전형 웰 영역(110)의 상면으로부터 하부 방향을 따라 주입 및 확산되어 형성된 n+ 층일 수 있다. 물론, 이러한 제 1 도전형 소스 영역(120)의 깊이 및 폭은 제 2 도전형 웰 영역(110)의 깊이 및 폭보다 작다. 더불어, 이러한 제 1 도전형 소스 영역(120)의 농도는 대략 1×1019cm- 3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 1 도전형 소스 영역(120)에는 소스 전극(160)이 전기적으로 연결된다.
상기 게이트 절연막(130)은 셀 영역(CA)에서 제 1 도전형 소스 영역(120)의 외주연인 제 2 도전형 웰 영역(110) 및 제 1 도전형 영역(101)의 표면에 형성되며, 산화막일 수 있다.
상기 게이트 전극(140)은 상기 게이트 절연막(130) 위에 형성되며, 이러한 게이트 전극(140)은 P 형 또는 N 형의 불순물이 도핑된 폴리실리콘일 수 있다.
상기 제 1 도전형 기판(150)은 n+형 반도체 웨이퍼일 수 있다. 이러한 제 1 도전형 기판(150)은 두께가 대략 0.5㎛ 내지 5㎛, 농도가 대략 1×1016cm-3 내지 1×1018cm-3 일 수 있으나, 이러한 두께 및 농도로 본 발명이 한정되는 것은 아니다. 더불어, 상기 제 1 도전형 기판(150)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다. 물론, 상기 제 1 도전형 기판(150)에 제 1 도전형 영역(101)이 형성된다.
상기 소스 전극(160)은 게이트 전극(140)과 절연된 동시에 상기 게이트 전극(140)을 덮도록 형성된다. 또한, 상기 소스 전극(160)은 제 2 도전형 웰 영역(110), 제 1 도전형 소스 영역(120)과 접촉한다. 상기 소스 전극(160)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
상기 드레인 전극(170)은 제 1 도전형 기판(150)의 하면에 형성되어, 제 1 도전형 기판(150)과 전기적으로 접속된다. 이러한 드레인 전극(170)도 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 반도체 장치(100)는 플래나(plannar)로 설명하였지만 트렌치(trench)에서도 적용이 가능하다.
상기 가드링 영역(GA)은 제 1 도전형 영역(101)의 표면에 일정 깊이 및 폭을 갖고, 서로 이격된 형태의 트렌치(103)가 형성된다. 여기서 상기 트렌치(103)에 N형 불순물이 주입되어 제1측면(103a)과 제 1 바닥면(103b)에 일정 두께의 고농도 제 1 도전형 영역(104)이 형성된다. 또한, P형 불순물이 도핑되어 고농도 제 2 도전형 영역(105)이 형성된다. 여기서 상기 제 1 도전형 영역(101), 고농도 제 1 도전형 영역(104) 및 고농도 제 2 도전형 영역(105)은 평평하게 형성된다. 또한, 상기 제 1 도전형 영역(101), 고농도 제 1 도전형 영역(104) 및 고농도 제 2 도전형 영역(105)과 접촉하도록 절연막(180)이 형성되며, 절연막(180)은 양측으로 필드 플레이트(190)가 형성된다.
다음은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기로 한다. 상기 반도체 장치(100)중 셀 영역(CA)의 구성에 대한 제조 방법은 통상적이므로, 이하에서는 가드링 영역(GA)의 구성에 대한 제조 방법 위주로 설명하기로 한다.
도 2a는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 마스크 형성 단계를 도시한 단면도이고, 도 2b는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 트렌치 형성 단계를 도시한 단면도이고, 도 2c는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 1 도전형 영역 형성 단계를 도시한 단면도이고, 도 2d는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 에칭 단계를 도시한 단면도이고, 도 2e는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 2 도전형 영역 형성 단계를 도시한 단면도이고, 도 2f는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 CMP 단계를 도시한 단면도이다.
도 2a 내지 도 2f를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 마스크 형성 단계, 트렌치 형성 단계, 고농도 제 1 도전형 영역 형성 단계, 에칭 단계, 고농도 제 2 도전형 영역 형성 단계 및 CMP 형성 단계를 포함한다.
도 2a에 도시된 바와 같이, 상기 마스크 형성 단계는 제 1 도전형 영역(101)에 일정 높이 및 폭을 갖는 마스크(102)가 형성된다. 여기서, 상기 마스크(102)는 서로 동일한 높이를 가지는 부분들이 서로 이격된 형태로 형성된다.
도 2b에 도시된 바와 같이, 상기 트렌치 형성 단계에서는 예를 들면 상기 제 1 도전형 영역(101)의 표면에 일정 깊이 및 폭을 갖는 트렌치(103)가 형성된다. 또한, 상기 트렌치(103)는 서로 동일한 깊이를 가지는 부분들이 서로 이격된 형태로 형성되고, 상부의 폭과 하부의 폭은 동일하게 형성된다. 일례로, 상기 트렌치(103)는 폭이 대략 0.8~1.5㎛이고, 깊이가 대략 5~9㎛일 수 있다. 그러나, 이러한 수치로 본 발명이 한정되는 것은 아니다.
도 2c에 도시된 바와 같이, 상기 고농도 제 1 도전형 영역 형성 단계는 N형 불순물을 주입하여 트렌치(103)의 제1측면(103a)과 제 1 바닥면(103b)에 일정 두께의 고농도 제 1 도전형 영역(104)이 형성되도록 한다. 즉, 상기 고농도 제 1 도전형 영역(104)은 트렌치(103)와 하기 할 고농도 제 2 도전형 영역(105) 사이에 형성된다. 또한, 이러한 상기 고농도 제 1 도전형 영역(104)은 900~1000℃ 에서 사염화실리콘(SiCl4) 에 불순물인 인(PH3)을 첨가하여 표면을 따라 N형 에피층이 형성되도록 한다. 여기서, 상기 고농도 제 1 도전형 영역(104)의 농도는 제 1 도전형 영역(101)보다 농도가 높은 것을 의미한다.
도 2d에 도시된 바와 같이, 상기 에칭 단계는 고농도 제 1 도전형 영역(104)의 제2영역(104b)이 에칭되어, 트렌치(103)의 제 1 바닥면(103b)이 나타날 때까지 이루어진다.
도 2e에 도시된 바와 같이, 상기 고농도 제 2 도전형 영역 형성 단계는 제 2 바닥면(104b)이 에칭되어 제 1 바닥면(103b)이 나타난 후, 트렌치(103)에 의해 형성된 공간에 P형 불순물이 도핑되어 고농도 제 2 도전형 영역(105)이 형성된다. 이러한 상기 고농도 제 2 도전형 영역(105)은P형 불순물이 제 1 바닥면(103b), 제2측면(104a) 및 제 1 도전형 영역(101)의 표면 전체에 형성된다. 즉, 이러한 상기 고농도 제 2 도전형 영역(105)은 900~1000℃ 에서 사염화실리콘(SiCl4)에 불순물인 붕소(B2H6)을 첨가하여 표면을 따라 P형 에피층이 형성되도록 한다. 여기서, 상기 고농도 제 2 도전형 영역(105)의 농도는 제 1 도전형 영역(101)보다 농도가 높은 것을 의미한다.
도 2f에 도시된 바와 같이, 상기 CMP단계는 제 1 도전형 영역(101)의 상면이 동일 평면을 이루도록 오버 에칭 된다. 따라서, 상기 고농도 제 1 도전형 영역(104)과 고농도 제 2 도전형 영역(105)은 평평하게 형성된다.
도 2a 내지 도2f 이후에 형성되는 상기 절연막(180)은 가드링 영역(GA)의 제 1 도전형 영역(101)의 표면에 접촉하도록 형성되며, 산화막일 수 있다. 또한, 상기 절연막(180)의 양측으로는 폴리실리콘으로 필드 플레이트(190)가 형성될 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 반도체 장치(100)는 가드링 영역(GA)의 제 1 도전형 영역(101)의 내부로 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성되는 트렌치(103), 제 1 도전형 영역(104) 및 제2도전형 영역(105)을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있다. 또한, 상기 구조에 의해 전기장 폭을 넓게 하여 분산시킬 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 장치 및 그 제조 방법 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 장치 101: 제 1 도전형 영역
110: 제 2 도전형 웰 영역 120: 제 1 도전형 소스 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 1 도전형 기판 160: 소스 전극
170: 드레인 전극 180: 절연막
190: 필드 플레이트
110: 제 2 도전형 웰 영역 120: 제 1 도전형 소스 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 1 도전형 기판 160: 소스 전극
170: 드레인 전극 180: 절연막
190: 필드 플레이트
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
상기 셀 영역과 상기 가드링 영역에 첫번째 제 1 도전형 영역을 형성하는 첫번째 제 1 도전형 영역 형성 단계;
상기 가드링 영역의 상기 첫번째 제 1 도전형 영역의 표면에서 이격되어 다수의 트렌치를 형성하는 트렌치 형성 단계; 및
상기 트렌치의 내부에 상기 첫번째 제 1 도전형 영역의 농도보다 높은 농도의 제 2 도전형 영역을 형성하는 제 2 도전형 영역 형성 단계를 포함하고,
상기 트렌치 형성 단계 이후 상기 트렌치에 N형 불순물을 주입하여 상기 트렌치의 내측에 상기 첫번째 제 1 도전형 영역의 농도보다 높은 농도의 두번째 제 1 도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 삭제
- 제 8항에 있어서,
상기 가드링 영역의 상기 첫번째 제 1 도전형 영역의 표면으로 일정 높이 및 폭을 갖는 마스크를 형성하고,
상기 마스크 형성 단계 이후 상기 첫번째 제 1 도전형 영역의 표면에서 이격되어 일정 깊이 및 폭을 갖는 다수의 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 삭제
- 제 8항에 있어서,
상기 두번째 제 1 도전형 영역 형성 단계 이후 P형 불순물을 도핑하여 상기 제 2 도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 8항에 있어서,
상기 제 2 도전형 영역 형성 단계 이후 상기 첫번째 제 1 도전형 영역의 상면이 동일 평면을 이루도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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2011
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