JP2011018764A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の生産性を向上させ、信頼性を高くさせる。
【解決手段】半導体装置は、第１導電型の半導体層と、その主面上の全域においてそれぞれが第１の方向に延在し、第１の方向に対して略垂直な第２の方向に沿って交互に設けられた第１導電型の半導体ピラー領域及び第２導電型の半導体ピラー領域と、セル領域において第２導電型の半導体ピラー領域の上に設けられた、第２導電型の半導体領域と、第２導電型の半導体領域の表面に選択的に設けられた、第１導電型の半導体領域と、第１導電型の半導体層に接続された第１の主電極と、第１導電型の半導体領域および第２導電型の半導体領域に接続された第２の主電極と、第１導電型の半導体領域と記第１導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、第２導電型の半導体ピラー領域は、セル部を囲むチップ終端部の端部領域において途切れている。
【選択図】図１

Description

本発明は、半導体装置に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子等のパワー半導体素子（半導体装置）は、通信基地局、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御分野に広く用いられている。これらの半導体素子を用いた電源システムのさらなる小型化、高効率化、低消費電力化を達成するために、近年、スーパージャンクション構造を備えたパワー半導体素子が注目されている（例えば、特許文献１参照）。
このパワー半導体素子では、ピラー状のｐ型層およびｎ型層を交互に半導体層内に埋め込み、それぞれの層に含まれるチャージ量（不純物量）を同じとしている。これにより、このパワー半導体素子のドリフト層においては、擬似的にノンドープ層が形成される。その結果、このパワー半導体素子では、高耐圧が維持され、高濃度にドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を超えた低オン抵抗が実現する。
また、このようなパワー半導体素子では、高電圧印加時に空乏層がダイシングラインにまで到達し難い構造となっている。例えば、ダイシングライン近傍に、フィールドストップ電極や高抵抗層を配置したり、あるいは、スーパージャンクション構造の幅をチップ内域とダイシングライン近傍で変えたりしている（例えば、特許文献２参照）。
ところが、最近のパワー半導体市場では、定格電流、抵抗値等が異なるパワー半導体素子を大量に用意するラインアップが求められている。このようなラインナップを展開するには、個々のサイズにおけるウェハプロセスを適用して、それぞれのサイズに対応した半導体素子を大量に生産するのも１つの方法である。
しかしながら、半導体ウェハから半導体素子を形成するプロセス（ウェハプロセス）では、一旦、半導体ウェハの所定の領域に、所定の幅のスーパージャンクション構造を形成すると、ウェハプロセス途中からのチップサイズの変更が難しい。
これを防ぐためには、上述したように、全てのチップサイズをそのサイズごとに大量に生産してもよいが、このような方法では、市場ニーズの低いチップサイズの在庫増大（売れ残り）を招来してしまう。
特開平０９−２６６３１１号公報 特開２００７−２６６５０５号公報
本発明は、生産性を向上でき、且つ信頼性の高い半導体装置を提供する。
本発明の一態様によれば、第１導電型の半導体層と、前記第１導電型の半導体層の主面上の全域においてそれぞれが第１の方向に延在し、前記第１の方向に対して略垂直な第２の方向に沿って交互に設けられた第１導電型の半導体ピラー領域及び第２導電型の半導体ピラー領域と、セル領域において前記第２導電型の半導体ピラー領域の上に設けられた、第２導電型の半導体領域と、前記第２導電型の半導体領域の表面に選択的に設けられた、第１導電型の半導体領域と、前記第１導電型の半導体層に接続された第１の主電極と、前記第１導電型の半導体領域および前記第２導電型の半導体領域に接続された第２の主電極と、前記第１導電型の半導体領域と前記第１導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、前記セル領域は、前記第１導電型の半導体領域、前記第２導電型の半導体領域および前記制御電極を有し、前記第２導電型の半導体ピラー領域は、前記セル領域から前記セル領域を囲むチップ終端部まで延在し、且つ前記チップ終端部の端部領域において途切れていることを特徴とする半導体装置が提供される。
本発明によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。
半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１〜図３は、半導体装置の要部図である。ここで、図１（ａ）には、半導体装置の要部平面が示され、図１（ｂ）には、図１（ａ）のＡ−Ａ’斜視断面が示されている。図２（ａ）には、図１（ａ）のＢ−Ｂ’斜視断面が示され、図２（ｂ）には、図１（ａ）のＣ−Ｃ’斜視断面が示されている。
また、図３（ａ）には、図１（ｂ）のチップ終端部１ｔの拡大図が示され、図３（ｂ）には、図２のチップ終端部１ｔの拡大図が示されている。
なお、図１（ａ）には、本実施の形態に係わる半導体装置１のスーパージャンクション構造部のみを示している。従って、図１（ａ）には、半導体装置１の主電極、ゲート電極等は、表示されていない。また、本実施の形態では、図１（ａ）のＢ−Ｂ’方向（または、Ｃ−Ｃ’方向）を第１の方向とし、Ａ−Ａ’方向を第２の方向とする。
これらの図１〜図３に基づき、半導体装置１の構造について説明する。
半導体装置１は、縦型のパワーＭＯＳＦＥＴ素子であり、半導体層の裏面および表面のそれぞれに設けられた第１の主電極（ドレイン電極１０）と第２の主電極（ソース電極１１）との間を結ぶ縦方向に、主電流の経路が形成される。半導体装置１は、主電流の経路が形成されるセル領域１ｃと、このセル領域１ｃを囲むように形成されたチップ終端部１ｔとを有している。
具体的には、半導体装置１は、高不純物濃度のｎ＋型シリコン（Ｓｉ）からなるドレイン層２０を有している。ドレイン層２０の主面上には、例えば、ｎ型シリコンからなるｎ型ピラー領域２１と、ｐ型シリコンからなるｐ型ピラー領域２２と、が形成されている。
ここで、ｎ型ピラー領域２１とｐ型ピラー領域２２とは、ドレイン層２０の主面に対して略平行な方向（横方向）に、交互に隣接するように配列している。ｎ型ピラー領域２１およびｐ型ピラー領域２２は、それぞれストライブ状である。ｐ型ピラー領域２２の長手方向（Ｂ−Ｂ’方向）と、ｎ型ピラー領域２１の長手方向（Ｃ−Ｃ’方向）は、半導体装置１のチップ終端部１ｔまで延在している（例えば、図２参照）。
すなわち、セル領域１ｃおよびチップ終端部１ｔを含めたドレイン層２０の主面全域上に、ｐｎ接合が周期的に配列したスーパージャンクション構造が形成されている。ｎ型ピラー領域２１は、スーパージャンクション構造下にも延在してドレイン層２０に接している。これにより、ｎ型ピラー領域２１は、オン時における主電流の経路の一部を構成している。
但し、半導体装置１では、チップ終端部１ｔの途中から半導体装置１の外側に向かう方向に、ドレイン層２０およびドレイン電極１０の底上げがなされている。例えば、半導体装置１には、チップ終端部１ｔの途中から半導体装置１の外方に向かい、ドレイン層２０およびドレイン電極１０が半導体装置１の表面側（ソース電極１１側）に徐々に近接する斜め領域１ｓが設けられている。斜め領域１ｓから半導体装置１のさらに外方には、セル領域１ｃのスーパージャンクション構造よりもさらにその厚み（スーパージャンクション構造の主面に対して略垂直な方向の厚み）を薄層化させた薄層領域（ＭＯＳ形成領域）１ｔｌが設けられている。そして、半導体装置１のセル領域１ｃ、およびチップ終端部１ｔの一部は、斜め領域１ｓを介して薄層領域１ｔｌにより取り囲まれた構成になっている。
また、半導体装置１のセル領域１ｃでは、ｐ型ピラー領域２２上に、例えば、ｐ型シリコンからなるベース領域２３が設けられている。ベース領域２３は、ｎ型ピラー領域２１に対しても、ｐｎ接合している。ベース領域２３の表層の一部には、例えば、ｎ＋型シリコンからなるソース領域２４が選択的に設けられている。
また、半導体装置１には、隣接するベース領域２３間に、ゲート電極（トレンチゲート電極）２５が設けられている。ゲート電極２５の下端は、ベース領域２３の底面よりも下方に位置している。このゲート電極２５により、ソース領域２４とｎ型ピラー領域２１との間の電流経路が制御される。そして、ベース領域２３周辺のｎ型ピラー領域２１から、ベース領域２３を経てソース領域２４上に至る部分においては、ゲート絶縁膜２６が設けられている。このゲート絶縁膜２６により、ゲート電極２５と、ベース領域２３およびｎ型ピラー領域２１との絶縁性が維持される。なお、ゲート電極２５の材質は、例えば、ポリシリコンである。ゲート絶縁膜２６の材質は、例えば、シリコン酸化膜（ＳｉＯ２）である。
また、半導体装置１には、ソース領域２４上、およびソース領域２４間のベース領域２３上に、ソース電極１１が設けられている。すなわち、ソース電極１１は、ソース領域２４およびベース領域２３に電気的に接続されている。
また、上述したように、ドレイン層２０の主面の反対側の面には、ドレイン電極１０が設けられ、ドレイン電極１０は、ドレイン層２０と電気的に接続されている。
また、半導体装置１においては、ベース領域２３が形成されていない領域のスーパージャンクション構造上に、絶縁膜３０が形成されている。半導体装置１のセル領域１ｃにおいては、絶縁膜３０上に、ソース電極１１から延在させたフィールドプレート電極１１ｆａが設けられている。フィールドプレート電極１１ｆａの下方の絶縁膜３０内には、別のフィールドプレート電極１１ｆｂが形成している。
このフィールドプレート電極１１ｆｂは、ゲート電極２５と電気的に接続させてもよい（例えば、図２（ｂ）参照）。これにより、内部ゲート抵抗の低減を図れる。さらに、内部ゲート抵抗の低減を図るために、ソース電極１１からフィールドプレート電極１１ｆａを分離して、分離したフィールドプレート電極１１ｆａとフィールドプレート電極１１ｆｂとを導通させてもよい。あるいは、フィールドプレート電極１１ｆｂ自体を電気的に浮遊電位（フローティング電位）としてもよい。
また、半導体装置１には、上述したように、チップ終端部１ｔにもスーパージャンクション構造を有している。チップ終端部１ｔの絶縁膜３０上には、第１のチャネルストップ電極１２が設けられている。このチャネルストップ電極１２は、半導体装置１の平面内ではリング状であり、等電位である。チャネルストップ電極１２は、ドレイン電極１０と電気的に接続してもよく、それ自体を浮遊電位としてもよい。なお、その材質は、例えば、金属である。
また、半導体装置１は、チャネルストップ電極１２の下方に、ＭＯＳ構造を有している。
例えば、チャネルストップ電極１２の下方には、絶縁膜３０を介して、第２のチャネルストップ電極１３が設けられている。薄層領域１ｔｌの半導体層（スーパージャンクション構造部）からドレイン電極１０にかけて、トレンチ１４が形成されている。すなわち、トレンチ１４の底は、ドレイン電極１０にまで到達している。このトレンチ１４内には、チャネルストップ電極１３から電極１３ｇが延在している。電極１３ｇとトレンチ１４内壁との間には、絶縁膜３０が形成されている（例えば、図３参照）。
このようなＭＯＳ構造を薄層領域１ｔｌに備えることにより、薄層領域１ｔｌのｐ型ピラー領域２２は、トレンチ１４によって複数に分断（切断）される。これにより、ベース領域２３に電気的に接続されたｐ型ピラー領域２２は、その長手方向においてトレンチ１４の手前で途切れた構造になる。
なお、チャネルストップ電極１３は、チャネルストップ電極１２と同様に、半導体装置１の平面内ではリング状になっている。チャネルストップ電極１３は、チャネルストップ電極１２と電気的に接続してもよく、ドレイン電極１０と接続してもよい。あるいは、チャネルストップ電極１３自体を浮遊電位としてもよい。なお、チャネルストップ電極１３の材質はポリシリコンまたは金属である。そして、チャネルストップ電極１３は、半導体装置１のセル領域１ｃ、およびチップ終端部１ｔの一部を取り囲む構成になっている。 また、半導体装置１においては、薄層領域１ｔｌにおいて、チャネルストップ電極１２と、ｎ型ピラー領域２１との接触抵抗を下げるために、スーパージャンクション構造上に、ｎ＋層領域３１を設けている。これにより、チャネルストップ電極１２の電位が安定する。
なお、半導体装置１の外方に例示された波線面は、半導体装置１のダイシングライン４０である（例えば、図１、図２参照）。
このように、半導体装置１は、ドレイン層２０と、ドレイン層２０の主面上の全域に周期的に設けられた、複数のｎ型ピラー領域２１と、ｎ型ピラー領域２１に隣接し、ドレイン層２０の主面上の全域に周期的に設けられた、複数のｐ型ピラー領域２２と、を有している。
また、半導体装置１は、ｐ型ピラー領域２２上に設けられた、ベース領域２３と、ベース領域２３の表面に選択的に設けられた、ソース領域２４と、ドレイン層２０に接続されたドレイン電極１０と、ベース領域２３およびソース領域２４に電気的に接続されたソース電極１１と、ソース領域２４とｎ型ピラー領域２１との間の電流経路を制御するゲート電極２５と、を備えている。
そして、ｎ型ピラー領域２１およびｐ型ピラー領域２２は、ドレイン層２０の主面に対して略平行に交互に繰り返すスーパージャンクション構造を形成している。ここで、セル領域１ｃは、ｎ型のソース領域２４、ｐ型のベース領域２３およびゲート電極２５を有している。このセル領域１ｃは、チップ終端部１ｔにより取り囲まれている。そして、ベース領域２３に電気的に接続され、スーパージャンクション構造が交互に繰り返す方向に略垂直に延在するｐ型ピラー領域２２は、セル領域１ｃからチップ終端部１ｔにまで延在し、チップ終端部１ｔの薄層領域１ｔｌ（チップ終端部１ｔの端部領域）でトレンチ１４によって途切れている。
次に、半導体装置１の作用効果について説明する。
まず、半導体装置１においては、ドレイン電極１０を正極とし、ソース電極１１を負極またはグランド電位とする電圧を印加する。この状態で、ゲート電極２５の電位をソース電極１１の電位と同じにすると、ベース領域２３においては、ソース領域２４とｎ型ピラー領域２１間が空乏化し、半導体装置１がオフ状態となる。
このとき、ソース電極１１に電気的に接続されたｐ型ピラー領域２２と、このｐ型ピラー領域２２に隣接するｎ型ピラー領域２１との間のｐｎ接合面からも空乏層が広がり、ソース電極１１の下方のｐ型ピラー領域２２内およびｎ型ピラー領域２１内に空乏層が拡がる。
また、半導体装置１においては、フィールドプレート電極１１ｆａ、１１ｆｂが設けられているので、フィールドプレート電極１１ｆａの下方のｐ型ピラー領域２２内およびｎ型ピラー領域２１内にも空乏層が形成されて、この空乏層がソース電極１１下方に形成した空乏層と繋がる。これにより、ソース電極１１の下方およびフィールドプレート電極１１ｆａ、１１ｆｂの下方の半導体層全体が空乏化される。これにより、電界が集中しやすい最外のベース領域２３の端部の電界、フィールドプレート電極１１ｆａ、１１ｆｂの下方の半導体層表面の電界が緩和される。その結果、半導体装置１は、主電極間に高電圧が印加されても高耐圧を維持する。
また、本実施の形態においては、トレンチ１４により、薄層領域１ｔｌのｐ型ピラー領域２２が分断されている。これにより、ソース電極１１に電気的に接続されたｐ型ピラー領域２２は、トレンチ１４の手前で電気的に遮断された構成になる。すなわち、半導体装置１では、ドレイン電極１０に電気的に接続されたｎ型ピラー領域２１については、ダイシングライン４０において、その側面が露出している。また、ソース電極１１に電気的に接続されたｐ型ピラー領域２２は、チップ終端部１ｔの端部領域においてトレンチ１４によって分断され、ダイシングライン４０にまで到達していない。
これに対し、このようなトレンチ１４を設けないと、ソース電極１１に電気的に接続されたｐ型ピラー領域２２と、ドレイン電極１０に電気的に接続されたｎ型ピラー領域２１とがダイシングライン４０において剥き出された状態になる。このような状態では、主電極間に電圧を印加するすると、ダイシングライン４０にまで空乏層が到達し、ダイシングライン４０近傍でのチップ破損、半導体装置１の耐圧値変動を招来してしまう。また、チップ端部においてリークが発生する場合がある。また、半導体装置１の信頼性試験では、本来の特性結果が正確に得られない場合もある。
しかしながら、半導体装置１では、ソース電極１１に電気的に接続されたｐ型ピラー領域２２をトレンチ１４の手前で遮断した構造になっている。このような構造であれば、セル領域１ｃからの空乏層の拡がりは、トレンチ１４の手前で確実に止められる。すなわち、上述した破損、耐圧値変動、リークは抑制され、半導体装置１の信頼性試験では、本来の特性結果が正確に得られる。
さらに、半導体装置１においては、チップ終端部１ｔにチャネルストップ電極１２、１３が設けられている。そして、チャネルストップ電極１２、１３の電位をドレイン層２０と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、薄層領域１ｔｌにまで、空乏層がより到達し難くなる。
一方、ゲート電極２５に正の電位を印加すると、ベース領域２３の表面近傍にチャネル層が形成されて、ソース領域２４とｎ型ピラー領域２１との間が導通する。すなわち、半導体装置１がオン状態となる。
次に、半導体装置１の製造工程について説明する。
図４〜図６は、半導体装置の製造工程を説明する要部図である。
まず、図４（ａ）に示すように、ウェハ状の半導体基板５０表面の全面に、ストライプ状で均一幅の、ｎ型ピラー領域２１およびｐ型ピラー領域２２を交互に形成する。
このようなｎ型ピラー領域２１およびｐ型ピラー領域２２の形成工程を、図４（ａ）のＸ−Ｘ’断面を用いてより詳細に説明する。
例えば、ｎ型の半導体基板５０を準備した後、図４（ｂ）に示すように、この半導体基板５０にライン・スペース状のフォトレジスト５１をパターニングする。このフォトレジスト５１の開口幅は、半導体基板５０の全面において同じ幅とする。
次に、図４（ｃ）に示すように、半導体基板５０にＲＩＥ（Reactive Ion Etching）を施して、半導体基板５０表面にトレンチ５２を形成する。フォトレジスト５１は、トレンチ５２の形成後に除去される。
そして、図４（ｄ）に示すように、エピタキシャル成長により、トレンチ５２内にｐ型ピラー領域２２を形成する。さらに、ｎ型ピラー領域２１とｐ型ピラー領域２２の上面を、例えば、ＣＭＰ研磨により平坦化する。
このような工程により、ｎ型ピラー領域２１およびｐ型ピラー領域２２が半導体基板５０の主面に対して略平行な方向に交互に繰り返すスーパージャンクション構造が形成される。
次に、半導体基板５０のｎ型ピラー領域２１およびｐ型ピラー領域２２が交互に形成された領域内でチップ域（半導体チップ領域）を区分けする（図示しない）。チップ域のサイズは任意である。そして、それぞれに区分けされたチップにおいて主電極間に電流を通電する領域に、ＭＯＳゲート製造工程を施す。例えば、前記領域のｐ型ピラー領域２２上に、ベース領域２３を形成する。ベース領域２３内には、ソース領域２４を選択的に形成する。ベース領域２３間には、ゲート絶縁膜２６を介してゲート電極２５を形成する。
また、ベース領域２３を配置しない、スーパージャンクション構造上には、絶縁膜３０を形成する。さらに、ベース領域２３およびソース領域２４上には、ソース電極１１を形成する。なお、ソース電極１１からは、フィールドプレート電極１１ｆａを延在させる。また、フィールドプレート電極１１ｆａを形成する前に、フィールドプレート電極１１ｆａの下方の絶縁膜３０内に、フィールドプレート電極１１ｆｂを形成する。
また、本実施の形態では、上述したＭＯＳゲート製造工程を実施する際に、薄層領域１ｔｌにおいてもＭＯＳ構造を形成する。例えば、薄層領域１ｔｌに、トレンチ１４を形成した後、このトレンチ１４内に、絶縁膜３０を介して電極１３ｇ（チャネルストップ電極１３）を形成する。すなわち、チャネルストップ電極１３、トレンチ１４等は、ＭＯＳゲート電極工程と同様な形態であるので、これらは同じ工程で実施される。また、チャネルストップ電極１３上には、絶縁膜３０を介してチャネルストップ電極１２を形成する。
この状態を、図５（ａ）に示す。
次に、図５（ｂ）に示すように、半導体基板５０全面のスーパージャンクション構造が残存するように、半導体基板５０の裏面側を研磨する。なお、この段階で研磨した面を第１の研磨面（表出面）５３とする。研磨手段は、例えば、ＣＭＰ、エッチング等に従う。
次に、図５（ｃ）に示すように、それぞれのチップの研磨面５３上に、選択的にレジスト５４を形成する。例えば、セル領域１ｃ上にレジスト５４を形成しつつ、斜め領域１ｓおよび薄層領域１ｔｌを除いたチップ終端部１ｔ上にもレジスト５４を形成する。
次に、図６（ａ）に示すように、レジスト５４から表出された研磨面５３にエッチング加工を施す。例えば、斜め領域１ｓにおいては、スーパージャンクション構造が斜めにエッチングされて、半導体基板５０の裏面側に、第２の表出面５５が形成される。薄層領域１ｔｌにおいては、スーパージャンクション構造が研磨面５３と略平行にエッチングされて、半導体基板５０の裏面側に第３の表出面５６が形成される。これにより、半導体基板５０の裏面側は、研磨面５３と、傾斜した表出面５５と、表出面５６とが連続した構成になる。薄層領域１ｔｌにおいては、研磨面５３よりも底上げされた表出面５６が形成される。なお、エッチングは、例えば、アルカリ水溶液（ＫＯＨ溶液）を用いたウェットエッチングが適用される。
次に、レジスト５４を除去した後、図６（ｂ）に示すように、研磨面５３、表出面５５、５６上に、ドレイン層２０を形成する。ドレイン層２０は、例えば、研磨面５３、表出面５５、５６に、イオン注入並びに固相拡散（加熱処理、レーザアニール等）を施すことにより形成する。
このような工程により、ベース領域２３に電気的に接続され、スーパージャンクション構造が交互に繰り返す方向に略垂直に延在するｐ型ピラー領域２２は、チップ終端部１ｔにおいてその一部が除去されて、チップ域の端部（ダイシングライン４０）にまで到達しない構成になる（図２参照）。換言すれば、ベース領域２３に電気的に接続されたｐ型ピラー領域２２は、半導体チップ領域の端部にまで連続しない構成になる。
そして、図６（ｃ）に示すように、ドレイン層２０上にドレイン電極１０を形成する。続いて、半導体基板５０をダイシングライン４０で分断する。これにより、半導体基板５０から個片化された半導体装置１が形成する。
なお、本実施の形態では、ドレイン層２０を形成する際の固相拡散をより迅速に処理できるように、ドレイン層２０の厚みを１０μｍ以下としている。表出面５５は、緩やかな傾斜面としている。その結果、イオン注入工程では、研磨面５３、表出面５５、５６に効率よく不純物が注入されて、不純物濃度に斑のないドレイン層２０が形成する。
また、本実施の形態では、半導体基板５０の表面側および裏面側のウェハプロセスを適用する都合上、半導体基板５０の表面側と裏面側との位置（アライメント）が対応可能なマーキングを、半導体基板５０の表面側および裏面側に施してもよい。
このような製造方法であれば、半導体基板５０にスーパージャンクション構造を形成した後でも、任意のチップサイズを画定できるので、半導体装置１のチップサイズを容易に変えることができる。
従って、チップサイズが市場の動向により変動しても、その切り替えに迅速に対応し得る。例えば、大量生産が必要とされるチップサイズと、少量生産で済むチップサイズの切り替えを容易に遂行することができる。その結果、少量生産で済む素子の不良在庫が生じ難い。また、任意のチップサイズの半導体装置を製造しても、ソース電極１１に電気的に接続されたｐ型ピラー領域２２がトレンチ１４の手前で必ず遮断される。これにより、全てのチップサイズにおいて、信頼性の高い半導体装置が形成する。
これに対し、ダイシングライン近傍に、高抵抗層を配置したり、あるいは、スーパージャンクション構造の幅をチップ内域とダイシングライン近傍で変えたりする構造では、ウェハプロセス途中でのチップサイズの変更が難しい。例えば、一旦、半導体基板５０にスーパージャンクション構造を形成してしまうと、チップサイズ変更の要求があっても、その部分を高抵抗層に変更したり、その幅を変更することは困難である。
また、本実施の形態では、スーパージャンクション構造を備えた半導体基板５０を、予め別工程により大量に製造しても何ら問題がない。そして、予めスーパージャンクション構造を備えた半導体基板５０から半導体装置１を製造できるので、半導体装置１の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。
また、本実施の形態によれば、半導体装置１の平面内または半導体基板５０内において、異なる幅のスーパージャンクション構造を形成する必要がない。
例えば、チップ内において、異なるピラー幅のスーパージャンクション構造を必要とする場合は、半導体基板５０に異なる幅のトレンチを形成する必要がある。このためには、パターン間隔の異なるレジストパターンを半導体基板５０上に形成して、ウェハプロセスを進行させなければならない。
しかし、レジストパターンの間隔が異なると、レジストベーキングの際に、レジスト体積の伸縮率依存を受け易い。これにより、半導体基板５０の場所によっては目的の開口幅とは異なる開口幅になる場合がある。これを防止するためには、予め場所ごとのレジストの伸縮率依存を見込んで、特殊な露光用マスクを設計する必要がある。
しかし、本実施の形態では、均一幅のスーパージャンクション構造を備えた半導体基板５０を形成することで足りる。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。
さらに、スーパージャンクション構造を形成する際、トレンチ開口幅がチップ内で異なる場合、ｐ型ピラー領域２２のエピタキシャル工程においては、トレンチの開口幅が狭くなるほど、ｐ型ピラー領域２２内にボイドが発生し易い。また、半導体基板５０においては、ウェハ外周ほど、種々の面方位が混在している場合がある。このため、半導体基板５０の外周では、ｐ型ピラー領域２２のエピタキシャル成長速度の面方位依存性によって、ｐ型ピラー領域２２内にボイドが発生し易い。
しかしながら、本実施の形態では、半導体基板５０表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。また、半導体基板５０の外周部分については、素子形成に利用しない。その結果、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。
次に、半導体装置の変形例について説明する。以下の図では、図１〜図６と同一の部材には、同一の符号を付し、その説明の詳細については適宜省略する。
図７および図８は、半導体装置の要部図である。ここで、図７（ａ）には、半導体装置の要部平面が示され、図７（ｂ）には、図７（ａ）のＡ−Ａ’斜視断面が示されている。図８（ａ）には、図７（ａ）のＢ−Ｂ’斜視断面が示され、図８（ｂ）には、図７（ａ）のＣ−Ｃ’斜視断面が示されている。なお、図７（ａ）には、本実施の形態に係わる半導体装置２のスーパージャンクション構造部のみを示している。また、図７（ａ）のＢ−Ｂ’方向（または、Ｃ−Ｃ’方向）を第１の方向とし、Ａ−Ａ’方向を第２の方向とする。 これらの図７、図８に基づき、半導体装置２の構造について説明する。
半導体装置２は、縦型のパワーＭＯＳＦＥＴ素子であり、主電流の経路が形成されるセル領域２ｃと、このセル領域２ｃを囲むように形成されたチップ終端部２ｔとを有している。
具体的には、半導体装置２は、高不純物濃度のｎ＋型シリコンからなるドレイン層２０を有している。ドレイン層２０の主面上には、例えば、ｎ型シリコンからなるｎ型ピラー領域２１と、ｐ型シリコンからなるｐ型ピラー領域２２とが形成されている。ｐ型ピラー領域２２（または、ｎ型ピラー領域２１）の長手方向（Ｂ−Ｂ’方向）は、半導体装置２のチップ終端部２ｔにまで延在している。すなわち、セル領域２ｃおよびチップ終端部２ｔを含めたドレイン層２０の主面全域上では、ｐｎ接合が周期的に配列したスーパージャンクション構造を有している。
また、半導体装置２においては、ベース領域２３が形成されていない領域のスーパージャンクション構造上に、絶縁膜３０が形成されている。チップ終端部２ｔの絶縁膜３０上には、チャネルストップ電極１２が設けられている。このチャネルストップ電極１２は、半導体装置２の平面内ではリング状であり、等電位である。また、半導体装置２は、チャネルストップ電極１２の下方に、ＭＯＳ構造を有している。この領域をＭＯＳ形成領域２ｍとする。
例えば、チャネルストップ電極１２の下方には、絶縁膜３０を介して、チャネルストップ電極１３が設けられている。ＭＯＳ形成領域２ｍの半導体層（スーパージャンクション構造部）からドレイン層２０にかけて、トレンチ１４が形成されている。すなわち、トレンチ１４の底は、ドレイン層２０にまで到達している。このトレンチ１４内には、チャネルストップ電極１３から電極１３ｇが延在している。電極１３ｇとトレンチ１４内壁との間には、絶縁膜３０が形成されている。
半導体装置２に、このようなＭＯＳ構造を備えることにより、ＭＯＳ形成領域２ｍのｐ型ピラー領域２２は、トレンチ１４によって複数に分断（切断）される（例えば、図８参照）。これにより、ベース領域２３に電気的に接続されたｐ型ピラー領域２２は、その長手方向においてトレンチ１４の手前で途切れた構造になる。このような半導体装置２では、ドレイン電極１０に電気的に接続されたｎ型ピラー領域２１については、ダイシングライン４０において、その側面が露出している。また、ソース電極１１に電気的に接続されたｐ型ピラー領域２２は、ＭＯＳ形成領域２ｍ（チップ終端部２ｔの端部領域）においてトレンチ１４によって分断され（途切れ）、ダイシングライン４０にまで到達していない。
このような構造であれば、主電極間に高電圧を印加しても、セル領域２ｃからの空乏層の拡がりは、トレンチ１４の手前で確実に止められる。また、チャネルストップ電極１２、１３の電位をドレイン層２０と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、ＭＯＳ形成領域２ｍにまで、空乏層がより到達し難くなる。すなわち、半導体装置２は、半導体装置１と同様に、ダイシングライン４０近傍での破損が起き難く、耐圧値が変動し難くなる。また、チップ端部においてリークが発生することもない。さらに、半導体装置２の信頼性試験では、本来の特性結果が正確に得られる。
また、半導体装置２の製造においても、ウェハ全面にスーパージャンクション構造を形成した半導体基板５０を用いることができる。従って、半導体基板５０にスーパージャンクション構造を形成した後でも、任意のチップサイズを画定できる。すなわち、半導体装置２においては、そのチップサイズを容易に変えることができる。
また、本実施の形態では、スーパージャンクション構造を備えた半導体基板５０を、予め別工程により大量に製造しても何ら問題がない。そして、半導体装置２の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。
また、本実施の形態によれば、半導体装置２の平面内または半導体基板５０内において、異なる幅のスーパージャンクション構造を形成する必要がない。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。
さらに、本実施の形態では、半導体基板５０表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。半導体基板５０の外周部分については、素子形成に利用しない。その結果、上述したように、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。
図９および図１０は、半導体装置の要部図である。ここで、図９（ａ）には、半導体装置の要部平面が示され、図９（ｂ）には、図９（ａ）のＡ−Ａ’斜視断面が示されている。図１０（ａ）には、図９（ａ）のＢ−Ｂ’斜視断面が示され、図１０（ｂ）には、図９（ａ）のＣ−Ｃ’斜視断面が示されている。なお、図９（ａ）には、本実施の形態に係わる半導体装置３のスーパージャンクション構造部のみを示している。また、図９（ａ）のＢ−Ｂ’方向（またはＣ−Ｃ’方向）を第１の方向とし、Ａ−Ａ’方向を第２の方向とする。
半導体装置３は、縦型のパワーＭＯＳＦＥＴ素子であり、主電流の経路が形成されるセル領域３ｃと、このセル領域３ｃを囲むように形成されたチップ終端部３ｔとを有している。
具体的には、半導体装置３は、高不純物濃度のｎ＋型シリコンからなるドレイン層２０を有している。ドレイン層２０の主面上には、例えば、ｎ型シリコンからなるｎ型ピラー領域２１と、ｐ型シリコンからなるｐ型ピラー領域２２とが形成されている。ｐ型ピラー領域２２（または、ｎ型ピラー領域２１）の長手方向（Ｂ−Ｂ’方向）は、半導体装置３のチップ終端部３ｔにまで延在している。すなわち、セル領域３ｃおよびチップ終端部３ｔを含めたドレイン層２０の主面全域上では、ｐｎ接合が周期的に配列したスーパージャンクション構造を有している。
また、半導体装置３においては、ベース領域２３が形成されていない領域のスーパージャンクション構造上に、絶縁膜３０が形成されている。チップ終端部３ｔの絶縁膜３０上には、チャネルストップ電極１２が設けられている。このチャネルストップ電極１２は、半導体装置３の平面内ではリング状であり、等電位である。また、半導体装置３は、ダイシングライン４０よりも内側に、溝状の凹部４１を設けている。このような凹部４１は、例えば、エッチングにより形成される。凹部４１の側面４１ｗにおいては、チャネルストップ電極１２および絶縁膜３０が表出している。凹部４１の底面４１ｂにおいては、絶縁膜３０が表出している。凹部４１の底面４１ｂに形成された絶縁膜３０は、ドレイン層２０に接触している。
半導体装置３に、このような凹部４１を備えることにより、ベース領域２３に電気的に接続されたｐ型ピラー領域２２は、その長手方向において凹部４１の側面に設けられた絶縁膜３０により遮断された構造になる。すなわち、ｐ型ピラー領域２２は、チップ終端部３ｔ内でドレイン電極１０の端部上に設けられた凹部４１により途切れている。
すなわち、半導体装置３では、セル領域３ｃを囲むチップ終端部３ｔ内において、ベース領域２３に接続され、ｎ型ピラー領域２１及びｐ型ピラー領域２２が交互に繰り返す方向に対して略垂直に延在するｐ型ピラー領域２２およびｎ型ピラー領域２１の長手方向の端面４２が、図１０に表したように、チップ終端部３ｔの端部（ダイシングライン４０）からセル領域３ｃに向かって後退している。そして、ｐ型ピラー領域２２およびｎ型ピラー領域２１の端面４２は、絶縁膜３０で被覆されている。これにより、ｐ型ピラー領域２２およびｎ型ピラー領域２１は、チップ終端部３ｔの端部領域において途切れた構造になる。
このような構造であれば、主電極間に高電圧を印加しても、セル領域３ｃからの空乏層の拡がりは、凹部４１の側面に設けられた絶縁膜３０の手前で確実に止められる。また、チャネルストップ電極１２の電位をドレイン層２０と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、凹部４１近傍にまで、空乏層がより到達し難くなる。すなわち、半導体装置３は、半導体装置１と同様に、ダイシングライン４０近傍での破損が起き難く、耐圧値が変動し難くなる。また、チップ端部においてリークが発生することもない。
特に、半導体装置３では、ｎ型ピラー領域２１及びｐ型ピラー領域２２が交互に繰り返す方向に略垂直に延在するｐ型ピラー領域２２およびｎ型ピラー領域２１の長手方向の端面４２を、図１０に表したように、ダイシングライン４０からセル領域３ｃに向かって後退させている。そして、ｐ型ピラー領域２２およびｎ型ピラー領域２１の端面４２を、絶縁膜３０により被覆している。このような構造であれば、ダイシングライン４０で半導体基板５０を切断しても、それぞれの端面４２に被覆させた絶縁膜３０表面は切断面とはならず、絶縁膜３０に欠陥（クラック）が生じない。これにより、ｐ型ピラー領域２２およびｎ型ピラー領域２１の端面４２を被覆する絶縁膜３０は、高い耐圧性を維持できる。その結果として、半導体装置３の信頼性試験では、本来の特性結果が正確に得られる。
また、半導体装置３の製造においても、ウェハ全面にスーパージャンクション構造を形成した半導体基板５０を用いることができる。従って、半導体基板５０にスーパージャンクション構造を形成した後でも、任意のチップサイズを設定できる。すなわち、半導体装置３においては、そのチップサイズを容易に変えることができる。
また、本実施の形態では、スーパージャンクション構造を備えた半導体基板５０を、予め別工程により大量に製造しても何ら問題がない。そして、半導体装置３の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。
また、本実施の形態によれば、半導体装置３の平面内または半導体基板５０内において、異なる幅のスーパージャンクション構造を形成する必要がない。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。
さらに、本実施の形態では、半導体基板５０表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。また、半導体基板５０の外周部分については、素子形成に利用しない。その結果、上述したように、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
例えば、スーパージャンクション構造の形成プロセスは、上述した方法に限定されない。具体的には、ドレイン層２０の主面上に高抵抗半導体層を結晶成長し、その表面にｐ型ドーパントとｎ型ドーパントをそれぞれイオン注入した後、高抵抗半導体層を結晶成長するプロセスを繰り返す形成プロセスも本実施の形態に含まれる。
また、トレンチ型のゲート電極２５の代わりに、プレーナ型のゲート電極を設けてもよい。
また、上述したトレンチ１４、凹部４１については、ｎ型ピラー領域１１及びｐ型ピラー領域２２が交互に繰り返す方向に略垂直に延在する方向に設ければ、本発明の効果を発揮できることから、トレンチ１４、凹部４１については、前記交互に繰り返す方向には設けない構造も本実施の形態に含まれる。
また、本実施の形態においては、縦型のパワーＭＯＳＦＥＴ素子を例示したが、ＩＧＢＴ素子等の他のスイッチングデバイスにも適用可能である。また、半導体の材質は、Ｓｉ（シリコン）に限定されるものではなく、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）を適用してもよい。
１、２、３ 半導体装置
１ｃ、２ｃ、３ｃ セル領域
１ｔ、２ｔ、３ｔ チップ終端部
１ｔｌ 薄層領域
１ｓ 斜め領域
２ｍ ＭＯＳ形成領域
１０ ドレイン電極
１１ ソース電極
１１ｆａ、１１ｆｂ フィールドプレート電極
１２、１３ チャネルストップ電極
１３ｇ 電極
１４、５２ トレンチ
２０ ドレイン層
２１ ｎ型ピラー領域
２２ ｐ型ピラー領域
２３ ベース領域
２４ ソース領域
２５ ゲート電極
２６ ゲート絶縁膜
３０ 絶縁膜
３１ ｎ＋層領域
４０ ダイシングライン
４１ 凹部
４１ｂ 底面
４１ｗ 側面
４２ 端面
５０ 半導体基板
５１ フォトレジスト
５３ 研磨面
５４ レジスト
５５、５６ 表出面

Claims (5)

  1. 第１導電型の半導体層と、
    前記第１導電型の半導体層の主面上の全域においてそれぞれが第１の方向に延在し、前記第１の方向に対して略垂直な第２の方向に沿って交互に設けられた第１導電型の半導体ピラー領域及び第２導電型の半導体ピラー領域と、
    セル領域において前記第２導電型の半導体ピラー領域の上に設けられた、第２導電型の半導体領域と、
    前記第２導電型の半導体領域の表面に選択的に設けられた、第１導電型の半導体領域と、
    前記第１導電型の半導体層に接続された第１の主電極と、
    前記第１導電型の半導体領域および前記第２導電型の半導体領域に接続された第２の主電極と、
    前記第１導電型の半導体領域と前記第１導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、
    を備え、
    前記セル領域は、前記第１導電型の半導体領域、前記第２導電型の半導体領域および前記制御電極を有し、
    前記第２導電型の半導体ピラー領域は、前記セル領域から前記セル領域を囲むチップ終端部まで延在し、且つ前記チップ終端部の端部領域において途切れていることを特徴とする半導体装置。
  2. 前記第２導電型の半導体ピラー領域は、前記チップ終端部に設けられたトレンチ溝により分断され、
    前記トレンチ溝内には、絶縁膜を介して導電部材が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記導電部材は、前記第１の主電極に接続されているか、または、電気的に浮遊状態にあることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１導電型の半導体ピラー領域及び前記第２導電型の半導体ピラー領域の前記第１の方向における端面は、前記チップ終端部においてチップの端から後退し、且つ絶縁膜により被覆されていることを特徴とする請求項１記載の半導体装置。
  5. 前記第１導電型の半導体ピラー領域及び第２導電型の半導体ピラー領域の前記主面に対して垂直な方向にみた厚みは、前記チップ終端部の少なくとも一部において前記セル領域よりも薄いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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