JP2011018764A - 半導体装置 - Google Patents

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美穂 渡辺
菜名 羽田野
宗久 薮崎
渉 齋藤
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    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

Abstract

【課題】半導体装置の生産性を向上させ、信頼性を高くさせる。
【解決手段】半導体装置は、第1導電型の半導体層と、その主面上の全域においてそれぞれが第1の方向に延在し、第1の方向に対して略垂直な第2の方向に沿って交互に設けられた第1導電型の半導体ピラー領域及び第2導電型の半導体ピラー領域と、セル領域において第2導電型の半導体ピラー領域の上に設けられた、第2導電型の半導体領域と、第2導電型の半導体領域の表面に選択的に設けられた、第1導電型の半導体領域と、第1導電型の半導体層に接続された第1の主電極と、第1導電型の半導体領域および第2導電型の半導体領域に接続された第2の主電極と、第1導電型の半導体領域と記第1導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、第2導電型の半導体ピラー領域は、セル部を囲むチップ終端部の端部領域において途切れている。
【選択図】図1

Description

本発明は、半導体装置に関する。

パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)素子、IGBT(Insulated Gate Bipolar Transistor)素子等のパワー半導体素子(半導体装置)は、通信基地局、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御分野に広く用いられている。これらの半導体素子を用いた電源システムのさらなる小型化、高効率化、低消費電力化を達成するために、近年、スーパージャンクション構造を備えたパワー半導体素子が注目されている(例えば、特許文献1参照)。
このパワー半導体素子では、ピラー状のp型層およびn型層を交互に半導体層内に埋め込み、それぞれの層に含まれるチャージ量(不純物量)を同じとしている。これにより、このパワー半導体素子のドリフト層においては、擬似的にノンドープ層が形成される。その結果、このパワー半導体素子では、高耐圧が維持され、高濃度にドープされたn型ピラー領域を通して電流を流すことで、材料限界を超えた低オン抵抗が実現する。

また、このようなパワー半導体素子では、高電圧印加時に空乏層がダイシングラインにまで到達し難い構造となっている。例えば、ダイシングライン近傍に、フィールドストップ電極や高抵抗層を配置したり、あるいは、スーパージャンクション構造の幅をチップ内域とダイシングライン近傍で変えたりしている(例えば、特許文献2参照)。
ところが、最近のパワー半導体市場では、定格電流、抵抗値等が異なるパワー半導体素子を大量に用意するラインアップが求められている。このようなラインナップを展開するには、個々のサイズにおけるウェハプロセスを適用して、それぞれのサイズに対応した半導体素子を大量に生産するのも1つの方法である。

しかしながら、半導体ウェハから半導体素子を形成するプロセス(ウェハプロセス)では、一旦、半導体ウェハの所定の領域に、所定の幅のスーパージャンクション構造を形成すると、ウェハプロセス途中からのチップサイズの変更が難しい。
これを防ぐためには、上述したように、全てのチップサイズをそのサイズごとに大量に生産してもよいが、このような方法では、市場ニーズの低いチップサイズの在庫増大(売れ残り)を招来してしまう。

特開平09−266311号公報 特開2007−266505号公報

本発明は、生産性を向上でき、且つ信頼性の高い半導体装置を提供する。

本発明の一態様によれば、第1導電型の半導体層と、前記第1導電型の半導体層の主面上の全域においてそれぞれが第1の方向に延在し、前記第1の方向に対して略垂直な第2の方向に沿って交互に設けられた第1導電型の半導体ピラー領域及び第2導電型の半導体ピラー領域と、セル領域において前記第2導電型の半導体ピラー領域の上に設けられた、第2導電型の半導体領域と、前記第2導電型の半導体領域の表面に選択的に設けられた、第1導電型の半導体領域と、前記第1導電型の半導体層に接続された第1の主電極と、前記第1導電型の半導体領域および前記第2導電型の半導体領域に接続された第2の主電極と、前記第1導電型の半導体領域と前記第1導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、前記セル領域は、前記第1導電型の半導体領域、前記第2導電型の半導体領域および前記制御電極を有し、前記第2導電型の半導体ピラー領域は、前記セル領域から前記セル領域を囲むチップ終端部まで延在し、且つ前記チップ終端部の端部領域において途切れていることを特徴とする半導体装置が提供される。

本発明によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。

半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の製造工程を説明する要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。 半導体装置の要部図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。

図1〜図3は、半導体装置の要部図である。ここで、図1(a)には、半導体装置の要部平面が示され、図1(b)には、図1(a)のA−A’斜視断面が示されている。図2(a)には、図1(a)のB−B’斜視断面が示され、図2(b)には、図1(a)のC−C’斜視断面が示されている。
また、図3(a)には、図1(b)のチップ終端部1tの拡大図が示され、図3(b)には、図2のチップ終端部1tの拡大図が示されている。
なお、図1(a)には、本実施の形態に係わる半導体装置1のスーパージャンクション構造部のみを示している。従って、図1(a)には、半導体装置1の主電極、ゲート電極等は、表示されていない。また、本実施の形態では、図1(a)のB−B’方向(または、C−C’方向)を第1の方向とし、A−A’方向を第2の方向とする。
これらの図1〜図3に基づき、半導体装置1の構造について説明する。

半導体装置1は、縦型のパワーMOSFET素子であり、半導体層の裏面および表面のそれぞれに設けられた第1の主電極(ドレイン電極10)と第2の主電極(ソース電極11)との間を結ぶ縦方向に、主電流の経路が形成される。半導体装置1は、主電流の経路が形成されるセル領域1cと、このセル領域1cを囲むように形成されたチップ終端部1tとを有している。

具体的には、半導体装置1は、高不純物濃度のn型シリコン(Si)からなるドレイン層20を有している。ドレイン層20の主面上には、例えば、n型シリコンからなるn型ピラー領域21と、p型シリコンからなるp型ピラー領域22と、が形成されている。

ここで、n型ピラー領域21とp型ピラー領域22とは、ドレイン層20の主面に対して略平行な方向(横方向)に、交互に隣接するように配列している。n型ピラー領域21およびp型ピラー領域22は、それぞれストライブ状である。p型ピラー領域22の長手方向(B−B’方向)と、n型ピラー領域21の長手方向(C−C’方向)は、半導体装置1のチップ終端部1tまで延在している(例えば、図2参照)。

すなわち、セル領域1cおよびチップ終端部1tを含めたドレイン層20の主面全域上に、pn接合が周期的に配列したスーパージャンクション構造が形成されている。n型ピラー領域21は、スーパージャンクション構造下にも延在してドレイン層20に接している。これにより、n型ピラー領域21は、オン時における主電流の経路の一部を構成している。

但し、半導体装置1では、チップ終端部1tの途中から半導体装置1の外側に向かう方向に、ドレイン層20およびドレイン電極10の底上げがなされている。例えば、半導体装置1には、チップ終端部1tの途中から半導体装置1の外方に向かい、ドレイン層20およびドレイン電極10が半導体装置1の表面側(ソース電極11側)に徐々に近接する斜め領域1sが設けられている。斜め領域1sから半導体装置1のさらに外方には、セル領域1cのスーパージャンクション構造よりもさらにその厚み(スーパージャンクション構造の主面に対して略垂直な方向の厚み)を薄層化させた薄層領域(MOS形成領域)1tlが設けられている。そして、半導体装置1のセル領域1c、およびチップ終端部1tの一部は、斜め領域1sを介して薄層領域1tlにより取り囲まれた構成になっている。

また、半導体装置1のセル領域1cでは、p型ピラー領域22上に、例えば、p型シリコンからなるベース領域23が設けられている。ベース領域23は、n型ピラー領域21に対しても、pn接合している。ベース領域23の表層の一部には、例えば、n型シリコンからなるソース領域24が選択的に設けられている。

また、半導体装置1には、隣接するベース領域23間に、ゲート電極(トレンチゲート電極)25が設けられている。ゲート電極25の下端は、ベース領域23の底面よりも下方に位置している。このゲート電極25により、ソース領域24とn型ピラー領域21との間の電流経路が制御される。そして、ベース領域23周辺のn型ピラー領域21から、ベース領域23を経てソース領域24上に至る部分においては、ゲート絶縁膜26が設けられている。このゲート絶縁膜26により、ゲート電極25と、ベース領域23およびn型ピラー領域21との絶縁性が維持される。なお、ゲート電極25の材質は、例えば、ポリシリコンである。ゲート絶縁膜26の材質は、例えば、シリコン酸化膜(SiO)である。

また、半導体装置1には、ソース領域24上、およびソース領域24間のベース領域23上に、ソース電極11が設けられている。すなわち、ソース電極11は、ソース領域24およびベース領域23に電気的に接続されている。
また、上述したように、ドレイン層20の主面の反対側の面には、ドレイン電極10が設けられ、ドレイン電極10は、ドレイン層20と電気的に接続されている。

また、半導体装置1においては、ベース領域23が形成されていない領域のスーパージャンクション構造上に、絶縁膜30が形成されている。半導体装置1のセル領域1cにおいては、絶縁膜30上に、ソース電極11から延在させたフィールドプレート電極11faが設けられている。フィールドプレート電極11faの下方の絶縁膜30内には、別のフィールドプレート電極11fbが形成している。
このフィールドプレート電極11fbは、ゲート電極25と電気的に接続させてもよい(例えば、図2(b)参照)。これにより、内部ゲート抵抗の低減を図れる。さらに、内部ゲート抵抗の低減を図るために、ソース電極11からフィールドプレート電極11faを分離して、分離したフィールドプレート電極11faとフィールドプレート電極11fbとを導通させてもよい。あるいは、フィールドプレート電極11fb自体を電気的に浮遊電位(フローティング電位)としてもよい。

また、半導体装置1には、上述したように、チップ終端部1tにもスーパージャンクション構造を有している。チップ終端部1tの絶縁膜30上には、第1のチャネルストップ電極12が設けられている。このチャネルストップ電極12は、半導体装置1の平面内ではリング状であり、等電位である。チャネルストップ電極12は、ドレイン電極10と電気的に接続してもよく、それ自体を浮遊電位としてもよい。なお、その材質は、例えば、金属である。

また、半導体装置1は、チャネルストップ電極12の下方に、MOS構造を有している。
例えば、チャネルストップ電極12の下方には、絶縁膜30を介して、第2のチャネルストップ電極13が設けられている。薄層領域1tlの半導体層(スーパージャンクション構造部)からドレイン電極10にかけて、トレンチ14が形成されている。すなわち、トレンチ14の底は、ドレイン電極10にまで到達している。このトレンチ14内には、チャネルストップ電極13から電極13gが延在している。電極13gとトレンチ14内壁との間には、絶縁膜30が形成されている(例えば、図3参照)。
このようなMOS構造を薄層領域1tlに備えることにより、薄層領域1tlのp型ピラー領域22は、トレンチ14によって複数に分断(切断)される。これにより、ベース領域23に電気的に接続されたp型ピラー領域22は、その長手方向においてトレンチ14の手前で途切れた構造になる。

なお、チャネルストップ電極13は、チャネルストップ電極12と同様に、半導体装置1の平面内ではリング状になっている。チャネルストップ電極13は、チャネルストップ電極12と電気的に接続してもよく、ドレイン電極10と接続してもよい。あるいは、チャネルストップ電極13自体を浮遊電位としてもよい。なお、チャネルストップ電極13の材質はポリシリコンまたは金属である。そして、チャネルストップ電極13は、半導体装置1のセル領域1c、およびチップ終端部1tの一部を取り囲む構成になっている。 また、半導体装置1においては、薄層領域1tlにおいて、チャネルストップ電極12と、n型ピラー領域21との接触抵抗を下げるために、スーパージャンクション構造上に、n層領域31を設けている。これにより、チャネルストップ電極12の電位が安定する。

なお、半導体装置1の外方に例示された波線面は、半導体装置1のダイシングライン40である(例えば、図1、図2参照)。

このように、半導体装置1は、ドレイン層20と、ドレイン層20の主面上の全域に周期的に設けられた、複数のn型ピラー領域21と、n型ピラー領域21に隣接し、ドレイン層20の主面上の全域に周期的に設けられた、複数のp型ピラー領域22と、を有している。

また、半導体装置1は、p型ピラー領域22上に設けられた、ベース領域23と、ベース領域23の表面に選択的に設けられた、ソース領域24と、ドレイン層20に接続されたドレイン電極10と、ベース領域23およびソース領域24に電気的に接続されたソース電極11と、ソース領域24とn型ピラー領域21との間の電流経路を制御するゲート電極25と、を備えている。

そして、n型ピラー領域21およびp型ピラー領域22は、ドレイン層20の主面に対して略平行に交互に繰り返すスーパージャンクション構造を形成している。ここで、セル領域1cは、n型のソース領域24、p型のベース領域23およびゲート電極25を有している。このセル領域1cは、チップ終端部1tにより取り囲まれている。そして、ベース領域23に電気的に接続され、スーパージャンクション構造が交互に繰り返す方向に略垂直に延在するp型ピラー領域22は、セル領域1cからチップ終端部1tにまで延在し、チップ終端部1tの薄層領域1tl(チップ終端部1tの端部領域)でトレンチ14によって途切れている。

次に、半導体装置1の作用効果について説明する。
まず、半導体装置1においては、ドレイン電極10を正極とし、ソース電極11を負極またはグランド電位とする電圧を印加する。この状態で、ゲート電極25の電位をソース電極11の電位と同じにすると、ベース領域23においては、ソース領域24とn型ピラー領域21間が空乏化し、半導体装置1がオフ状態となる。

このとき、ソース電極11に電気的に接続されたp型ピラー領域22と、このp型ピラー領域22に隣接するn型ピラー領域21との間のpn接合面からも空乏層が広がり、ソース電極11の下方のp型ピラー領域22内およびn型ピラー領域21内に空乏層が拡がる。

また、半導体装置1においては、フィールドプレート電極11fa、11fbが設けられているので、フィールドプレート電極11faの下方のp型ピラー領域22内およびn型ピラー領域21内にも空乏層が形成されて、この空乏層がソース電極11下方に形成した空乏層と繋がる。これにより、ソース電極11の下方およびフィールドプレート電極11fa、11fbの下方の半導体層全体が空乏化される。これにより、電界が集中しやすい最外のベース領域23の端部の電界、フィールドプレート電極11fa、11fbの下方の半導体層表面の電界が緩和される。その結果、半導体装置1は、主電極間に高電圧が印加されても高耐圧を維持する。

また、本実施の形態においては、トレンチ14により、薄層領域1tlのp型ピラー領域22が分断されている。これにより、ソース電極11に電気的に接続されたp型ピラー領域22は、トレンチ14の手前で電気的に遮断された構成になる。すなわち、半導体装置1では、ドレイン電極10に電気的に接続されたn型ピラー領域21については、ダイシングライン40において、その側面が露出している。また、ソース電極11に電気的に接続されたp型ピラー領域22は、チップ終端部1tの端部領域においてトレンチ14によって分断され、ダイシングライン40にまで到達していない。

これに対し、このようなトレンチ14を設けないと、ソース電極11に電気的に接続されたp型ピラー領域22と、ドレイン電極10に電気的に接続されたn型ピラー領域21とがダイシングライン40において剥き出された状態になる。このような状態では、主電極間に電圧を印加するすると、ダイシングライン40にまで空乏層が到達し、ダイシングライン40近傍でのチップ破損、半導体装置1の耐圧値変動を招来してしまう。また、チップ端部においてリークが発生する場合がある。また、半導体装置1の信頼性試験では、本来の特性結果が正確に得られない場合もある。

しかしながら、半導体装置1では、ソース電極11に電気的に接続されたp型ピラー領域22をトレンチ14の手前で遮断した構造になっている。このような構造であれば、セル領域1cからの空乏層の拡がりは、トレンチ14の手前で確実に止められる。すなわち、上述した破損、耐圧値変動、リークは抑制され、半導体装置1の信頼性試験では、本来の特性結果が正確に得られる。

さらに、半導体装置1においては、チップ終端部1tにチャネルストップ電極12、13が設けられている。そして、チャネルストップ電極12、13の電位をドレイン層20と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、薄層領域1tlにまで、空乏層がより到達し難くなる。

一方、ゲート電極25に正の電位を印加すると、ベース領域23の表面近傍にチャネル層が形成されて、ソース領域24とn型ピラー領域21との間が導通する。すなわち、半導体装置1がオン状態となる。

次に、半導体装置1の製造工程について説明する。
図4〜図6は、半導体装置の製造工程を説明する要部図である。
まず、図4(a)に示すように、ウェハ状の半導体基板50表面の全面に、ストライプ状で均一幅の、n型ピラー領域21およびp型ピラー領域22を交互に形成する。

このようなn型ピラー領域21およびp型ピラー領域22の形成工程を、図4(a)のX−X’断面を用いてより詳細に説明する。
例えば、n型の半導体基板50を準備した後、図4(b)に示すように、この半導体基板50にライン・スペース状のフォトレジスト51をパターニングする。このフォトレジスト51の開口幅は、半導体基板50の全面において同じ幅とする。

次に、図4(c)に示すように、半導体基板50にRIE(Reactive Ion Etching)を施して、半導体基板50表面にトレンチ52を形成する。フォトレジスト51は、トレンチ52の形成後に除去される。

そして、図4(d)に示すように、エピタキシャル成長により、トレンチ52内にp型ピラー領域22を形成する。さらに、n型ピラー領域21とp型ピラー領域22の上面を、例えば、CMP研磨により平坦化する。
このような工程により、n型ピラー領域21およびp型ピラー領域22が半導体基板50の主面に対して略平行な方向に交互に繰り返すスーパージャンクション構造が形成される。

次に、半導体基板50のn型ピラー領域21およびp型ピラー領域22が交互に形成された領域内でチップ域(半導体チップ領域)を区分けする(図示しない)。チップ域のサイズは任意である。そして、それぞれに区分けされたチップにおいて主電極間に電流を通電する領域に、MOSゲート製造工程を施す。例えば、前記領域のp型ピラー領域22上に、ベース領域23を形成する。ベース領域23内には、ソース領域24を選択的に形成する。ベース領域23間には、ゲート絶縁膜26を介してゲート電極25を形成する。

また、ベース領域23を配置しない、スーパージャンクション構造上には、絶縁膜30を形成する。さらに、ベース領域23およびソース領域24上には、ソース電極11を形成する。なお、ソース電極11からは、フィールドプレート電極11faを延在させる。また、フィールドプレート電極11faを形成する前に、フィールドプレート電極11faの下方の絶縁膜30内に、フィールドプレート電極11fbを形成する。

また、本実施の形態では、上述したMOSゲート製造工程を実施する際に、薄層領域1tlにおいてもMOS構造を形成する。例えば、薄層領域1tlに、トレンチ14を形成した後、このトレンチ14内に、絶縁膜30を介して電極13g(チャネルストップ電極13)を形成する。すなわち、チャネルストップ電極13、トレンチ14等は、MOSゲート電極工程と同様な形態であるので、これらは同じ工程で実施される。また、チャネルストップ電極13上には、絶縁膜30を介してチャネルストップ電極12を形成する。
この状態を、図5(a)に示す。

次に、図5(b)に示すように、半導体基板50全面のスーパージャンクション構造が残存するように、半導体基板50の裏面側を研磨する。なお、この段階で研磨した面を第1の研磨面(表出面)53とする。研磨手段は、例えば、CMP、エッチング等に従う。

次に、図5(c)に示すように、それぞれのチップの研磨面53上に、選択的にレジスト54を形成する。例えば、セル領域1c上にレジスト54を形成しつつ、斜め領域1sおよび薄層領域1tlを除いたチップ終端部1t上にもレジスト54を形成する。

次に、図6(a)に示すように、レジスト54から表出された研磨面53にエッチング加工を施す。例えば、斜め領域1sにおいては、スーパージャンクション構造が斜めにエッチングされて、半導体基板50の裏面側に、第2の表出面55が形成される。薄層領域1tlにおいては、スーパージャンクション構造が研磨面53と略平行にエッチングされて、半導体基板50の裏面側に第3の表出面56が形成される。これにより、半導体基板50の裏面側は、研磨面53と、傾斜した表出面55と、表出面56とが連続した構成になる。薄層領域1tlにおいては、研磨面53よりも底上げされた表出面56が形成される。なお、エッチングは、例えば、アルカリ水溶液(KOH溶液)を用いたウェットエッチングが適用される。

次に、レジスト54を除去した後、図6(b)に示すように、研磨面53、表出面55、56上に、ドレイン層20を形成する。ドレイン層20は、例えば、研磨面53、表出面55、56に、イオン注入並びに固相拡散(加熱処理、レーザアニール等)を施すことにより形成する。

このような工程により、ベース領域23に電気的に接続され、スーパージャンクション構造が交互に繰り返す方向に略垂直に延在するp型ピラー領域22は、チップ終端部1tにおいてその一部が除去されて、チップ域の端部(ダイシングライン40)にまで到達しない構成になる(図2参照)。換言すれば、ベース領域23に電気的に接続されたp型ピラー領域22は、半導体チップ領域の端部にまで連続しない構成になる。

そして、図6(c)に示すように、ドレイン層20上にドレイン電極10を形成する。続いて、半導体基板50をダイシングライン40で分断する。これにより、半導体基板50から個片化された半導体装置1が形成する。

なお、本実施の形態では、ドレイン層20を形成する際の固相拡散をより迅速に処理できるように、ドレイン層20の厚みを10μm以下としている。表出面55は、緩やかな傾斜面としている。その結果、イオン注入工程では、研磨面53、表出面55、56に効率よく不純物が注入されて、不純物濃度に斑のないドレイン層20が形成する。

また、本実施の形態では、半導体基板50の表面側および裏面側のウェハプロセスを適用する都合上、半導体基板50の表面側と裏面側との位置(アライメント)が対応可能なマーキングを、半導体基板50の表面側および裏面側に施してもよい。

このような製造方法であれば、半導体基板50にスーパージャンクション構造を形成した後でも、任意のチップサイズを画定できるので、半導体装置1のチップサイズを容易に変えることができる。

従って、チップサイズが市場の動向により変動しても、その切り替えに迅速に対応し得る。例えば、大量生産が必要とされるチップサイズと、少量生産で済むチップサイズの切り替えを容易に遂行することができる。その結果、少量生産で済む素子の不良在庫が生じ難い。また、任意のチップサイズの半導体装置を製造しても、ソース電極11に電気的に接続されたp型ピラー領域22がトレンチ14の手前で必ず遮断される。これにより、全てのチップサイズにおいて、信頼性の高い半導体装置が形成する。

これに対し、ダイシングライン近傍に、高抵抗層を配置したり、あるいは、スーパージャンクション構造の幅をチップ内域とダイシングライン近傍で変えたりする構造では、ウェハプロセス途中でのチップサイズの変更が難しい。例えば、一旦、半導体基板50にスーパージャンクション構造を形成してしまうと、チップサイズ変更の要求があっても、その部分を高抵抗層に変更したり、その幅を変更することは困難である。

また、本実施の形態では、スーパージャンクション構造を備えた半導体基板50を、予め別工程により大量に製造しても何ら問題がない。そして、予めスーパージャンクション構造を備えた半導体基板50から半導体装置1を製造できるので、半導体装置1の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。
また、本実施の形態によれば、半導体装置1の平面内または半導体基板50内において、異なる幅のスーパージャンクション構造を形成する必要がない。

例えば、チップ内において、異なるピラー幅のスーパージャンクション構造を必要とする場合は、半導体基板50に異なる幅のトレンチを形成する必要がある。このためには、パターン間隔の異なるレジストパターンを半導体基板50上に形成して、ウェハプロセスを進行させなければならない。

しかし、レジストパターンの間隔が異なると、レジストベーキングの際に、レジスト体積の伸縮率依存を受け易い。これにより、半導体基板50の場所によっては目的の開口幅とは異なる開口幅になる場合がある。これを防止するためには、予め場所ごとのレジストの伸縮率依存を見込んで、特殊な露光用マスクを設計する必要がある。

しかし、本実施の形態では、均一幅のスーパージャンクション構造を備えた半導体基板50を形成することで足りる。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。

さらに、スーパージャンクション構造を形成する際、トレンチ開口幅がチップ内で異なる場合、p型ピラー領域22のエピタキシャル工程においては、トレンチの開口幅が狭くなるほど、p型ピラー領域22内にボイドが発生し易い。また、半導体基板50においては、ウェハ外周ほど、種々の面方位が混在している場合がある。このため、半導体基板50の外周では、p型ピラー領域22のエピタキシャル成長速度の面方位依存性によって、p型ピラー領域22内にボイドが発生し易い。

しかしながら、本実施の形態では、半導体基板50表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。また、半導体基板50の外周部分については、素子形成に利用しない。その結果、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。

次に、半導体装置の変形例について説明する。以下の図では、図1〜図6と同一の部材には、同一の符号を付し、その説明の詳細については適宜省略する。

図7および図8は、半導体装置の要部図である。ここで、図7(a)には、半導体装置の要部平面が示され、図7(b)には、図7(a)のA−A’斜視断面が示されている。図8(a)には、図7(a)のB−B’斜視断面が示され、図8(b)には、図7(a)のC−C’斜視断面が示されている。なお、図7(a)には、本実施の形態に係わる半導体装置2のスーパージャンクション構造部のみを示している。また、図7(a)のB−B’方向(または、C−C’方向)を第1の方向とし、A−A’方向を第2の方向とする。 これらの図7、図8に基づき、半導体装置2の構造について説明する。
半導体装置2は、縦型のパワーMOSFET素子であり、主電流の経路が形成されるセル領域2cと、このセル領域2cを囲むように形成されたチップ終端部2tとを有している。
具体的には、半導体装置2は、高不純物濃度のn型シリコンからなるドレイン層20を有している。ドレイン層20の主面上には、例えば、n型シリコンからなるn型ピラー領域21と、p型シリコンからなるp型ピラー領域22とが形成されている。p型ピラー領域22(または、n型ピラー領域21)の長手方向(B−B’方向)は、半導体装置2のチップ終端部2tにまで延在している。すなわち、セル領域2cおよびチップ終端部2tを含めたドレイン層20の主面全域上では、pn接合が周期的に配列したスーパージャンクション構造を有している。

また、半導体装置2においては、ベース領域23が形成されていない領域のスーパージャンクション構造上に、絶縁膜30が形成されている。チップ終端部2tの絶縁膜30上には、チャネルストップ電極12が設けられている。このチャネルストップ電極12は、半導体装置2の平面内ではリング状であり、等電位である。また、半導体装置2は、チャネルストップ電極12の下方に、MOS構造を有している。この領域をMOS形成領域2mとする。

例えば、チャネルストップ電極12の下方には、絶縁膜30を介して、チャネルストップ電極13が設けられている。MOS形成領域2mの半導体層(スーパージャンクション構造部)からドレイン層20にかけて、トレンチ14が形成されている。すなわち、トレンチ14の底は、ドレイン層20にまで到達している。このトレンチ14内には、チャネルストップ電極13から電極13gが延在している。電極13gとトレンチ14内壁との間には、絶縁膜30が形成されている。

半導体装置2に、このようなMOS構造を備えることにより、MOS形成領域2mのp型ピラー領域22は、トレンチ14によって複数に分断(切断)される(例えば、図8参照)。これにより、ベース領域23に電気的に接続されたp型ピラー領域22は、その長手方向においてトレンチ14の手前で途切れた構造になる。このような半導体装置2では、ドレイン電極10に電気的に接続されたn型ピラー領域21については、ダイシングライン40において、その側面が露出している。また、ソース電極11に電気的に接続されたp型ピラー領域22は、MOS形成領域2m(チップ終端部2tの端部領域)においてトレンチ14によって分断され(途切れ)、ダイシングライン40にまで到達していない。

このような構造であれば、主電極間に高電圧を印加しても、セル領域2cからの空乏層の拡がりは、トレンチ14の手前で確実に止められる。また、チャネルストップ電極12、13の電位をドレイン層20と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、MOS形成領域2mにまで、空乏層がより到達し難くなる。すなわち、半導体装置2は、半導体装置1と同様に、ダイシングライン40近傍での破損が起き難く、耐圧値が変動し難くなる。また、チップ端部においてリークが発生することもない。さらに、半導体装置2の信頼性試験では、本来の特性結果が正確に得られる。

また、半導体装置2の製造においても、ウェハ全面にスーパージャンクション構造を形成した半導体基板50を用いることができる。従って、半導体基板50にスーパージャンクション構造を形成した後でも、任意のチップサイズを画定できる。すなわち、半導体装置2においては、そのチップサイズを容易に変えることができる。

また、本実施の形態では、スーパージャンクション構造を備えた半導体基板50を、予め別工程により大量に製造しても何ら問題がない。そして、半導体装置2の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。

また、本実施の形態によれば、半導体装置2の平面内または半導体基板50内において、異なる幅のスーパージャンクション構造を形成する必要がない。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。

さらに、本実施の形態では、半導体基板50表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。半導体基板50の外周部分については、素子形成に利用しない。その結果、上述したように、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。

図9および図10は、半導体装置の要部図である。ここで、図9(a)には、半導体装置の要部平面が示され、図9(b)には、図9(a)のA−A’斜視断面が示されている。図10(a)には、図9(a)のB−B’斜視断面が示され、図10(b)には、図9(a)のC−C’斜視断面が示されている。なお、図9(a)には、本実施の形態に係わる半導体装置3のスーパージャンクション構造部のみを示している。また、図9(a)のB−B’方向(またはC−C’方向)を第1の方向とし、A−A’方向を第2の方向とする。

半導体装置3は、縦型のパワーMOSFET素子であり、主電流の経路が形成されるセル領域3cと、このセル領域3cを囲むように形成されたチップ終端部3tとを有している。
具体的には、半導体装置3は、高不純物濃度のn型シリコンからなるドレイン層20を有している。ドレイン層20の主面上には、例えば、n型シリコンからなるn型ピラー領域21と、p型シリコンからなるp型ピラー領域22とが形成されている。p型ピラー領域22(または、n型ピラー領域21)の長手方向(B−B’方向)は、半導体装置3のチップ終端部3tにまで延在している。すなわち、セル領域3cおよびチップ終端部3tを含めたドレイン層20の主面全域上では、pn接合が周期的に配列したスーパージャンクション構造を有している。

また、半導体装置3においては、ベース領域23が形成されていない領域のスーパージャンクション構造上に、絶縁膜30が形成されている。チップ終端部3tの絶縁膜30上には、チャネルストップ電極12が設けられている。このチャネルストップ電極12は、半導体装置3の平面内ではリング状であり、等電位である。また、半導体装置3は、ダイシングライン40よりも内側に、溝状の凹部41を設けている。このような凹部41は、例えば、エッチングにより形成される。凹部41の側面41wにおいては、チャネルストップ電極12および絶縁膜30が表出している。凹部41の底面41bにおいては、絶縁膜30が表出している。凹部41の底面41bに形成された絶縁膜30は、ドレイン層20に接触している。

半導体装置3に、このような凹部41を備えることにより、ベース領域23に電気的に接続されたp型ピラー領域22は、その長手方向において凹部41の側面に設けられた絶縁膜30により遮断された構造になる。すなわち、p型ピラー領域22は、チップ終端部3t内でドレイン電極10の端部上に設けられた凹部41により途切れている。
すなわち、半導体装置3では、セル領域3cを囲むチップ終端部3t内において、ベース領域23に接続され、n型ピラー領域21及びp型ピラー領域22が交互に繰り返す方向に対して略垂直に延在するp型ピラー領域22およびn型ピラー領域21の長手方向の端面42が、図10に表したように、チップ終端部3tの端部(ダイシングライン40)からセル領域3cに向かって後退している。そして、p型ピラー領域22およびn型ピラー領域21の端面42は、絶縁膜30で被覆されている。これにより、p型ピラー領域22およびn型ピラー領域21は、チップ終端部3tの端部領域において途切れた構造になる。

このような構造であれば、主電極間に高電圧を印加しても、セル領域3cからの空乏層の拡がりは、凹部41の側面に設けられた絶縁膜30の手前で確実に止められる。また、チャネルストップ電極12の電位をドレイン層20と同じにするか、あるいは、浮遊電位にすることで、チップ端部近傍における電界の勾配がさらに緩和される。その結果、凹部41近傍にまで、空乏層がより到達し難くなる。すなわち、半導体装置3は、半導体装置1と同様に、ダイシングライン40近傍での破損が起き難く、耐圧値が変動し難くなる。また、チップ端部においてリークが発生することもない。

特に、半導体装置3では、n型ピラー領域21及びp型ピラー領域22が交互に繰り返す方向に略垂直に延在するp型ピラー領域22およびn型ピラー領域21の長手方向の端面42を、図10に表したように、ダイシングライン40からセル領域3cに向かって後退させている。そして、p型ピラー領域22およびn型ピラー領域21の端面42を、絶縁膜30により被覆している。このような構造であれば、ダイシングライン40で半導体基板50を切断しても、それぞれの端面42に被覆させた絶縁膜30表面は切断面とはならず、絶縁膜30に欠陥(クラック)が生じない。これにより、p型ピラー領域22およびn型ピラー領域21の端面42を被覆する絶縁膜30は、高い耐圧性を維持できる。その結果として、半導体装置3の信頼性試験では、本来の特性結果が正確に得られる。

また、半導体装置3の製造においても、ウェハ全面にスーパージャンクション構造を形成した半導体基板50を用いることができる。従って、半導体基板50にスーパージャンクション構造を形成した後でも、任意のチップサイズを設定できる。すなわち、半導体装置3においては、そのチップサイズを容易に変えることができる。

また、本実施の形態では、スーパージャンクション構造を備えた半導体基板50を、予め別工程により大量に製造しても何ら問題がない。そして、半導体装置3の製造工程は、スーパージャンクション構造から上層のプロセスが律速になる。その結果、半導体装置の製造工程の短縮化が図れる。

また、本実施の形態によれば、半導体装置3の平面内または半導体基板50内において、異なる幅のスーパージャンクション構造を形成する必要がない。従って、上述したような露光用マスクを設計する手間を省くことができる。これにより、半導体装置のコストダウンが図れる。

さらに、本実施の形態では、半導体基板50表面の全面に、均一幅のスーパージャンクション構造を形成し、この部分のみを素子形成に利用する。また、半導体基板50の外周部分については、素子形成に利用しない。その結果、上述したように、ボイド発生が抑制されたスーパージャンクション構造が形成する。
このように、本実施の形態によれば、半導体装置の生産性が向上し、且つ信頼性の高い半導体装置が実現する。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
例えば、スーパージャンクション構造の形成プロセスは、上述した方法に限定されない。具体的には、ドレイン層20の主面上に高抵抗半導体層を結晶成長し、その表面にp型ドーパントとn型ドーパントをそれぞれイオン注入した後、高抵抗半導体層を結晶成長するプロセスを繰り返す形成プロセスも本実施の形態に含まれる。

また、トレンチ型のゲート電極25の代わりに、プレーナ型のゲート電極を設けてもよい。
また、上述したトレンチ14、凹部41については、n型ピラー領域11及びp型ピラー領域22が交互に繰り返す方向に略垂直に延在する方向に設ければ、本発明の効果を発揮できることから、トレンチ14、凹部41については、前記交互に繰り返す方向には設けない構造も本実施の形態に含まれる。

また、本実施の形態においては、縦型のパワーMOSFET素子を例示したが、IGBT素子等の他のスイッチングデバイスにも適用可能である。また、半導体の材質は、Si(シリコン)に限定されるものではなく、炭化珪素(SiC)、窒化ガリウム(GaN)を適用してもよい。

1、2、3 半導体装置
1c、2c、3c セル領域
1t、2t、3t チップ終端部
1tl 薄層領域
1s 斜め領域
2m MOS形成領域
10 ドレイン電極
11 ソース電極
11fa、11fb フィールドプレート電極
12、13 チャネルストップ電極
13g 電極
14、52 トレンチ
20 ドレイン層
21 n型ピラー領域
22 p型ピラー領域
23 ベース領域
24 ソース領域
25 ゲート電極
26 ゲート絶縁膜
30 絶縁膜
31 n層領域
40 ダイシングライン
41 凹部
41b 底面
41w 側面
42 端面
50 半導体基板
51 フォトレジスト
53 研磨面
54 レジスト
55、56 表出面

Claims (5)

  1. 第1導電型の半導体層と、
    前記第1導電型の半導体層の主面上の全域においてそれぞれが第1の方向に延在し、前記第1の方向に対して略垂直な第2の方向に沿って交互に設けられた第1導電型の半導体ピラー領域及び第2導電型の半導体ピラー領域と、
    セル領域において前記第2導電型の半導体ピラー領域の上に設けられた、第2導電型の半導体領域と、
    前記第2導電型の半導体領域の表面に選択的に設けられた、第1導電型の半導体領域と、
    前記第1導電型の半導体層に接続された第1の主電極と、
    前記第1導電型の半導体領域および前記第2導電型の半導体領域に接続された第2の主電極と、
    前記第1導電型の半導体領域と前記第1導電型の半導体ピラー領域との間の電流経路を制御する制御電極と、
    を備え、
    前記セル領域は、前記第1導電型の半導体領域、前記第2導電型の半導体領域および前記制御電極を有し、
    前記第2導電型の半導体ピラー領域は、前記セル領域から前記セル領域を囲むチップ終端部まで延在し、且つ前記チップ終端部の端部領域において途切れていることを特徴とする半導体装置。
  2. 前記第2導電型の半導体ピラー領域は、前記チップ終端部に設けられたトレンチ溝により分断され、
    前記トレンチ溝内には、絶縁膜を介して導電部材が設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記導電部材は、前記第1の主電極に接続されているか、または、電気的に浮遊状態にあることを特徴とする請求項2に記載の半導体装置。
  4. 前記第1導電型の半導体ピラー領域及び前記第2導電型の半導体ピラー領域の前記第1の方向における端面は、前記チップ終端部においてチップの端から後退し、且つ絶縁膜により被覆されていることを特徴とする請求項1記載の半導体装置。
  5. 前記第1導電型の半導体ピラー領域及び第2導電型の半導体ピラー領域の前記主面に対して垂直な方向にみた厚みは、前記チップ終端部の少なくとも一部において前記セル領域よりも薄いことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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