JP2008210899A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】耐圧の低下をまねかず低オン抵抗化が図れる半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体層と、
前記半導体層の主面に接して、前記主面上に選択的に設けられた複数の第２導電型の第１の半導体領域と、
前記第１の半導体領域に隣接し、且つ隣り合う前記第１の半導体領域間で底部がつながりつつ前記半導体層の主面に接している複数の第１導電型の第２の半導体領域と、
前記第２の半導体領域に隣接して前記第２の半導体領域の前記底部の上に設けられた第２導電型の第３の半導体領域と、
を備え、
前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域は、前記半導体層の主面に対して略平行な方向に繰り返して配列されたことを特徴とする半導体装置
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

従来、半導体基板の主面に対して略平行な方向にＰ型の半導体領域と、Ｎ型の半導体領域とが交互に繰り返して配列された構造が知られている（例えば、特許文献１参照）。

ＰＮ半導体領域のうち例えばＮ型半導体領域は、オン時には主電流経路として機能するため、そのＮ型半導体領域における不純物濃度を高めればオン抵抗を小さくできる。また、耐圧確保のためＰ型半導体領域の不純物濃度もＮ型半導体領域と同程度にする必要がある。しかし、ＰＮ各半導体領域の不純物濃度を高くすると、オフ時には完全空乏化しにくくなり、耐圧の低下が懸念される。したがって、低オン抵抗且つ高耐圧の両立を図るには、不純物濃度を高めても完全空乏化しやすいようにＰＮ各半導体領域の幅を小さくする必要がある。

しかし、特許文献１では、Ｎ型シリコン層にトレンチを形成し、そのトレンチ内にＰ型シリコン層を埋め込むことで、ＰＮの半導体領域の繰り返し構造を形成しており、ＰＮ各半導体領域の微細化の限界がトレンチ形成が可能な幅によって決まるため、不純物濃度を高めることによるさらなる低オン抵抗化が困難であった。
特開２００５−３１７９０５号公報

本発明は、耐圧の低下をまねかず低オン抵抗化が図れる半導体装置及びその製造方法を提供する。

本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面に接して、前記主面上に選択的に設けられた複数の第２導電型の第１の半導体領域と、前記第１の半導体領域に隣接し、且つ隣り合う前記第１の半導体領域間で底部がつながりつつ前記半導体層の主面に接している複数の第１導電型の第２の半導体領域と、前記第２の半導体領域に隣接して前記第２の半導体領域の前記底部の上に設けられた第２導電型の第３の半導体領域と、を備え、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域は、前記半導体層の主面に対して略平行な方向に繰り返して配列されたことを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられた第２の半導体層に形成された第１のトレンチ内で互いに隣接して交互に繰り返して設けられた第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を有する半導体繰り返し構造層と、前記半導体繰り返し構造層を貫通して前記第１の半導体層に至る第２のトレンチ内に設けられ、前記第１の半導体領域及び前記第１の半導体層に接する導電材と、を備えたことを特徴とする半導体装置が提供される。

また、本発明のさらに他の一態様によれば、第１導電型の第１の半導体層の主面上に形成された第２導電型の第２の半導体層に前記第１の半導体層の主面に達するトレンチを形成し、前記トレンチを挟んで離間する複数の第２導電型の第１の半導体領域を形成する工程と、前記第１の半導体領域及び前記トレンチの底面を覆う第１導電型の第２の半導体領域を形成する工程と、前記トレンチ内における前記第２の半導体領域で囲まれた部分に第２導電型の第３の半導体領域を埋め込む工程と、前記第２の半導体領域及び前記第３の半導体領域の表面を除去して、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域が、前記第１の半導体層の主面に対して略平行な方向に繰り返して配列された構造を露出させる工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

また、本発明のさらに他の一態様によれば、第１導電型の第１の半導体層の主面上に形成された第２の半導体層に第１のトレンチを形成する工程と、前記第１のトレンチ内に、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とを交互に隣接させて繰り返し形成する工程と、前記第１の半導体領域及び前記第２の半導体領域の表面を除去して、前記第１の半導体領域と前記第２の半導体領域とが繰り返された構造を露出させる工程と、前記第１の半導体領域と前記第２の半導体領域とが繰り返された部分を貫通して前記第１の半導体層に至る第２のトレンチを形成する工程と、前記第２のトレンチ内に導電材を埋め込んで、前記導電材を介して前記第１の半導体領域と前記第１の半導体層とを接続する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、耐圧の低下をまねかず低オン抵抗化が図れる半導体装置及びその製造方法が提供される。

以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を表す模式図である。

例えばＮ^＋型シリコンからなる第１の半導体層（または半導体基板）２の主面上に、Ｐ型シリコンからなる第１の半導体領域１１と、Ｎ型シリコンからなる第２の半導体領域１２と、Ｐ型シリコンからなる第３の半導体領域１３とが、第１の半導体層２の主面に対して略平行な方向に繰り返して（周期的に）配列されている。すなわち、Ｐ型半導体領域とＮ型半導体領域とが、第１の半導体層２の主面に対して略平行な方向に交互に繰り返されて配列されている。

第１の半導体領域１１は、第１の半導体層２の主面に接して、その主面上に選択的に複数設けられている。第２の半導体領域１２も、第１の半導体層２の主面に接して、その主面上に設けられている。第１の半導体領域１１と第２の半導体領域１２とは、ＰＮ接合を形成して隣接している。

第２の半導体領域１２は、第１の半導体領域１１間で、断面凹状に設けられている。すなわち、第２の半導体領域１２を間に挟む一対の第１の半導体領域１１におけるそれぞれの内側に隣接する一対の第２の半導体領域１２は、互いの底部どうしがつながっており、その底部は第１の半導体層２の主面に接している。それら一対の第２の半導体領域１２の間に、第３の半導体領域１３が設けられている。第３の半導体領域１３は、前記一対の第２の半導体領域１２に囲まれた部分であって、それら一対の第２の半導体領域１２をつなぐ底部の上に設けられている。第３の半導体領域１３の側面及び底面は、第２の半導体領域１２に対してＰＮ接合している。

第１の半導体領域１１及び第３の半導体領域１３のそれぞれの上には、Ｐ型シリコンからなる第４の半導体領域（ベース領域）１４が設けられている。第４の半導体領域１４の表面には、Ｎ^＋型シリコンからなる第５の半導体領域（ソース領域）１５が選択的に設けられている。

第２の半導体領域１２から、第４の半導体領域１４を経て第５の半導体領域１５に至る部分の上には、例えば酸化シリコンからなる絶縁膜１７が設けられている。その絶縁膜１７中に、制御電極１６が設けられている。

第５の半導体領域１５の一部、および第４の半導体領域１４における第５の半導体領域１５間の部分の上には、第４の半導体領域１４及び第５の半導体領域１５の表面に接する第１の主電極（ソース電極）１８が設けられている。第１の半導体層２の主面の反対側の面には、第２の主電極（ドレイン電極）１９が設けられている。

第１〜第５の各半導体領域１１〜１５の平面パターンとしては、図２に表すようなストライプ状、図３に表すような同心円状などのパターンを一例として挙げることができる。図３においては、第３の半導体領域１３（およびその上に設けられた第４の半導体領域１４）を中心に各半導体領域が同心円状に形成されている。

本実施形態に係る半導体装置において、スイッチングオン時、制御電極１６に所望の制御電圧（ゲート電圧）が印加されると、絶縁膜１７を介して制御電極１６が対向する部分にＮチャネルが形成され、第５の半導体領域１５、Ｎチャネル、第２の半導体領域１２および第１の半導体層２を介して、第１の主電極１８と第２の主電極１９との間に電流が流れる。

スイッチングオフ時には、各半導体領域のＰＮ接合部から空乏層が伸び、第１の主電極１８と第２の主電極１９との間の主電流経路を遮断し、高い耐圧を実現できる。

次に、図４〜図５は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。

まず、図４（ａ）に表すように、Ｎ^＋型シリコンからなる第１の半導体層２の主面上に、Ｐ型シリコンからなる第２の半導体層３をエピタキシャル成長法により形成する。次に、図４（ｂ）に表すように、第２の半導体層３に、第１の半導体層２の主面に達する複数のトレンチＴを選択的に形成する。このトレンチＴは、第２の半導体層３の表面に形成された例えば酸化膜をマスクとして、第２の半導体層３を選択的にＲＩＥ（Reactive Ion Etching）することによって形成される。このトレンチＴを形成することで、トレンチＴを挟んで離間する複数のＰ型シリコンからなる第１の半導体領域１１が、第１の半導体層２の主面上に設けられる。

次に、図４（ｃ）に表すように、第１の半導体領域１１の上面、側面、およびトレンチＴの底面を覆うＮ型シリコンからなる第２の半導体領域１２を、例えばエピタキシャル成長法にて形成する。続いて、第２の半導体領域１２によってトレンチＴが完全にふさがる前に、エピタキシャル成長法によってＰ型シリコンからなる第３の半導体領域を、図５（ａ）に表すように形成する。図４（ｃ）の状態では完全にふさがっていなかったトレンチＴ内における第２の半導体領域１２で囲まれた部分に、第３の半導体領域１３は埋め込まれる。

前述した工程におけるエピタキシャル成長は、シリコンの原料ガスとして例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と、ハロゲン化物（例えば塩酸）との混合ガスを、例えば９００〜１１００℃の条件下でウェーハに供給して行うことができる。あるいは、ジクロルシランの代わりに、シリコンの原料ガスとしてモノシラン（ＳｉＨ_４）を用いてもよく（この場合、温度条件は例えば８５０〜１０５０℃）、あるいはシリコンの原料ガスとしてトリクロルシラン（ＳｉＨＣｌ_３）を用いてもよい（この場合、温度条件は例えば１０５０〜１２００℃）、あるいはシリコンの原料ガスとして四塩化珪素（ＳｉＣｌ４）を用いてもよい（この場合、温度条件は例えば１１５０〜１２５０℃）。

次に、第２の半導体領域１２及び第３の半導体領域１３において、第１の半導体領域１１の上面より上の表面部分を、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、図５（ｂ）に表すように、表面にＰ型半導体領域とＮ型半導体領域とが交互に繰り返された構造が露出する。

そのＰＮ半導体領域の繰り返し構造部の表面上には、以降、公知の方法により、制御電極（ゲート電極）１６、第４の半導体領域（ベース領域）１４、第５の半導体領域（ソース領域）１５などのＭＩＳ(Metal Insulator Semiconductor）構造が形成されていく。なお、ＭＩＳ構造は、プレーナゲート型の構造に限らず、トレンチゲート型の構造であってもよい。

第２の半導体領域１２は、オン時には主電流経路として機能するため、第２の半導体領域１２における不純物濃度を高めればオン抵抗を小さくできる。なお、耐圧確保のため、第２の半導体領域１２に対してＰＮ接合する第１の半導体領域１１、第３の半導体領域１３それぞれの不純物濃度も第２の半導体領域１２と同程度にする必要がある。しかし、それら各半導体領域１１〜１３の不純物濃度を高くすると、オフ時には完全空乏化しにくくなり、耐圧の低下が懸念される。したがって、低オン抵抗且つ高耐圧の両立を図るには、不純物濃度を高めても完全空乏化しやすいように各半導体領域１１〜１３の幅（ＰＮ並列構造が繰り返されている方向のピッチ）を小さくする必要がある。

従来、特許文献１のように、Ｎ型シリコン層にトレンチを形成し、そのトレンチ内にＰ型シリコン層を埋め込むことで、ＰＮ半導体領域の繰り返し構造を得る方法では、各ＰＮ半導体領域の微細化の限界がトレンチ形成が可能な幅によって決まるため、耐圧を確保しつつ不純物濃度を高めることによるさらなる低オン抵抗化が困難であった。

これに対して、本実施形態では、トレンチＴ内にＮ型の第２の半導体領域１２を形成し、その第２の半導体領域１２によってトレンチＴがふさがる前に、Ｐ型の第３の半導体領域１３を第２の半導体領域１２の内側に形成するので、一つのトレンチＴ内に２本のＮ型半導体領域（第２の半導体領域）１２と１本のＰ型半導体領域（第３の半導体領域）１３とが形成される。

現状、半導体層に安定してトレンチＴを形成するには、トレンチＴの幅は４〜６（μｍ）が限界であり、例えば６（μｍ）の幅のトレンチＴを形成した場合、従来は交互に繰り返して配列されるＰ型半導体領域及びＮ型半導体領域それぞれの幅はトレンチＴの幅によって決まり６（μｍ）であった。これに対して、本実施形態では、同じく６（μｍ）の幅のトレンチＴを形成した場合には、前述したようにそのトレンチＴ内に２本のＮ型半導体領域（第２の半導体領域）１２と１本のＰ型半導体領域（第３の半導体領域）１３とが形成されるので、ＰＮの各半導体領域の幅は約２（μｍ）となり、従来の６（μｍ）に対して１／３ほどになる。各ＰＮ半導体領域の微細化によって、不純物濃度を高めても完全空乏化しやすくなり、この結果、必要耐圧を確保しつつ低オン抵抗化を実現できる。このような本実施形態に係る半導体装置は、特に、高耐圧・低オン抵抗が要求されるスイッチング素子に好適である。

また、本実施形態に係る半導体装置では、第１の半導体領域１１間に設けられた一対の第２の半導体領域１２は底部でつながっており、そのつながった部分が、ドレイン層として機能する第１の半導体層２の主面に接している。すなわち、１本１本の第２の半導体領域１２がそれぞれ独立して第１の半導体層２に接する場合に比べて、本実施形態では、第２の半導体領域１２と第１の半導体層２とが接する部分の面積が約３倍となり、その接触部分の抵抗を低減でき、低オン抵抗化を図れる。

［第２の実施形態］
図６は、本発明の第１の実施形態に係る半導体装置の要部断面構造を表す模式図である。なお、図６においては、ＰＮ半導体領域の繰り返し構造部の表面上のＭＩＳ構造部は省略している。
図７は、そのＭＩＳ構造部付近の拡大断面を表す模式図である。

例えばＮ^＋型シリコンからなる第１の半導体層（または半導体基板）２の主面上に、Ｎ型シリコンからなる複数の第１の半導体領域２１と、Ｐ型シリコンからなる複数の第２の半導体領域２２とが繰り返して形成された構造を有する半導体繰り返し構造層３１が設けられている。第１の半導体領域２１と第２の半導体領域２２とは、後述するように、第１の半導体層２の主面上に設けられた第２の半導体層３（例えばＰ型シリコンからなる）に形成された第１のトレンチＴ１内に交互に繰り返して形成される。

第１の半導体領域２１及び第２の半導体領域２２は、それぞれ、断面凹（もしくはＵ字）状に形成され、互いに隣接してＰＮ接合を形成している。第１の半導体領域２１と第２の半導体領域２２とが厚み方向に積層されている部分を貫通して第２のトレンチＴ２が形成され、そのトレンチＴ２の内部に導電材２６が埋め込まれている。導電材２６は、第１の半導体領域２１及び第２の半導体領域２２と同じ半導体（例えばシリコン）からなる。

第２のトレンチＴ２及びその内部に埋め込まれた導電材２６の底部は、第１の半導体層２の主面よりもわずかに第２の半導体層２の内部に達し、導電材２６は第１の半導体層２に接している。第２のトレンチＴ２は、第１の半導体領域２１と第２の半導体領域２２とが厚み方向に積層されている部分を貫通して形成されるため、トレンチＴ２の側面には第１の半導体領域２１及び第２の半導体領域２２が露出し、その結果、トレンチＴ２内に埋め込まれた導電材２６は、トレンチＴ２の側面にて、第１の半導体領域２１と第２の半導体領域２２とに接している。結果として、第１の半導体領域２１と第１の半導体層２とが導電材２６を介して電気的に接続され、オン時における主電流経路が確保される。

半導体繰り返し構造層３１において、トレンチＴ２及び導電材２６の上のくぼみには、例えばシリカからなる絶縁層２７が埋め込まれて、半導体繰り返し構造層３１の表面が平坦化されている。その絶縁層２７と、上記くぼみの内壁面（本実施形態では、例えば第２の半導体領域２２の内面）との間には、例えば酸化シリコンからなる絶縁膜２５が介在されている。

トレンチＴ２及び導電材２６のまわりを除く部分では、第１の半導体領域２１と第２の半導体領域２２とが、第１の半導体層２の主面に対して略平行な方向に交互に繰り返して配列されている。すなわち、Ｐ型半導体領域とＮ型半導体領域とが、第１の半導体層２の主面に対して略平行な方向に交互に繰り返されて配列されている。

図７に表すように、第２の半導体領域２２の上には、Ｐ型シリコンからなる第４の半導体領域（ベース領域）１４が設けられている。第４の半導体領域１４の表面には、Ｎ^＋型シリコンからなる第５の半導体領域（ソース領域）１５が選択的に設けられている。

第１の半導体領域２１から、第４の半導体領域１４を経て第５の半導体領域１５に至る部分の上には、例えば酸化シリコンからなる絶縁膜１７が設けられている。その絶縁膜１７中に、制御電極１６が設けられている。

第５の半導体領域１５の一部、および第４の半導体領域１４における第５の半導体領域１５間の部分の上には、第４の半導体領域１４及び第５の半導体領域１５の表面に接する第１の主電極（ソース電極）１８が設けられている。また、第１の半導体層２の主面の反対側の面には、図示しない第２の主電極（ドレイン電極）が設けられている。

本実施形態に係る半導体装置において、スイッチングオン時、制御電極１６に所望の制御電圧（ゲート電圧）が印加されると、絶縁膜１７を介して制御電極１６が対向する部分にＮチャネルが形成され、第５の半導体領域１５、Ｎチャネル、第１の半導体領域２１、導電材２６および第１の半導体層２を介して、第１、第２の主電極間に電流が流れる。

スイッチングオフ時には、第１の半導体領域２１と第２の半導体領域２２とのＰＮ接合部から空乏層が伸び、第１、第２の主電極間の主電流経路を遮断し、高い耐圧を実現できる。

次に、図８〜図１１は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。

まず、図８（ａ）に表すように、Ｎ^＋型シリコンからなる第１の半導体層２の主面上に、Ｐ型シリコンからなる第２の半導体層３をエピタキシャル成長法により形成する。次に、図８（ｂ）に表すように、第２の半導体層３に、第１の半導体層２の主面に達する複数の第１のトレンチＴ１を選択的に形成する。この第１のトレンチＴ１は、第２の半導体層３の表面に形成された例えば酸化膜をマスクとして、第２の半導体層３を選択的にＲＩＥすることによって形成される。第１のトレンチＴ１は、第１の半導体層２の主面に達しなくてもよく、第２の半導体層３の途中まででもよい。

次に、図８（ｃ）に表すように、第２の半導体層３及び第１のトレンチＴ１の底面を覆うＮ型シリコンからなる第１の半導体領域２１を、例えばエピタキシャル成長法にて形成する。続いて、図９（ａ）に表すように、第１の半導体領域２１を覆うように、Ｐ型シリコンからなる第２の半導体領域２２をエピタキシャル成長法にて形成する。以降、図９（ｂ）に表すように、第１の半導体領域２１と第２の半導体領域２２とを、第１のトレンチＴ１が完全にふさがらないように、交互に繰り返して形成していく。

第１の半導体領域２１と第２の半導体領域２２との形成におけるエピタキシャル成長は、シリコンの原料ガスとして例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と、ハロゲン化物（例えば塩酸）との混合ガスを、例えば９００〜１１００℃の条件下でウェーハに供給して行うことができる。あるいは、ジクロルシランの代わりに、シリコンの原料ガスとしてモノシラン（ＳｉＨ_４）を用いてもよく（この場合、温度条件は例えば８５０〜１０５０℃）、あるいはシリコンの原料ガスとしてトリクロルシラン（ＳｉＨＣｌ_３）を用いてもよい（この場合、温度条件は例えば１０５０〜１２００℃）、あるいはシリコンの原料ガスとして四塩化珪素（ＳｉＣｌ４）を用いてもよい（この場合、温度条件は例えば１１５０〜１２５０℃）。

次に、第１の半導体領域２１及び第２の半導体領域２２において、第２の半導体層３の上面より上の表面部分を、例えばＣＭＰ法により除去する。これにより、図１０（ａ）に表すように、表面にＮ型半導体領域である第１の半導体領域２１と、Ｐ型半導体領域である第２の半導体領域２２とが交互に繰り返された構造が露出する。第１のトレンチＴ１は、第１の半導体領域２１及び第２の半導体領域２２によって完全にふさがっておらず、半導体繰り返し構造層３１の表面には、くぼみ５１が残される。

次に、図１０（ｂ）に表すように、半導体繰り返し構造層３１の表面及びくぼみ５１の内壁面を覆う絶縁膜（例えばシリコン酸化膜）５を形成する。その後、図１０（ｃ）に表すように、くぼみ５１の下方における、第１の半導体領域２１及び第２の半導体領域２２が厚み方向に重なっている部分を貫通して第１の半導体層２に至る第２のトレンチＴ２を、例えばＲＩＥ法で形成する。

その後、図１１（ａ）に表すように、第２のトレンチＴ２内に、例えばシリコンからなる導電材２６を埋め込み、次いで、図１１（ｂ）に表すように、導電材２６の上のくぼみ５１内を例えばシリカからなる絶縁層２７で埋め込んで、半導体繰り返し構造層３１の表面を平坦化する。

その後、表面の絶縁膜２５を除去した後、図２７に表す制御電極（ゲート電極）１６、第４の半導体領域（ベース領域）１４、第５の半導体領域（ソース領域）１５などを、公知の方法により形成していく。

本実施形態では、第１のトレンチＴ１内に、Ｎ型の第１の半導体領域２１と、Ｐ型の第２の半導体領域２２とを、トレンチＴ１が完全にふさがらないように、交互に繰り返して形成していくことで、１つのトレンチＴ１内に、互いにＰＮ接合する複数のＰＮ半導体領域を形成できる。

すなわち、トレンチＴ１の幅よりも小さな幅のＰＮ各半導体領域を形成でき、それらＰＮ半導体領域の微細化によって、不純物濃度を高めても完全空乏化しやすくなり、この結果、必要耐圧を確保しつつ低オン抵抗化を実現できる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。

また、半導体材料としては、シリコン以外にも、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体、ゲルマニウム等を用いることができる。また、本発明が適用される半導体装置としては、ダイオード、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）などが挙げられる。

本発明の第１の実施形態に係る半導体装置の要部断面構造を表す模式図である。 同半導体装置における要部の平面パターンの一例を表す模式図である。 同半導体装置における要部の平面パターンの他の具体例を表す模式図である。 同半導体装置の製造工程の要部を例示する工程断面図である。 図４に続く工程断面図である。 本発明の第２の実施形態に係る半導体装置の要部断面構造を表す模式図である。 同第２の実施形態に係る半導体装置においてＭＩＳ構造部の拡大断面を表す模式図である。 同第２の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。

符号の説明

２…第１の半導体層、３…第２の半導体層、１１…第１の半導体領域、１２…第２の半導体領域、１３…第３の半導体領域、１４…第４の半導体領域（ベース領域）、１５…第５の半導体領域（ソース領域）、１６…制御電極、１８…第１の主電極（ソース電極）、１９…第２の主電極（ドレイン電極）、２１…第１の半導体領域、２２…第２の半導体領域、２６…導電材、３１…半導体繰り返し構造層

Claims (5)

1. 第１導電型の半導体層と、
   前記半導体層の主面に接して、前記主面上に選択的に設けられた複数の第２導電型の第１の半導体領域と、
   前記第１の半導体領域に隣接し、且つ隣り合う前記第１の半導体領域間で底部がつながりつつ前記半導体層の主面に接している複数の第１導電型の第２の半導体領域と、
   前記第２の半導体領域に隣接して前記第２の半導体領域の前記底部の上に設けられた第２導電型の第３の半導体領域と、
   を備え、
   前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域は、前記半導体層の主面に対して略平行な方向に繰り返して配列されたことを特徴とする半導体装置。
2. 第１導電型の第１の半導体層と、
   前記第１の半導体層の主面上に設けられた第２の半導体層に形成された第１のトレンチ内で互いに隣接して交互に繰り返して設けられた第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を有する半導体繰り返し構造層と、
   前記半導体繰り返し構造層を貫通して前記第１の半導体層に至る第２のトレンチ内に設けられ、前記第１の半導体領域及び前記第１の半導体層に接する導電材と、
   を備えたことを特徴とする半導体装置。
3. 前記導電材は、半導体からなることを特徴とする請求項２記載の半導体装置。
4. 第１導電型の第１の半導体層の主面上に形成された第２導電型の第２の半導体層に前記第１の半導体層の主面に達するトレンチを形成し、前記トレンチを挟んで離間する複数の第２導電型の第１の半導体領域を形成する工程と、
   前記第１の半導体領域及び前記トレンチの底面を覆う第１導電型の第２の半導体領域を形成する工程と、
   前記トレンチ内における前記第２の半導体領域で囲まれた部分に第２導電型の第３の半導体領域を埋め込む工程と、
   前記第２の半導体領域及び前記第３の半導体領域の表面を除去して、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域が、前記第１の半導体層の主面に対して略平行な方向に繰り返して配列された構造を露出させる工程と、
   を備えたことを特徴とする半導体装置の製造方法。
5. 第１導電型の第１の半導体層の主面上に形成された第２の半導体層に第１のトレンチを形成する工程と、
   前記第１のトレンチ内に、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とを交互に隣接させて繰り返し形成する工程と、
   前記第１の半導体領域及び前記第２の半導体領域の表面を除去して、前記第１の半導体領域と前記第２の半導体領域とが繰り返された構造を露出させる工程と、
   前記第１の半導体領域と前記第２の半導体領域とが繰り返された部分を貫通して前記第１の半導体層に至る第２のトレンチを形成する工程と、
   前記第２のトレンチ内に導電材を埋め込んで、前記導電材を介して前記第１の半導体領域と前記第１の半導体層とを接続する工程と、
   を備えたことを特徴とする半導体装置の製造方法。

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