JP2023007700A - 炭化ケイ素半導体装置 - Google Patents

Abstract

【課題】ＳｉＣエピタキシャル基板の上面に形成されたトレンチの側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴにおいて、抵抗が低く高性能かつ高信頼性の炭化ケイ素半導体装置を実現する。【解決手段】トレンチ９の側面に、ソース領域６と同じ導電型の半導体領域である蓄積層形成領域７を形成する。ここで、オフ時にボディ層５から延びる空乏層がトレンチ９の側面に接する領域と、当該空乏層がトレンチ９の側面から離間している領域との境界を第１点とし、ボディ層５と蓄積層形成領域７との境界面のうち、第１点から最も近い点を第２点としたとき、ボディ層５の一部は、第２点よりも下に位置する。【選択図】図３

Description

本発明は、パワー半導体装置である炭化ケイ素半導体装置であって、特にトレンチ構造を有するものに関する。

半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待され、ＳｉＣパワーデバイスの開発が進められている。

特許文献１（特開２０１５－７２９９９号公報）には、炭化ケイ素から成るｎ型の基板と、基板上のｎ型のドリフト層と、ドリフト層の上にストライプ状の複数形成されたトレンチと、トレンチ内に絶縁膜を介して形成されたゲート電極と、ドリフト層上に形成され、ドリフト層よりも不純物濃度が高いｎ型の電流分散層とを有する半導体装置が記載されている。当該ゲート電極は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成しており、トレンチの底部はｐ型のボトム層により覆われている。

特開２０１５－７２９９９号公報

トレンチを有する構造は、チャネルの面積を増やし、オン抵抗の減少が期待される。しかし一般的に、オン抵抗と耐圧はトレードオフの関係があり、特にＪＦＥＴ領域を有する場合、ＪＦＥＴ幅を狭くすると耐圧があがる一方で、抵抗も高くなる。このためＪＦＥＴ領域の設計は非常に重要である。さらに、ＳｉＣはＳｉに比べてバンドギャップが広く、高い絶縁破壊強度を有するが、その分絶縁膜にかかる電界も大きくなるため、絶縁膜の電界を緩和する技術は大変重要である。絶縁膜における電界が強いと、ゲート絶縁膜においてリーク電流が生じ、ゲート絶縁膜寿命の低下またはゲート絶縁膜の絶縁破壊などのデバイス動作不良に繋がる。したがって、ゲート絶縁膜形成プロセスの工夫などでゲート絶縁膜の耐圧を向上する技術、および、ゲート絶縁膜に掛かる電界を緩和する設計技術がある。例えば、トレンチの底部をｐ型の層で覆う事が有効であり、特許文献１で示される構造がある。

特許文献１に記載の電流分散層は、ｐ型層から伸びた空乏層によって、各ｐ型層の間における電流経路が狭まり、オン抵抗を上昇させるという問題を回避するために形成されている。ここでは、トレンチ底部のｐ型層の電位が浮いており、サージによるゲート絶縁膜破壊を防ぐため、トレンチとトレンチとの間に他のｐ型層を形成している。このｐ型層の存在は半導体装置のセルピッチを大きくし、さらに空乏層が形成されるため、オン抵抗が増加する問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である炭化ケイ素半導体装置は、トレンチ内に埋め込まれたゲート電極を備えた縦型ＭＩＳＦＥＴにおいて、ソース領域の下端より下のトレンチの側面に、ソース領域と同じ導電型の半導体領域である蓄積層形成領域を形成するものである。ここで、オフ時にボディ層から延びる空乏層がトレンチの側面に接する領域と、当該空乏層がトレンチの側面から離間している領域との境界を第１点とし、蓄積層形成領域とボディ層との境界面のうち、第１点から最も近い点を第２点としたとき、ボディ層の一部は、第２点よりも下に位置する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、炭化ケイ素半導体装置の性能を向上させることができる。

本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 図１のＡ－Ａ線における断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す拡大断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す拡大断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置の半導体領域の形状を説明する概念的断面図である。 蓄積層形成領域の濃度とオン抵抗および耐圧との関係を示すグラフである。 耐圧とオン抵抗の関係を示すグラフである。 本発明の実施の形態１の変形例である炭化ケイ素半導体装置を示す拡大断面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す斜視図である。 本発明の実施の形態３である炭化ケイ素半導体装置を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図においてハッチングを省略する場合がある。

また、「^－」および「^＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ^－－」、「ｎ^－」、「ｎ」、「ｎ^＋」、「ｎ^＋＋」の順にｎ型不純物の濃度は高くなる。

（実施の形態１）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）、つまりトレンチ型ＭＯＳＦＥＴを例とし、炭化ケイ素半導体装置について図面を用いて説明する。

＜炭化ケイ素半導体装置の構造＞
本実施の形態１による炭化ケイ素半導体装置の構造について図１～図５を用いて説明する。図１において、半導体基板上の構造としてソース電極の一部である延在部分を示しているが、半導体基板上の他の構造である絶縁膜およびゲート電極の一部の図示を省略している。

図１に示すように、本実施の形態の炭化ケイ素半導体装置を構成するセルアレイは、所定の平面レイアウトを有するユニットセルを行列状に複数並べた構成を有している。図１では、１つのユニットセルを一点鎖線で囲んでいる。図１に示すＸ方向およびＹ方向は、半導体基板の上面（主面）に沿う方向である。Ｘ方向およびＹ方向は、平面視で互いに直交する関係にある。炭化ケイ素半導体装置は、半導体基板上に形成され、Ｘ方向に延在するソース電極１を有している。図１において、Ｘ方向に延在するソース電極１がＹ方向に複数並んで配置されているが、それらのソース電極１は、ストライプ状に並ぶ複数のソース電極１の上においてセルアレイを覆うソース電極１（図示しない）を介して一体化しており、互いに電気的に接続されている。ソース電極１は、半導体基板の上面に形成されたｐ^＋＋型半導体領域である電位固定領域１４に電気的に接続されている。以下の説明で「ソース電極」という場合、特に説明する場合を除き、ソース電極１は平面視でストライプ状に形成された部分（ソースプラグ）を指し、ストライプ状の複数のソース電極１の上のソース電極１を含まない。

１つのユニットセルは、半導体基板の上面に形成されたｎ^＋＋型半導体領域であるソース領域６と、ソース領域６の周囲を囲む電位固定領域１４と、平面視でソース領域６と電位固定領域１４とに接して半導体基板の上面に形成されたトレンチ９とを有している。トレンチ９は、ソース領域６に接して、Ｙ方向およびＸ方向に複数並んで形成されている。各トレンチ９のそれぞれの内側には、ゲート絶縁膜８を介してゲート電極２が埋め込まれている。本願では、トレンチ９内のゲート電極２をトレンチゲート電極と呼ぶ場合がある。ソース電極１は、ソース領域６およびソース領域６の周囲を囲む電位固定領域１４に跨がるように延在している。つまり、延在するソース電極１の直下にはソース領域６および電位固定領域１４が形成されている。

トレンチ９と電位固定領域１４とが離間している場合、平面視においてトレンチ９の周囲は全てソース領域６により囲まれている。図１に示す構造では、１つのユニットセルは平面視でＸ方向における両方の端部を有している。

１つのユニットセルは、１つのソース領域６と、そのソース領域６に隣接する８つのトレンチ９とを含むものである。すなわち、１つのユニットセルは、Ｙ方向に並ぶ４つのトレンチ９と、Ｘ方向においてそれらに並んでＹ方向に並ぶ４つのトレンチ９とを有している。１つのユニットセル内でＹ方向において隣り合うトレンチ９同士の間に、Ｘ方向に延在するソース電極１が配置されている。ここでは、上記のように８つのトレンチ９が並ぶ例について説明したが、ユニットセル内に形成するトレンチ９の数および並び方は、これに限定されない。平面視において、このようなユニットセルはＹ方向に複数並んでおり、Ｘ方向において反転しながら並んでいる。つまり、Ｘ方向で隣り合うユニットセルは、互いの境界線を軸として線対称の平面レイアウトを有している。言い換えれば、Ｘ方向で隣り合うユニットセルのそれぞれの構造は、平面視において線対称の関係にある。

トレンチ９はここではＸ方向に延在しているが、必ずしもＸ方向に延在していなくともよい。ただし、トレンチ９をＸ方向に延在させることで、容易にＳｉＣパワーＭＩＳＦＥＴのチャネル幅を広げることができる。本実施の形態では、島状のトレンチゲート電極をＹ方向において互いに離間させて配置しているため、トレンチ９をＸ方向に延在させることで容易にチャネル幅を増大させ、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減することができる。

図２に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板または半導体基板と呼ぶ）を有している。ＳｉＣエピタキシャル基板（半導体基板）は、炭化ケイ素を含むｎ^＋型の炭化ケイ素基板と、炭化ケイ素基板上にエピタキシャル成長法により形成されたｎ型のエピタキシャル層（半導体層）とにより構成される積層基板である。エピタキシャル層は、ＳｉＣを含む半導体層である。なお、炭化ケイ素基板と半導体基板のそれぞれの上面は、互いに平行である。図２では、エピタキシャル層を主に構成するｎ型半導体領域であるドリフト層４を示し、ドリフト層４の下に、ｎ^＋型半導体領域の炭化ケイ素基板により構成されるドレイン領域１２を示している。つまり、図２において、ドレイン領域１２として示されている部分は炭化ケイ素基板である。

すなわち、半導体基板内にはドレイン領域１２が形成されており、半導体基板内において、ドレイン領域１２上にはドレイン領域１２に接してドリフト層４が形成されている。ドレイン領域１２のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高い。エピタキシャル層内には、ドリフト層４、ボディ層５、ソース領域６、蓄積層形成領域７、ドレイン領域１２および電位固定領域１４が形成されている。ドリフト層４、ソース領域６、蓄積層形成領域７およびドレイン領域１２は、ｎ型半導体領域である。

ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。すなわち、半導体基板の下面はドレイン電極３に覆われており、ドレイン電極３はドレイン領域１２に電気的に接続されている。ドレイン電極３は、例えば金（Ａｕ）を含む積層導体膜から成る。半導体基板の上面（エピタキシャル層の上面）には、ソース領域６が形成されており、ソース領域６とドリフト層４との間には、ソース領域６の下面に接して、ｐ型半導体領域であるボディ層５が形成されている。つまりボディ層５は、ソース領域６の下端からエピタキシャル層（ドリフト層４）の途中深さに亘って形成されている。ソース領域６は、ドリフト層４および下記の蓄積層形成領域７のいずれよりも高いｎ型不純物濃度を有しており、ソース電極１に電気的に接続されている。

ボディ層５の下面とドリフト層４の上面とは互いに接してる。ここでは、ボディ層５の下のエピタキシャル層内において、ボディ層５の下面からエピタキシャル層の下面に亘ってドリフト層４が形成されている。すなわち、ドリフト層４の下面はドレイン領域１２、つまり炭化ケイ素基板に接している。

半導体基板の上面（エピタキシャル層の上面）から、ドリフト層４の途中深さに亘って、トレンチ９が形成されている。つまり、トレンチ９はボディ層５を貫通しており、ドリフト層４の上面に達している。ソース領域６の下において、トレンチ９側面は、ｐ型半導体領域であるボディ層５に覆われている。トレンチ９は、エピタキシャル層の上面（半導体基板の上面）から、ソース領域６の下端よりも下のエピタキシャル層の途中深さに亘って形成されている。

トレンチ９内には、ゲート絶縁膜８を介してゲート電極２が完全に埋め込まれている。トレンチ９内のゲート電極２はソース領域６上に絶縁膜１０およびゲート絶縁膜８を介して形成されている。トレンチ９と隣り合う半導体基板上には絶縁膜１０が形成されており、ゲート絶縁膜８は、トレンチ９の内側の面、並びに、絶縁膜１０の側面および上面を覆うように形成されている。ゲート電極２は、トレンチ９内および絶縁膜１０の直上に亘って形成されている。半導体基板上において、絶縁膜１０、ゲート絶縁膜８およびゲート電極２は、絶縁膜１１に覆われている。ゲート電極２は、例えばポリシリコン膜から成り、ゲート絶縁膜８および絶縁膜１１は、例えば酸化シリコン膜から成る。

半導体基板上の絶縁膜１１を貫通する接続孔内および絶縁膜１１上には、ソース電極１が形成されている。接続孔内を完全に埋め込んでいるソース電極１と、絶縁膜１１上のソース電極１とは、互いに一体となっている。接続孔の底部において、ソース電極１は電位固定領域１４に接続されている。ゲート絶縁膜８および絶縁膜１１は、例えば酸化シリコン膜から成る。絶縁膜１０は、トレンチ９をエッチング法により作成する際にハードマスクとして使用された膜であり、例えば窒化シリコン膜から成る。

電位固定領域１４は、Ｙ方向においてソース領域６と隣り合って半導体基板の上面に形成されている。つまり、電位固定領域１４とソース領域６は、半導体基板の上面から所定の深さに亘って形成されている。電位固定領域１４の下面はボディ層５の上面に接している。電位固定領域１４は、ボディ層５よりも高いｐ型不純物濃度を有している。電位固定領域１４の上面には、絶縁膜１１の開口部（接続孔）に埋め込まれたソース電極１が接続されている。ボディ層５は、電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からボディ層５にソース電圧を印加することができる。ソース電極１は、絶縁膜１１上、および、絶縁膜１１の開口部内に形成されている。なお、図２に示していない箇所では、ゲート電極（トレンチゲート電極）２に電気的に接続されたゲートパッドも、ソース電極１と離間して絶縁膜１１上に形成されている。

本実施の形態の主な特徴の１つとして、エピタキシャル層内には、トレンチ９の表面に沿ってｎ型半導体領域である蓄積層形成領域７が形成されている。蓄積層形成領域７は、ソース領域６から離間した位置において、トレンチ９の側面および底面に沿って連続的に形成されている。つまり、蓄積層形成領域７は、ソース領域６の下端よりも下に形成されている。ここでは、トレンチ９の側面は、半導体基板の上面に対してテーパーを有している。蓄積層形成領域７は、トレンチ９が形成された半導体基板の上面に対し、例えば垂直な方向からｎ型不純物を打ち込んで形成した半導体領域であるため、トレンチ９の側面に対して垂直な方向における蓄積層形成領域７の深さは、トレンチ９の上側よりも下側の方が大きい。つまり、蓄積層形成領域７の形成深さは、トレンチ９の上側から下側に向かって大きくなっている。蓄積層形成領域７は、例えば、トレンチ９の側面から２０～３００ｎｍの幅を有する半導体領域である。蓄積層形成領域７のトレンチ９の側面からの幅は、トレンチ９のテーパー角度と蓄積層形成領域７の形成深さによるが、３００ｎｍ以下であることが好ましい。

蓄積層形成領域７の下端は、ドリフト層４に達している。言い換えれば、蓄積層形成領域７の一部は、ドリフト層４内に形成されており、ドリフト層４と接している。このため、蓄積層形成領域７とドリフト層４とは電気的に接続されている。

次に、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの動作について説明する。ＳｉＣパワーＭＩＳＦＥＴは、少なくともドレイン領域１２、ソース領域６、ボディ層５およびゲート電極２を有している。トレンチ９は、半導体基板の上面に沿って複数並んで形成されており、それらのトレンチ９のそれぞれの近傍のドレイン領域１２、ソース領域６、ボディ層５およびゲート電極２が、ＳｉＣパワーＭＩＳＦＥＴを構成している。このＳｉＣパワーＭＩＳＦＥＴでは、トレンチを密に複数並べることで、低いオン抵抗を実現している。

ＳｉＣパワーＭＩＳＦＥＴがオフ状態であるとき（以下、オフ時と呼ぶ場合がある）、ボディ層５から空乏層が延び、この空乏層はトレンチ９の側面に達する。図３では、オフ時にボディ層５から延びる空乏層の輪郭を破線で示している。ＳｉＣパワーＭＩＳＦＥＴがオフ状態であるときとは、例えば、ゲート電圧Ｖｇが０Ｖのときである。なお、図３ではトレンチ９の片方の側面近傍の空乏層を示しているが、トレンチ９のもう一方の側面近傍の空乏層の図示は省略している。また、図３では、ゲート電極２および層間絶縁膜（絶縁膜１１）の図示を省略している。

本実施の形態のように、トレンチ９の側面の大部分がｎ型半導体領域である蓄積層形成領域７に覆われていても、オフ時にはボディ層５から延びた空乏層がトレンチ９の側面まで届くため、耐圧は保持され、電流は流れない。このように空乏層がトレンチ９の側面に達するように、蓄積層形成領域７は浅く形成し、かつ、ソース領域６よりも低い不純物濃度で形成する必要がある。蓄積層形成領域７のｎ型不純物濃度は、例えば１０^１８ｃｍ^－３以下である。

一方、ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき（以下、オン時と呼ぶ場合がある）、トレンチ９と隣接するボディ層５内にはチャネルが形成される。具体的には、チャネルは主にトレンチ９の表面に形成される。これにより、電流はドレイン領域１２から、ドリフト層４、蓄積層形成領域７およびボディ層５を順に介してソース領域６へ流れる。蓄積層形成領域７は、オン時においてキャリアである電子が蓄積されている領域である。このため、トレンチ９の側面に蓄積層形成領域７が形成されていない場合に比べ、オン時にエピタキシャル層内に電流が流れ込み易い。

上述したように、オフ時にボディ層５から延びる空乏層が蓄積層形成領域７を横切ってトレンチ９の側面に達するよう、蓄積層形成領域７は浅く形成され、かつ、低い不純物濃度で形成されている必要がある。そこで、蓄積層形成領域７の形状および空乏層の広がり方と関係について、図３～図５を用いて説明する。

図３に示すように、トレンチ９の側面におけるソース領域６とボディ層５との境界の点をＣＨ１とする。また、オフ時にボディ層５から延びる空乏層がトレンチ９の側面に接する領域と、当該領域の下で当該空乏層がトレンチ９の側面から離れている領域との境界の点をＣＨ２とする。言い換えれば、点ＣＨ２は、オフ時にボディ層５から延びる空乏層がトレンチ９の側面に接する領域の下端の点である。

ここで、ボディ層５とドリフト層４との境界面のうち、点ＣＨ２から最も近い点をＪＣとする。このとき、点ＣＨ２と点ＪＣとを結ぶ直線上の距離である蓄積層形成領域７の幅は、点ＣＨ２を通る当該直線上の空乏層の幅と同じ、距離ｄである。点ＪＣは、ｎ型半導体領域である蓄積層形成領域７と、ｐ型半導体領域であるボディ層５との接合面における点である。ここでは、ボディ層５の一部が、点ＪＣよりも下にも形成されている。言い換えれば、ボディ層５とドリフト層４との境界は、点ＪＣよりも下（ドレイン領域１２側）に位置する。つまり、ボディ層５の最下面は、点ＪＣよりも下に位置する。

蓄積層形成領域７の形成深さが過度に深い場合または蓄積層形成領域７の不純物濃度が高い場合、オフ時にボディ層５から延びる空乏層がトレンチ９の側面に達しないため、点ＣＨ２および点ＪＣは存在しない。この場合、空乏層がトレンチ９の側面に達しないため、ＳｉＣパワーＭＩＳＦＥＴの耐圧を保つことができない。本実施の形態では、ボディ層５の一部が、点ＪＣよりも下に形成されるように蓄積層形成領域７の深さおよび不純物濃度を設定することで、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗の低減と、耐圧の保持とを両立できる。

さらに、図４に示すように、一点鎖線で示す面Ｓ１と、二点鎖線で示す面Ｓ２とを定義する。面Ｓ１は、チャネル形成領域に沿う面である。例えば、面Ｓ１は、点ＣＨ１および点ＣＨ２を通り、Ｘ方向に沿う面である。面Ｓ２は、点ＪＣにおける、ボディ層５と蓄積層形成領域７との接合面に沿う面である。このとき、面Ｓ１と面Ｓ２とのなす角度をθ１とする。なお、図４では、面Ｓ１を示す一点鎖線を分かり易くするため、当該一点鎖線をトレンチ９の側面および点ＣＨ２よりも蓄積層形成領域７側にずらして示しているが、実際には、当該一点鎖線はトレンチ９の側面および点ＣＨ２と重なる。このことは、図５についても同様である。なお、図５は概念的断面図であり、ここでは図を分かり易くするため、ゲート電極およびゲート絶縁膜の図示を省略し、エピタキシャル層のハッチングを省略している。

図５に示すように、角度θ１が最も大きくなる場合を考えると、トレンチ９の形状はＶ字型となる。面Ｓ２の性質上、炭化ケイ素基板（または半導体基板）と面Ｓ２とのなす角度θ２は鈍角となることはなく、最大で９０度である。よって、面Ｓ１と炭化ケイ素基板（または半導体基板）とのなす角度θ３が最も小さくなるときを考える。角度θ３が最も小さく角度θ２が最も大きいとき、面Ｓ１と面Ｓ２とのなす角度θ１は最大となる。ここでは、角度θ２は最大値である９０度とする。

このとき、トレンチ９の深さＺとトレンチ９の幅Ｘとの比は、深さＺ：幅Ｘ＝１：２である。なぜならば、トレンチ９の深さを縮小するとＳｉＣパワーＭＩＳＦＥＴの耐圧が減少し、トレンチ９の幅を広くするとＳｉＣパワーＭＩＳＦＥＴのオン抵抗が増大するためである。蓄積層形成領域７の側面のうち、トレンチ９側とは反対側の側面が半導体基板に対して垂直であるとき、角度θ１の最大値は、θ１＝ａｔａｎ（１／（２×０．５））＝４５°となる。したがって、例えば角度θ１の値は４５度以下である。角度θ１が大きいことは、トレンチ９の幅が大きいことを示す。つまり、角度θ１が大きいと、セルピッチが大きくなるため、半導体装置に内に並べることができるトレンチ９の数が少なくなり、その結果、オン抵抗が高くなる。

＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。以下で説明する極性はｐ型とｎ型とを反転してもよい。

まず、炭化ケイ素基板（ウェハ）、つまりＳｉＣバルク基板を用意する。炭化ケイ素基板の上面の面方位はＳｉ面、Ｃ面またはその他の面方位であり、当該上面のオフ角は４度である。炭化ケイ素基板は、昇華法を用いて作製した基板でも、溶液法を用いた基板でも、ガス成長法を用いた基板でも、既にエピタキシャル層を積んだ基板でもよい。後述するエピタキシャル成長工程の前に、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を実施してもよい。炭化ケイ素基板のｎ型不純物濃度は、例えば１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３であり、ここでは例えば１×１０^１８ｃｍ^－３とする。炭化ケイ素基板結晶型は４Ｈ－ＳｉＣでも６Ｈでも３Ｃでもよい。ここでは、上面にオフ角の存在するウェハを用いる事が好ましいが、ジャスト基板を用いてもよい。

次に、炭化ケイ素基板上に、エピタキシャル成長工程により、エピタキシャル層を形成する。すなわち、ＳｉＨ_４とＣ_３Ｈ_８とをキャリアガスにＨ_２を用いて１５００℃以上の温度で加熱してエピタキシャル成長を行う。これにより、炭化ケイ素基板上にエピタキシャル層を形成する。この時のエピタキシャル層の不純物濃度および膜厚は、作製するデバイスによって異なる。当該不純物濃度は、例えば１×１０^１４ｃｍ^－３～１×１０^１８ｃｍ^－３程度、当該膜厚は、例えば数μｍから数十μｍとする。また、エピタキシャル層を形成する前に、炭化ケイ素基板内に高濃度のバッファ層を形成してもよい。バッファ層の不純物濃度は１×１０^１８ｃｍ^－３程度である。このエピタキシャル層は、ドリフト層４とも呼ばれる。

次に、イオン注入領域を形成する工程について説明する。ｐ型の注入イオンはＡｌ（アルミニウム）またはＢ（ボロン）である。ｎ型の注入イオンはＮ（窒素）またはＰ（リン）である。

ドリフト層４の上面からドリフト層４内の所定の深さに亘って、ｐ型のボディ層、ｐ^＋＋型の電位固定領域１４、および、ｎ^＋＋型のソース領域６をそれぞれイオン注入により形成する。ボディ層５はエピタキシャル成長法で形成してもよい。ソース領域６と電位固定領域１４とは、ＳｉＣエピタキシャル基板であるウェハの上面（半導体基板の上面）に接している。

ボディ層５はソース領域６と接しており、ソース領域６よりも深く形成される。また、ボディ層５は電位固定領域１４と電気的に接続されている。なお、本実施の形態ではＳｉＣパワーＭＩＳＦＥＴが動作する最小限の構成について説明したが、例えばターミネーション領域などの機能を付加する構造を作製してもよい。

続いて、炭化ケイ素基板およびエピタキシャル層から成る半導体基板の周囲に、不純物活性化アニールのキャップ材である炭素膜を堆積させる。その後、不純物活性化アニールを、例えば１６００～１８００℃の温度で行う。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去する。このアニールは、半導体基板の表面の荒れを防ぐ効果を奏する。この後、さらに清浄な表面を得る為に、半導体基板の表面を覆う熱酸化膜を形成した後、希釈フッ酸溶液を用いて当該熱酸化膜を除去してもよい。

次に、トレンチ９、蓄積層形成領域７およびゲート電極２を形成する工程について説明する。

ここでは、半導体基板の上面に、ソース領域６およびボディ層５を貫通し、ドリフト層内に底部が収まるようなトレンチ９を、絶縁膜１０をハードマスクとして用いたエッチングにより形成する。この後、エッチングした表面の清浄化のための処理を行ってもよい。当該処理は、例えば、トレンチ９の表面を含む半導体基板の表面を覆う熱酸化膜を形成した後、当該熱酸化膜を希釈フッ酸溶液を用いて除去するものである。

次に、ｎ型の蓄積層形成領域７を形成する。形成方法は、例えばイオン注入などがある。蓄積層形成領域７は、トレンチ９の側面から２０～３００ｎｍの幅を有する半導体領域である。

次に、トレンチ９内部およびその周囲に不純物活性化アニールのキャップ材である炭素膜を堆積させる。この時の堆積膜の厚さは、例えば５０～２０００ｎｍである。その後、不純物活性化アニールを、例えば１６００～１８００℃の温度で行う。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去する。この後、さらに清浄な表面を得る為に、半導体基板の表面を覆う熱酸化膜を形成した後、希釈フッ酸溶液を用いて当該熱酸化膜を除去してもよい。

次に、半導体基板上にゲート絶縁膜８を形成する。ゲート絶縁膜８の厚さは、例えば１０～１００ｎｍ程度である。ゲート絶縁膜は、例えば堆積酸化絶縁膜から成る。続いて、厚さ１００～３００ｎｍ程度のｎ型多結晶シリコン膜から成るゲート電極２を形成する。その後、ゲート電極２を覆うように層間膜である絶縁膜１１を形成する。

次に、ソース領域６および電位固定領域１４とコンタクトを取るための接続孔を絶縁膜１１に開口する。すなわち、絶縁膜１１上に形成したレジストパターンをマスクとして用いて絶縁膜１１をエッチングすることで、半導体基板の上面を露出する接続孔（開口部）を形成する。次に、半導体基板上にシリサイド用金属膜を堆積させ、例えば、７００℃～１０００℃のアニール処理によりシリサイド化を行い、これにより、接続孔の底面においてソース領域６および電位固定領域１４のそれぞれの上面に亘って半導体基板の上面に接するシリサイド層（図示しない）を形成する。当該シリサイド層は、ソースベース共通コンタクトである。その後、ゲート電極２とコンタクトを取るための接続孔を絶縁膜１１に開口する。すなわち、絶縁膜１１上に形成したレジストパターンをマスクとして用いて絶縁膜１１をエッチングすることで、ゲート電極２の上面を露出する接続孔（開口部）を形成する。

次に、絶縁膜１１のソース領域６上の接続孔内を埋め込み、絶縁膜１１の上面を覆うソース電極１を形成する。その後、半導体基板の下面側のドレイン領域１２の下面もシリサイド化して、ドレインコンタクトを形成し、続いて、ドレイン電極３を形成する。シリサイド用金属膜、ソース電極１およびドレイン電極３には、例えばＮｉ（ニッケル）またはＡｌ（アルミニウム）などの材料を用いる。その後、デバイス保護の為に絶縁体から成る表面保護膜により、半導体基板の表面全体を覆う。その後、各電極への配線を行う工程を経て、本実施の形態の半導体装置が完成する。

＜本実施の形態の効果＞
本実施の形態の半導体装置では、ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、トレンチ９と隣接する半導体基板内にチャネルが形成され、当該チャネルに電流が流れる。このとき、チャネル形成領域には蓄積層形成領域７が形成されており、蓄積層形成領域７はオン時にキャリアの蓄積層を形成するため、蓄積層形成領域７が形成されていない場合に比べ、オン時にエピタキシャル層内を電流が流れ易い。したがって、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減できる。

一方、ＳｉＣパワーＭＩＳＦＥＴがオフ状態であるとき、ボディ層５から延びた空乏層が蓄積層形成領域７を横切ってトレンチ９の側面に達するため、ＳｉＣパワーＭＩＳＦＥＴの耐圧を保持できる。また、トレンチ９の大部分はボディ層５内に形成されているため、トレンチ９内のゲート絶縁膜８における電界集中を緩和できる。また、ここでは、蓄積層形成領域７の上端がソース領域６に達していないため、蓄積層形成領域７の上端がソース領域６に達している場合に比べ、耐圧を高めることができる。

ここで、オン抵抗および耐圧の相互の関係について、図６および図７を用いて説明する。図６は、蓄積層形成領域の濃度とオン抵抗および耐圧との関係を示すグラフであり、横軸は蓄積層形成領域の不純物濃度を示し、縦軸はオン抵抗および耐圧のそれぞれの減少率を示している。図６に示すプロットのうち、丸いプロットはオン抵抗の値を示し、三角のプロットは耐圧の値を示す。図７は、耐圧とオン抵抗の関係を示すグラフであり、横軸は耐圧を示し、縦軸はオン抵抗を示している。

ＳｉＣパワーＭＩＳＦＥＴのオン抵抗は低い方が望ましく、耐圧は高い方が望ましいが、オン抵抗と耐圧とはトレードオフの関係にある。図６に示すように、蓄積層形成領域の不純物濃度が１０^１８ｃｍ^－３より大きくなると、オン抵抗の減少率は当該濃度が大きくなってもあまり変わらないが、一方で、耐圧の減少率は当該濃度が大きくなるにつれて大きくなる。したがって、図２に示す蓄積層形成領域７のｎ型不純物濃度は、１０^１８ｃｍ^－３以下であることが好ましい。

図７には、比較例のＳｉＣパワーＭＩＳＦＥＴの耐圧とオン抵抗との関係（図７に×で示すプロット）と、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの耐圧とオン抵抗との関係（図７に四角で示すプロット）とをグラフで示している。比較例のＳｉＣパワーＭＩＳＦＥＴは、図２に示す構造と異なり、蓄積層形成領域を有さず、トレンチの底部がドリフト層まで達しているものである。

図７に示すように、基本的に、耐圧が上がる場合にはオン抵抗も上がる。ここで、比較例のＳｉＣパワーＭＩＳＦＥＴにおいてオン抵抗を下げようとすると、耐圧を大きく低下させる必要がある。これに対し本実施の形態のＳｉＣパワーＭＩＳＦＥＴでは、耐圧が１に近いときには、耐圧を殆ど変えずに、オン抵抗を２０％程度低減することができる。このように、本実施の形態の炭化ケイ素半導体装置によれば、オン抵抗の低減と耐圧の確保を両立することができる。

＜変形例＞
以下に、図８を用いて、本実施の形態の変形例について説明する。本変形例の構造は、トレンチ９の底面がドリフト層４に達していない点で、図１～図５を用いて説明した構造とは異なる。

すなわち、ここでは、半導体基板の上面（エピタキシャル層の上面）から、ボディ層５の途中深さに亘って、トレンチ９が形成されている。つまり、トレンチ９はボディ層５を貫通しておらず、ドリフト層４の上面に達していない。言い換えれば、トレンチ９の底面（最下面）とドリフト層４の上面（最上面）とは、半導体基板の上面に対して垂直な方向において互いに離間している。すなわち、トレンチ９の最下面の位置は、ドリフト層４の最上面の位置よりも高い。このため、ソース領域６の下において、トレンチ９側面および底面は、ｐ型半導体領域であるボディ層５に覆われている。また、トレンチ９側面と底面との境界部分である角部も、ボディ層５に覆われている。

トレンチ９の側面を覆う蓄積層形成領域７は、ドリフト層４に接している。つまり、蓄積層形成領域７とドリフト層４とは、電気的に接続されている。蓄積層形成領域７とドリフト層４との間の領域には、ＪＦＥＴ（Junction Field Effect Transistor）領域１３が形成される。オン時には、電流はドリフト層４から、蓄積層形成領域７内のＪＦＥＴ領域１３、および、蓄積層形成領域７の蓄積層を順に通り、ボディ層５の反転層を通って、ソース領域６に流れる。

本変形例では、ＳｉＣパワーＭＩＳＦＥＴのオン時には蓄積層形成領域７を電流が通るため、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減できる。一方、ＳｉＣパワーＭＩＳＦＥＴのオフ時には、ボディ層５から延びた空乏層が蓄積層形成領域７を横切ってトレンチ９の側面に達するため、ＳｉＣパワーＭＩＳＦＥＴの耐圧を保持できる。

また、ここではＪＦＥＴ領域１３の幅を非常に狭くすることが可能なので、耐圧が上がる。また、トレンチ９の角部がボディ層５中にあるため、当該角部における電界集中が緩和される。ドリフト層４中の蓄積層形成領域７の長さＷは、例えば０～５００ｎｍであり、耐圧を高める観点では、長さＷは小さい方がゲート絶縁膜８の下に空乏層が延び耐圧が上がるので好ましい。

（実施の形態２）
本実施の形態２による炭化ケイ素半導体装置の構造について図９および図１０を用いて説明する。図９において、半導体基板上の構造としてソース電極の一部である延在部分を示しているが、半導体基板上の構造である絶縁膜およびゲート電極の一部の図示を省略している。図１０では図を分かり易くするため、絶縁膜（ゲート絶縁膜および層間絶縁膜）とゲート電極との図示を一部省略している。

図９に示すように、本実施の形態の炭化ケイ素半導体装置を構成するセルアレイは、所定の平面レイアウトを有するユニットセルを行列状に複数並べた構成を有している。図９では、１つのユニットセルを一点鎖線で囲んでいる。炭化ケイ素半導体装置は、半導体基板上に形成され、Ｙ方向に延在するソース電極１を有している。図９において、Ｙ方向に延在するソース電極１がＸ方向に複数並んで配置されているが、それらのソース電極１は、ストライプ状に並ぶ複数のソース電極１の上においてセルアレイを覆うソース電極１（図示しない）を介して一体化しており、互いに電気的に接続されている。ソース電極１は、半導体基板の上面に形成されたｐ^＋＋型半導体領域である電位固定領域１４に電気的に接続されている。以下の説明で「ソース電極」という場合、特に説明する場合を除き、ソース電極１は平面視でストライプ状に形成された部分（ソースプラグ）を指し、ストライプ状の複数のソース電極１の上のソース電極１を含まない。

１つのユニットセルは、半導体基板の上面に形成されたｎ^＋＋型半導体領域であるソース領域６と、ソース領域６の周囲を囲む電位固定領域１４と、平面視でソース領域６と電位固定領域１４とに接して半導体基板の上面に形成されたトレンチ９とを有している。トレンチ９は、Ｙ方向に延在するソース領域６と電位固定領域１４との境界部において、Ｙ方向に複数並んで形成されている。図９では、複数のトレンチ９がＹ方向に並ぶ領域を破線で囲んでいる。この破線で囲んだ領域は、複数のトレンチ９がストライプ状に並ぶトレンチ形成領域である。各トレンチ９のそれぞれの内側には、ゲート絶縁膜８を介してゲート電極２が埋め込まれている。ソース電極１は、ソース領域６およびソース領域６の周囲を囲む電位固定領域１４に跨がるように延在している。つまり、延在するソース電極１の直下にはソース領域６および電位固定領域１４が形成されている。

１つのユニットセルは、Ｙ方向において並ぶ領域１Ａと領域１Ｂとを備えている。領域１Ｂは、ユニットセル内のＹ方向の端部に形成されている。領域１ＡはＭＩＳＦＥＴとして動作する素子が形成された部分であり、領域１Ｂは素子を構成するｐ型半導体領域にソース電圧を印加するため、ｐ型半導体領域とソース電極１とを電気的に接続する領域である。ここでは、領域１Ａにのみソース領域６およびトレンチ９が形成されており、領域１Ｂにおいてソース電極１がｐ^＋＋型半導体領域である電位固定領域１４に電気的に接続されている。

トレンチ９と電位固定領域１４とが離間している場合、平面視においてトレンチ９の周囲は全てソース領域６により囲まれており、例えば、Ｘ方向において隣り合うユニットセル同士のソース領域６は互いに接続されている。

図９に示す構造では、１つのユニットセルは平面視でＸ方向における両方の端部を有し、ソース電極１はそれらの端部のうち一方に位置し、それらの端部のうち他方のエピタキシャル層の上面には、電位固定領域１４が形成されている。つまり、平面視において、ユニットセルのＸ方向の両側の端部のうち、ソース電極１が形成されている端部の反対側の端部は、ソース領域６と離間している。このため、Ｘ方向において、第１のユニットセルと一方の側で隣り合う第２のユニットセルとの間では、ソース領域６同士は接続されており、第１のユニットセルと他方の側で隣り合う第３のユニットセルとの間では、ソース領域６同士は互いに離間している。

１つのユニットセルは、Ｘ方向において隣り合う２つのソース電極１のうち、１つのソース電極１の中心から、それらのソース電極１同士の中間までの範囲を占めている。また、１つのユニットセルは、Ｙ方向において交互に並ぶソース領域６および電位固定領域１４のうち、互いに隣り合う１つのソース領域６と１つの電位固定領域１４とから成る範囲を占めている。平面視において、このようなユニットセルはＹ方向に複数並んでおり、Ｘ方向において反転しながら並んでいる。つまり、Ｘ方向で隣り合うユニットセルは、互いの境界線を軸として線対称の平面レイアウトを有している。言い換えれば、Ｘ方向で隣り合うユニットセルのそれぞれの構造は、平面視において線対称の関係にある。

トレンチ９はここではＸ方向に延在しているが、必ずしもＸ方向に延在していなくともよい。ただし、トレンチ９をＸ方向に延在させることで、容易にＳｉＣパワーＭＩＳＦＥＴのチャネル幅を広げることができる。このようなチャネル幅の増大は、トレンチゲート電極がソース電極１と同様にＹ方向に延在するトレンチ型ＭＯＳＦＥＴでは実現が困難である。これに対し、本実施の形態では、島状のトレンチゲート電極をＹ方向において互いに離間させて配置しているため、トレンチ９をＸ方向に延在させることで容易にチャネル幅を増大させ、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減することができる。

図１０に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（半導体基板）を有している。半導体基板内にはドレイン領域１２が形成されており、半導体基板内において、ドレイン領域１２上にはドレイン領域１２に接してドリフト層４が形成されている。ドレイン領域１２のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高い。エピタキシャル層内には、ドリフト層４、ボディ層５、ソース領域６、蓄積層形成領域７、電流拡散領域１７、ガード領域１８、ドレイン領域１２、ＪＦＥＴ領域１３および電位固定領域１４が形成されている。

ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。半導体基板の上面（エピタキシャル層の上面）には、ソース領域６が形成されており、ソース領域６とドリフト層４との間には、ソース領域６の下面に接して、ｐ型半導体領域であるボディ層５が形成されている。ソース領域６は、下記の電流拡散領域１７よりも高いｎ型不純物濃度を有しており、ソース電極１に電気的に接続されている。

ボディ層５の下には、ボディ層５の下面に接して、ｎ^＋型半導体領域である電流拡散領域１７が形成されている。また、電流拡散領域１７とＸ方向で隣り合う領域であって、Ｙ方向に延在するソース電極１の下には、ドリフト層４が形成されている。ここでは、ボディ層５の下のエピタキシャル層内において、ボディ層５の下面からエピタキシャル層の下面に亘ってドリフト層４が形成されている。すなわち、ドリフト層４の下面はドレイン領域１２、つまり炭化ケイ素基板に接している。ユニットセル内では、平面視において、電流拡散領域１７はトレンチ９を囲むように形成されている。

電流拡散領域１７は、ドリフト層４内に流れる電流をＸ方向に拡散させ、広い領域に電流を流すための低抵抗な領域である。つまり、電流拡散領域１７を形成することで、電流が局所的に流れることを防ぐことができる。電流拡散領域１７は、図９に示す領域１Ａに形成されており、領域１Ｂには形成されていない。つまり、領域１Ｂは、平面視でソース領域６および電流拡散領域１７と離間している。言い換えれば、領域１Ｂは、ソース領域６および電流拡散領域１７と平面視で重なっていない。

電流拡散領域１７の下には、電流拡散領域１７の下面に接して、ｐ型半導体領域であるガード領域１８が形成されている。半導体基板の上面（エピタキシャル層の上面）、つまりソース領域６のボディ層５の上面から、ガード領域１８の途中深さに亘って、トレンチ９が形成されている。つまり、トレンチ９はボディ層５を貫通しており、ガード領域１８の下面（下端）に達していない。言い換えれば、トレンチ９の底面と、ガード領域１８の下面（下端）とは、互いに離間している。

トレンチ９の底面はガード領域１８の上面（上端）よりも深い箇所に位置しているため、平面形状が矩形であるトレンチ９の４つの側面のそれぞれの下端は、ガード領域１８に接している。つまり、トレンチ９の底面の４辺および４隅である角部は、全てガード領域１８に覆われている。言い換えれば、トレンチ９の底面とトレンチ９の４つの側面とは、ガード領域１８に連続的に接している。すなわち、トレンチ９は平面視でガード領域１８に囲まれている。このように、トレンチ９は、エピタキシャル層の上面からボディ層５より下のエピタキシャル層の途中深さに亘って形成されている。

ガード領域１８とボディ層５との間において、トレンチ９の４つの側面は、蓄積層形成領域７を介して電流拡散領域１７に接している。したがって、ＳｉＣパワーＭＩＳＦＥＴがオン状態のときには、トレンチ９の４つの側面の全てにチャネルが形成され得る。

ガード領域１８とＸ方向で隣り合う領域であって、Ｙ方向に延在するソース電極１の直下の領域には、ドリフト層４が形成されている。ガード領域１８とＸ方向で隣り合う領域に形成された当該ドリフト層４の一部は、平面視において電流拡散領域１７と重なっている。つまり、電流拡散領域１７の直下には、ドリフト層４とガード領域１８とがＸ方向に並んで配置されている。すなわち、平面視において、電流拡散領域１７のソース電極１側の端部は、ガード領域１８のソース電極１側の端部よりもソース電極１の近くに位置している。

以上より、ソース電極１の直下のドリフト層４とＸ方向で隣り合う領域において、電流拡散領域１７から成る層と、ガード領域１８から成る層とが縦方向に重なって形成されている。ガード領域１８は、ボディ層５よりも高いｐ型不純物濃度を有している。また、電流拡散領域１７とガード領域１８とは互いに接している。したがって、ボディ層５およびガード領域１８は、互いに電気的に接続されている。ボディ層５よりも高いｐ型不純物濃度を有するガード領域１８によりトレンチ９の底面および角部を覆うことで、前記実施の形態１に比べ、よりトレンチ９の角部における電界集中を緩和できる。

トレンチ９は、Ｙ方向に複数並んで形成されており、各トレンチ９内には、ゲート絶縁膜８を介してゲート電極２が完全に埋め込まれている。各トレンチ９内のゲート電極２同士はソース領域６上にゲート絶縁膜８を介して形成され、Ｙ方向に延在するゲート電極２により互いに接続されている。つまり、Ｙ方向に沿う断面において、ゲート電極２は櫛歯状の構造を有している。すなわち、Ｙ方向に複数並ぶトレンチゲート電極は、それらの上部のゲート電極２により互いに並列に接続されている。ソース領域６上でＹ方向に延在するゲート電極２の下面、側面および上面は、絶縁膜１１により覆われている。

半導体基板上の絶縁膜１１を貫通する接続孔内および絶縁膜１１上には、ソース電極１が形成されている。接続孔内を完全に埋め込んでいるソース電極１と、絶縁膜１１上のソース電極１とは、互いに一体となっている。図１０では、Ｙ方向に延在する接続孔内のソース電極１の形状を分かり易くするため、Ｙ方向に延在するソース電極１の直上のソース電極１の一部、および、絶縁膜１１上のソース電極１の一部のそれぞれの図示を省略している。接続孔の底部において、ソース電極１は電位固定領域１４に接続されている。

電位固定領域１４は、Ｙ方向においてソース領域６と隣り合って形成されている。電位固定領域１４の下面はボディ層５の上面に接している。電位固定領域１４は、ボディ層５およびガード領域１８のいずれよりも高いｐ型不純物濃度を有している。ガード領域１８は、ボディ層５および電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からガード領域１８にソース電圧を印加することができる。また、ボディ層５は電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からボディ層５にソース電圧を印加することができる。

ここで、本実施の形態では、トレンチ９の側面は、半導体基板の上面に対して斜めに形成されており、ソース領域６の下において、エピタキシャル層内には各トレンチ９の側面および底面を連続的に覆う蓄積層形成領域７が形成されている。ここでは、トレンチ９の底面が電流拡散領域１７の最下面より下に位置し、ガード領域１８内にまで達している。蓄積層形成領域７の底面は、ガード領域１８内に位置しており、蓄積層形成領域７はガード領域１８の下のドリフト層４には達していない。ただし、トレンチ９の側面に形成された蓄積層形成領域７は、電流拡散領域１７に接しており、電流拡散領域１７を介してドリフト層４およびドレイン領域１２に電気的に接続されている。

前記実施の形態１と同様に本実施の形態でも、トレンチ９とソース領域６の下面との接点である点ＣＨ１を定義でき、蓄積層形成領域７とオフ時にボディ層５から延びる空乏層がトレンチ９の側面に接する領域と、当該空乏層がトレンチ９の側面から離れている領域との境界の点をＣＨ２と定義できる（図３参照）。また、ボディ層５と蓄積層形成領域７との境界面のうち、点ＣＨ２から最も近い点を、点ＪＣと定義できる（図３参照）。ここで、点ＪＣは、図１０には示していないが、ボディ層５の下面よりも上に位置している。言い換えれば、点ＪＣよりも下にｐ型半導体領域であるボディ層５が形成されている。また、点ＪＣより下には、ｐ型半導体領域であるガード領域１８も形成されている。

図９では、Ｘ方向に並ぶ４つのユニットセルを示しており、１つのユニットセルを一点鎖線で囲んでいる。図９に示すように、Ｘ方向で隣り合うユニットセルのそれぞれは、当該ユニットセル同士の境界を軸として反転した構造を有している。１つのユニットセルは、ドレイン電極３、ドリフト層４、ボディ層５、ソース領域６、電流拡散領域１７、ガード領域１８、ＪＦＥＴ領域１３、トレンチ９、絶縁膜１１、ゲート電極２、ソース電極１および電位固定領域１４（図９参照）により構成されている。

Ｘ方向で隣り合うユニットセル同士は、Ｙ方向に延在するソース電極１を共有している。このため、ストライプ状に形成されたソース電極１のそれぞれを形成可能な最小幅で形成する場合、全てのユニットセルをＸ方向において反転させることなく配置する場合に比べ、Ｘ方向におけるユニットセルのセルピッチを縮小することができる。

図１０に示すように、電流拡散領域１７の下のドリフト層４内には、ｎ型またはｎ型の半導体領域であるＪＦＥＴ領域１３が、Ｘ方向においてガード領域１８と並んで形成されている。具体的には、電流拡散領域１７の直下において、ＪＦＥＴ領域１３がガード領域１８と隣接しており、ＪＦＥＴ領域１３の一部は、Ｘ方向で電流拡散領域１７と隣接している。ＪＦＥＴ領域１３はソース電極１の直下においてＹ方向に延在している。つまり、ここでは、ソース電極１、複数のトレンチ９が並ぶトレンチ形成領域（図９参照）、および、ＪＦＥＴ領域１３が、互いに平行にＹ方向に延在している。図１０では、ＪＦＥＴ領域１３の下端を破線で示している。

ＪＦＥＴ領域１３のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度と同等であるか、または、ドリフト層４のｎ型不純物濃度より高い。また、ＪＦＥＴ領域１３のｎ型不純物濃度は、電流拡散領域１７およびソース領域６のそれぞれのｎ型不純物濃度よりも低い。ＪＦＥＴ領域１３は、Ｘ方向で隣り合うガード領域１８同士の間の領域である。つまりＪＦＥＴ領域１３は、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときに、隣り合うガード領域１８の対向する側面のそれぞれから空乏層が延び、それらの空乏層が互いに接する領域である。Ｘ方向に複数並ぶガード領域１８と、それらの間のＪＦＥＴ領域１３が存在することで、耐圧を保つことができ、かつ、耐圧を制御できる。

本実施の形態のＳｉＣパワーＭＩＳＦＥＴのオン時の電流は、ドレイン電極３、ドレイン領域１２、ドリフト層４、ＪＦＥＴ領域１３、電流拡散領域１７、蓄積層形成領域７、ボディ層５の反転層、ソース領域６およびソース電極１の順に流れる。図１０では、この電流の経路を、太い矢印で示している。

本実施の形態では、トレンチ形成領域、ソース電極１（導電性接続部）、ＪＦＥＴ領域１３がいずれも同じＹ方向に延在し、平面視においてストライプ状に形成されている。ここでは、ソース電極１とＪＦＥＴ領域１３とが平面視で重なるように配置され、互いにＹ方向に延在している。つまり、ユニットセル内では、平面視においてソース電極１とＪＦＥＴ領域１３との間にトレンチ９が形成されていない。このため、平面視においてソース電極、トレンチおよびＪＦＥＴ領域が順に並ぶ場合に比べて、ユニットセルの微細化が容易である。このように、本実施の形態のＳｉＣパワーＭＩＳＦＥＴは、トレンチ形成領域、ソース電極１（導電性接続部）、ＪＦＥＴ領域１３がいずれも同じＹ方向に延在し、かつ、トレンチ形成領域にストライプ状に並ぶ複数のトレンチ、電流拡散領域およびガード領域を備えている。このようなＳｉＣパワーＭＩＳＦＥＴにおいても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図１１に示すように、トレンチ９の側面に沿って形成させる蓄積層形成領域７は、ソース領域６の下面に達していてもよい。この場合、ソース領域６とドリフト層４との間のトレンチ９の側面は全て蓄積層形成領域７に覆われる。このため、トレンチ９とｐ型半導体領域であるボディ層５とは、蓄積層形成領域７を挟んで互いに離間する。ただし、このように蓄積層形成領域７がソース領域６およびドリフト層４に接していても、前記実施の形態１で説明したようにＳｉＣパワーＭＩＳＦＥＴのオフ時にはボディ層５から延びた空乏層が蓄積層形成領域７を介してトレンチ９の表面まで達するため、耐圧は保たれる。

本実施の形態３の半導体装置では、ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、トレンチ９と隣接する半導体基板内にチャネル（反転層）が形成され、当該チャネルに電流が流れる。このとき、チャネルを除くトレンチ９の側面には蓄積層形成領域７が形成されており、蓄積層形成領域７はオン時にキャリアの蓄積層を形成するため、蓄積層形成領域７が形成されていない場合に比べ、オン時にエピタキシャル層内に電流が流れ込み易い。したがって、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減できる。また、蓄積層形成領域７がソース領域６に接していることで、前記実施の形態１に比べオン抵抗を低減できる。

一方、ＳｉＣパワーＭＩＳＦＥＴがオフ状態であるとき、ボディ層５から延びた空乏層が蓄積層形成領域７を横切ってトレンチ９の側面に達するため、ＳｉＣパワーＭＩＳＦＥＴの耐圧を保持できる。また、トレンチ９の大部分はボディ層５内に形成されているため、トレンチ９内のゲート絶縁膜８における電界集中を緩和できる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。

また、前記実施の形態１～３では、ｎ型のＳｉＣパワーＭＩＳＦＥＴについて説明したが、各半導体領域の導電型を反転させたｐ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前記実施の形態１～３の効果を得ることができる。また、前記実施の形態３に、前記実施の形態１の変形例を組み合わせてもよい。

１ ソース電極
２ ゲート電極
３ ドレイン電極
４ ドリフト層
５ ボディ層
６ ソース領域
７ 蓄積層形成領域
８ ゲート絶縁
９ トレンチ
１１ 絶縁膜
１２ ドレイン領域
１３ ＪＦＥＴ領域
１４ 電位固定領域
１７ 電流拡散領域
１８ ガード領域

Claims (7)

1. 第１導電型の炭化ケイ素半導体基板と、
   前記炭化ケイ素半導体基板上に形成され、炭化ケイ素を含む前記第１導電型の半導体層と、
   前記半導体層の上面に形成された、前記第１導電型の第１半導体領域と、
   前記半導体層内において前記第１半導体領域の下端から前記半導体層の途中深さに亘って形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
   前記第２半導体領域の下の前記半導体層内に形成された、前記第１導電型の第３半導体領域と、
   前記半導体層の前記上面から前記第１半導体領域の前記下端よりも下の前記半導体層の途中深さに亘って形成されたトレンチと、
   前記トレンチの内側に絶縁膜を介して形成されたゲート電極と、
   前記炭化ケイ素半導体基板内に形成された、前記第１導電型の第４半導体領域と、
   前記第１半導体領域の前記下端よりも下の前記半導体層内に形成され、前記トレンチの側面および底面に連続的に接する前記第１導電型の第５半導体領域と、
   を有し、
   前記第１半導体領域、前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
   前記トレンチの前記側面において、前記電界効果トランジスタのオフ時に前記第２半導体領域から延びる空乏層が前記トレンチの前記側面に接する第１領域と、前記第１領域の下で前記空乏層が前記トレンチの前記側面から離間している第２領域との境界を第１点とし、前記第２半導体領域と前記第５半導体領域との境界面のうち、前記第１点から最も近い点を第２点としたとき、前記第２半導体領域の一部は、前記第２点よりも下に位置する、炭化ケイ素半導体装置。
2. 請求項１に記載の炭化ケイ素半導体装置において、
   前記第５半導体領域は、前記第３半導体領域に接している、炭化ケイ素半導体装置。
3. 請求項１に記載の炭化ケイ素半導体装置において、
   前記トレンチは、前記第３半導体領域内に達している、炭化ケイ素半導体装置。
4. 請求項１に記載の炭化ケイ素半導体装置において、
   前記トレンチは、前記第３半導体領域から離間している、炭化ケイ素半導体装置。
5. 請求項１に記載の炭化ケイ素半導体装置において、
   前記半導体層上に形成され、平面視における第１方向に延在し、前記第１半導体領域に電気的に接続された導電性接続部と、
   前記第３半導体領域内に形成され、前記第１方向に延在する前記第１導電型の第６半導体領域と、
   前記第６半導体領域と隣り合う領域において、前記トレンチの前記底面の端部である角部を覆い、前記第３半導体領域内に形成された、前記第２導電型の第７半導体領域と、
   前記第７半導体領域上の前記第３半導体領域内において、平面視で前記トレンチを囲むように形成され、前記第３半導体領域よりも高い不純物濃度を有する前記第１導電型の第８半導体領域と、
   をさらに有し、
   平面視において、前記トレンチは前記第１方向に複数並んで配置され、
   複数の前記トレンチのそれぞれは、平面視において前記第１方向に交わる第２方向に延在している、炭化ケイ素半導体装置。
6. 請求項１に記載の炭化ケイ素半導体装置において、
   前記第５半導体領域の上端は、前記第１半導体領域に接している、炭化ケイ素半導体装置。
7. 請求項１に記載の炭化ケイ素半導体装置において、
   前記第５半導体領域の前記第１導電型の不純物濃度は、前記第１半導体領域の前記第１導電型の不純物濃度よりも低い、炭化ケイ素半導体装置。

Images