JP2019096794A - 半導体装置 - Google Patents

Abstract

【課題】耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができる半導体装置を提供すること。【解決手段】ＭＯＳゲートを埋め込んだ第１トレンチ７間に第２トレンチ５１が設けられている。第２トレンチ５１の内部には、第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂを覆う絶縁層５２が設けられ、絶縁層５２上に導電層５３が設けられている。この導電層５３とｎ型電流拡散領域３とで第２トレンチ５１の側壁５１ｃに沿ってショットキー接合５４が形成され、当該ショットキー接合５４でトレンチ型ＳＢＤ４２の１つの単位セルが構成されている。ショットキー接合５４は第２トレンチ５１の側壁５１ｃのみに形成され、１つの面方位（第２トレンチ５１の側壁５１ｃの面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤ４２のショットキー特性が決まる。【選択図】図１

Description

この発明は、半導体装置に関する。

従来、シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー半導体装置では、低オン抵抗化が求められている。例えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、半導体チップのおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、セルピッチの短縮により低オン抵抗化が可能である。

従来のトレンチゲート型ＭＯＳＦＥＴについて、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１４は、従来の半導体装置の構造を示す断面図である。図１４に示すトレンチゲート型ＭＯＳＦＥＴは、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ^-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させた、炭化珪素からなる半導体基板（以下、炭化珪素基板とする）１１０を用いて作製されている。炭化珪素基板１１０のおもて面からトレンチ（以下、ゲートトレンチとする）１０７の底面よりもドレイン側に深い位置に、第１，２ｐ⁺型領域１２１，１２２が選択的に設けられている。

第１ｐ⁺型領域１２１は、ゲートトレンチ１０７の底面を覆う。第２ｐ⁺型領域１２２は、隣り合うゲートトレンチ１０７間（メサ領域）に、ゲートトレンチ１０７から離して選択的に設けられている。これら第１，２ｐ⁺型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜にかかる電界が抑制される。このため、耐圧（耐電圧）を維持した状態で、セルピッチを短縮して低オン抵抗化が可能である。１つのゲートトレンチ１０７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域と、で１つの単位セル（素子の構成単位）が構成される。符号１０３，１０５，１０６，１０８，１０９，１１１〜１１３は、それぞれｎ型電流拡散領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。

従来、部品点数を削減してコストダウンを図るために、外付けのショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）の代用として、トレンチゲート型ＭＯＳＦＥＴの内部に形成される寄生ダイオード（ボディーダイオード）を用いることが知られている。しかしながら、外付けのＳＢＤの代用として、トレンチゲート型ＭＯＳＦＥＴのボディーダイオードを用いる場合、ボディーダイオードの劣化やターンオン損失増加が生じる。この問題を回避するために、トレンチゲート型ＭＯＳＦＥＴを作製した同一の半導体チップに、トレンチ型ＳＢＤを内蔵させることが提案されている。

同一の半導体チップにトレンチ型ＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴについて説明する。図１５は、従来の半導体装置の構造の別の一例を示す断面図である。図１５に示す従来の半導体装置が図１４に示す従来の半導体装置と異なる点は、トレンチゲート型ＭＯＳＦＥＴ１３１の隣り合うゲートトレンチ１０７間に、トレンチ型ＳＢＤ１３２が内蔵されている点である。トレンチ型ＳＢＤ１３２は、ゲートトレンチ１０７間のトレンチ１４１と、このトレンチ１４１の内部に埋め込まれた導電層１４２と、を備え、トレンチ１４１の側壁に沿って形成される導電層１４２とｎ型電流拡散領域１０３とのショットキー接合１４３で構成される。

トレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂには、ゲートトレンチ１０７の底面と同様に、トレンチゲート型ＭＯＳＦＥＴ１３１のオフ時に電界が集中する。このため、トレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂを第１ｐ⁺型領域１２１で覆うことで、当該箇所での電界集中を緩和させている。すなわち、このトレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂに沿った部分は、トレンチ型ＳＢＤ１３２を形成しない無効領域となっている。ゲートトレンチ１４１の底面コーナー部１４１ｂとは、ゲートトレンチ１４１の底面１４１ａと側壁１４１ｃとの境界であり、所定曲率で湾曲した円弧状となっている。第２ｐ⁺型領域は設けられていない。

同一の半導体チップにトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴとして、ソースコンタクト用のトレンチの底面でバリアメタルとｐ^-型ベース領域とのショットキー接合を形成した装置が提案されている（例えば、下記特許文献１（第００３１〜００３２段落、第１図）参照。）。下記特許文献１では、ソース電極からバリアメタル、ｐ^-型ベース領域、ｎ^-型チャネル領域、ｎ型ドリフト領域、ｎ⁺型基板を経由してドレイン電極に至る経路をショットキーバリアダイオードにして、内蔵ダイオードの逆回復特性を改善している。

また、同一の半導体チップにトレンチ型ＳＢＤを内蔵した別のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチよりも深いトレンチにショットキー電極を埋め込んで半導体基板との間にショットキー接合を形成した装置が提案されている（下記特許文献２（第００７０〜００７１段落、第９図）参照。）。下記特許文献２では、ショットキー電極を埋め込んだトレンチの間の半導体部を、ショットキー電極から伸びる空乏層により低い印加電圧でピンチオフする領域に設計し、ピンチオフするときの電界を著しく超えた電界がゲートトレンチ底面に印加されることを防止している。

特開２０１１−００９３８７号公報 特開２０１０−２５９２７８号公報

しかしながら、上述した図１５に示す従来の半導体装置において、ショットキー接合１４３面でのショットキー障壁の高さはトレンチ１４１の内壁の面方位によって異なる（図１２参照）。例えば、図１３に示すように、トレンチ１４１の底面コーナー部１４１ｂの曲率のばらつきや、トレンチ１４１の深さのばらつき等により、トレンチ１４１の底面コーナー部１４１ｂの湾曲している部分１４４が第１ｐ⁺型領域１２１で覆われない虞がある。この場合、トレンチ１４１の側壁１４１ｃと底面コーナー部１４１ｂとで面方位が異なるため、異なる面方位にわたってショットキー接合１４３が形成される。

図１２は、面方位ごとのショットキー障壁の高さを示す特性図である。図１２には、半導体材料として炭化珪素を用い、導電層１４２がチタン（Ｔｉ）層である場合の、Ｓｉ面、Ｃ面およびｍ面でのショットキー障壁の高さを示すが、導電層１４２を他の金属材料やポリシリコン（ｐｏｌｙ−Ｓｉ）で形成した場合も図１２と同様の特性を示す。図１２の横軸は導電層１４２を形成した後に行うアニールの温度であり、縦軸はショットキー接合１４３面でのショットキー障壁の高さである。Ｓｉ面は（０００１）面である。Ｃ面は（０００−１）面である。ｍ面は、Ｃ面に垂直な｛１−１００｝面の総称であり、（１０−１０）面、（−１０１０）面、（１−１００）面、（−１１００）面、（０１−１０）面および（０−１１０）面である。図１３は、図１５の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。

異なる面方位にショットキー接合１４３が形成された場合、トレンチ型ＳＢＤ１３２の１つの単位セルに障壁高さの異なる複数のショットキー障壁が存在することとなり、次の２つの問題が生じる。１つ目は、Ｓｉ面やＣ面に形成されたショットキー接合１４３でショットキー障壁高さが低くなるため、トレンチ型ＳＢＤ１３２のオフ時にリーク（漏れ）電流が増加して耐圧が低下するという問題である。２つ目は、トレンチ型ＳＢＤ１３２のオンオフ特性が悪くなる等、ショットキー特性が安定しないという問題である。

この発明は、上述した従来技術による問題点を解消するため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。複数のトレンチは、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記第１半導体層の内部に、前記第２半導体層と離して、前記トレンチの底面を覆う第２半導体領域が選択的に設けられている。複数の前記トレンチのうちの一部の第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に、前記第２トレンチの底面コーナー部を覆う絶縁層が設けられている。前記第２トレンチの内部において、前記絶縁層上に導電層が設けられている。第１電極は、前記第２半導体層、前記第１半導体領域および前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。ショットキーバリアダイオードは、前記導電層と前記第１半導体層とのショットキー接合で構成されている。

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、前記第２トレンチの内部において前記第２トレンチの底面および底面コーナー部を覆うことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー接合は前記第２トレンチの側壁のみに形成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備える。前記ショットキーバリアダイオードは、前記導電層と前記第３半導体領域とのショットキー接合で構成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする。

本発明にかかる半導体装置によれば、第２トレンチの底面および底面コーナー部にショットキー接合が形成されないため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 面方位ごとのショットキー障壁の高さを示す特性図である。 図１５の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置の構造の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示す。また、図１には活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図２〜１１においても同様）。

活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）１０の側面との間の領域であり、ｎ^-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基板（炭化珪素基板）１０にトレンチ型ＳＢＤ４２を内蔵したトレンチゲート型ＭＯＳＦＥＴ４１である。半導体基板１０は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１上にｎ^-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板である。トレンチゲート型ＭＯＳＦＥＴのＭＯＳゲートは、基板おもて面側に設けられたｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域（不図示）、第１トレンチ（ゲートトレンチ）７、ゲート絶縁膜８およびゲート電極９で構成される。トレンチ型ＳＢＤ４２は、基板おもて面側に設けられた第２トレンチ５１、導電層５３およびｎ型電流拡散領域３で構成される。

具体的には、ｎ^-型炭化珪素層３１のソース側（ソース電極１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域（第３半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、第１，２トレンチ７，５１の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、第１，２トレンチ７，５１の底面よりもドレイン側（ドレイン電極１３側）に深い位置に達する。

ｎ^-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ^-型ドリフト領域２である。すなわち、ｎ型電流拡散領域３は、ｎ^-型ドリフト領域２とｐ型ベース領域４との間に、第１トレンチ７の内壁７ａ〜７ｃ、第２トレンチ５１の内壁５１ａ〜５１ｃ、ｎ^-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３の内部には、第１，２トレンチ７，５１の底面をそれぞれ覆うように、ｐ⁺型領域２１が選択的に設けられている。第１トレンチ７の底面を覆うｐ⁺型領域２１と、第２トレンチ５１の底面を覆うｐ⁺型領域２１と、は互いに離して配置されている。

また、ｐ⁺型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。ｐ⁺型領域２１のドレイン側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ^-型ドリフト領域２との界面に達していてもよいし、ｎ^-型ドリフト領域２の内部で終端していてもよい。すなわち、ｐ⁺型領域２１とｎ型電流拡散領域３（またはｎ^-型ドリフト領域２）とのｐｎ接合が第１，２トレンチ７，５１の底面７ａ，５１ａよりもドレイン側に深く位置していればよく、第１ｐ⁺型領域２１の深さは種々変更可能である。

ｐ⁺型領域２１は、トレンチゲート型ＭＯＳＦＥＴ４１のオフ時に空乏化し、第１，２トレンチ７，５１の底面７ａ，５１ａにかかる電界を緩和する機能を有する。ｐ⁺型領域２１は、第１，２トレンチ７，５１の底面７ａ，５１ａから底面コーナー部７ｂ，５１ｂにわたって、第１，２トレンチ７，５１の底面７ａ，５１ａおよび底面コーナー部７ｂ，５１ｂを覆っていてもよい。第１，２トレンチ７，５１の底面コーナー部７ｂ，５１ｂとは、第１，２トレンチ７，５１の底面７ａ，５１ａと側壁７ｃ，５１ｃとの境界であり、所定曲率で湾曲した円弧状となっている。

第１，２トレンチ７，５１の底面７ａ，５１ａとは、第１，２トレンチ７，５１の内壁のうち、基板おもて面から最も深い部分に位置し、基板おもて面に略平行する面である。第１，２トレンチ７，５１の底面コーナー部７ｂ，５１ｂの曲率が小さいほど、第１，２トレンチ７，５１のドレイン側において底面コーナー部７ｂ，５１ｂの占める割合が多くなり、第１，２トレンチ７，５１の底面７ａ，５１ａは点（頂点）に近づく。第１，２トレンチ７，５１の側壁７ｃ，５１ｃとは、第１，２トレンチ７，５１の内壁のうち、基板おもて面に連続し、基板おもて面に略直交する面である。

ｐ型炭化珪素層３２の内部には、隣り合う第１トレンチ７と第２トレンチ５１との間（メサ領域）に、互いに接するようにｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域がそれぞれ選択的に設けられている。ｎ⁺型ソース領域５は、第１トレンチ７に接するように配置され、第１トレンチ７の側壁７ｃのゲート絶縁膜８を介してゲート電極９に対向する。また、ｎ⁺型ソース領域５は、第２トレンチ５１に接するように配置され、第２トレンチ５１の側壁５１ｃにおいて導電層５３に接する。

第１，２トレンチ７，５１は、半導体基板１０のおもて面（ｐ型炭化珪素層３２の表面）からｎ⁺型ソース領域５およびｐ型ベース領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達し、それぞれ異なるｐ⁺型領域２１の内部で終端している。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。第１，２トレンチ７，５１は、例えば、半導体基板１０のおもて面側から見て、半導体基板１０のおもて面に平行な方向（図１の奥行き方向）Ｘに延在するストライプ状のレイアウトに配置されている。第１トレンチ７と第２トレンチ５１とは、半導体基板１０のおもて面側から見て、第１，２トレンチ７，５１がストライプ状に延在する方向Ｘと直交する方向Ｙに、互いに離して交互に繰り返し配置されている。

第１トレンチ７の内部には、第１トレンチ７の内壁７ａ〜７ｃに沿ってゲート絶縁膜８が設けられている。第１トレンチ７の内部に埋め込むようにゲート絶縁膜８上にポリシリコン（ｐｏｌｙ−Ｓｉ）層等のゲート電極９が設けられ、トレンチゲート型ＭＯＳＦＥＴ４１のＭＯＳゲートが構成される。ゲート電極９のドレイン側端部は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に達している。１つの第１トレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合う第１トレンチ７間の領域）と、でトレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルが構成される。

第２トレンチ５１の内部には、第２トレンチ５１の最も底面５１ａ側に、堆積酸化膜（ＳｉＯ₂膜）等の絶縁層５２が埋め込まれている。絶縁層５２は、第２トレンチ５１の底面５１ａから側壁５１ｃに達する厚さｔ１を有する。すなわち、絶縁層５２は、第２トレンチ５１の底面５１ａと底面コーナー部５１ｂの湾曲した部分４５とを埋め込むように、第２トレンチ５１の内部に埋め込まれている。また、第２トレンチ５１の内部には、絶縁層５２上に、例えばチタン（Ｔｉ）やニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属材料からなる金属層やポリシリコン（ｐｏｌｙ−Ｓｉ）層等の導電層５３が埋め込まれている。

導電層５３と絶縁層５２との界面はｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置にあり、導電層５３は第２トレンチ５１の側壁５１ｃでｎ型電流拡散領域３に接する。ｐ型ベース領域４とｎ型電流拡散領域３との界面から絶縁層５２と導電層５３との界面までの距離ｔ２は、例えば０．５μｍ程度であってもよい。この導電層５３とｎ型電流拡散領域３とで第２トレンチ５１の側壁５１ｃに沿ってショットキー接合５４が形成される。すなわち、ショットキー接合５４は第２トレンチ５１の側壁５１ｃのみに形成され、１つの面方位（第２トレンチ５１の側壁５１ｃの面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤ４２のショットキー特性が決まる。

１つの第２トレンチ５１の側壁５１ｃに形成されたショットキー接合５４でトレンチ型ＳＢＤ４２の１つの単位セルが構成される。このため、トレンチ型ＳＢＤ４２の各単位セルは、第２トレンチ５１がストライプ状に延在する方向Ｘに延在している。トレンチ型ＳＢＤ４２の単位セルの面積（ショットキー接合５４の表面積）は、第２トレンチ５１の深さおよび第２トレンチ５１がストライプ状に延在する長さ（半導体基板１０のおもて面側から見て、第２トレンチ５１の長手方向の長さ）で調整可能である。トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の内部に形成される寄生ダイオード（ボディーダイオード）の劣化を防止する機能を有する。導電層５３のソース側端部は、第２トレンチ５１から外側へ突出していてもよい。

上述したように第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂは、第２トレンチ５１の内部から絶縁層５２で覆われている。このため、例えばプロセスばらつきにより第２トレンチ５１の底面コーナー部５１ｂの曲率や第２トレンチ５１の深さにばらつきが生じ、ｎ型電流拡散領域３（または、ｎ型電流拡散領域３の深さによってはｎ^-型ドリフト領域２）に第２トレンチ５１の底面コーナー部５１ｂが露出したとしても、第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂにショットキー接合５４は形成されない。したがって、トレンチ型ＳＢＤ４２に、複数のショットキー障壁が存在することによるリーク電流の増加は生じない。また、この第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂに沿った部分は、従来構造（図１５参照）と同様にトレンチ型ＳＢＤ４２を形成しない無効領域であるため、トレンチ型ＳＢＤ４２のショットキー特性に対する損失は生じない。

ゲート電極９は、図示省略する部分で半導体基板１０のおもて面に引き出され、ゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および導電層５３に接し、これらに電気的に接続されている。ソース電極１２および導電層５３は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。ソース電極１２は、例えばソース電極パッドを兼ねる。半導体基板１０の裏面（ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極１３が設けられている。

次に、実施の形態１にかかる半導体装置の動作について説明する。トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードの順方向バイアス時、トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の上記寄生ｐｎダイオードよりも低い電圧で、当該寄生ｐｎダイオードよりも早くオンする。このため、トレンチゲート型ＭＯＳＦＥＴ４１のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ⁺型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）にベース電流が流れず、当該寄生ｎｐｎバイポーラトランジスタは動作しない。したがって、当該寄生ｎｐｎバイポーラトランジスタによる順方向劣化が生じない。かつ、当該寄生ｎｐｎバイポーラトランジスタによるターンオン損失を低減させることができる。

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１を用意する。次に、ｎ⁺型炭化珪素基板１のおもて面に、ｎ^-型炭化珪素層３１をエピタキシャル成長させる。次に、図３に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層３１の表面層に、ｐ⁺型領域２１を選択的に形成する。

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ^-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さは種々変更可能である。図３には、ｎ型部分領域３ａの深さをｐ⁺型領域２１よりも深くし、ｐ⁺型領域２１のドレイン側（ｎ⁺型炭化珪素基板１側）全体をｎ型部分領域３ａで覆った場合を示す（図４〜９においても同様）。ｎ^-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ^-型ドリフト領域２となる。ｎ型部分領域３ａとｐ⁺型領域２１との形成順序を入れ替えてもよい。

次に、図４に示すように、ｎ^-型炭化珪素層３１上にさらにｎ^-型炭化珪素層をエピタキシャル成長させて、ｎ^-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ^-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｎ^-型炭化珪素層３１の厚さを増やす際に、ｎ型電流拡散領域３と同じ不純物濃度のｎ型炭化珪素層をエピタキシャル成長させてｎ型部分領域３ｂとしてもよい。

次に、図５に示すように、ｎ^-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ⁺型炭化珪素基板１上にｎ^-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した炭化珪素基板（半導体ウエハ）１０が形成される。次に、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層３２の表面層にｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域（不図示）をそれぞれ選択的に形成する。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域の形成順序を種々入れ替え可能である。ｐ型炭化珪素層３２の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域以外の部分がｐ型ベース領域４となる。そして、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。

次に、ｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部のｐ⁺型領域２１に達する第１，２トレンチ７，５１を形成する。第１，２トレンチ７，５１は異なる工程で別々に形成してもよい。次に、図６に示すように、半導体基板１０のおもて面に絶縁層６１を形成する。次に、フォトリソグラフィおよびエッチングにより絶縁層６１を選択的に除去して、絶縁層６１の開口部に第１トレンチ７を露出させる。

次に、絶縁層６１の開口部に露出した半導体基板１０のおもて面および第１トレンチ７の内壁を熱酸化して、半導体基板１０のおもて面および第１トレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、例えば堆積法により、第１トレンチ７の内部に埋め込むように、半導体基板１０のおもて面に例えばポリシリコン層を堆積する。次に、このポリシリコン層をエッチバックして、第１トレンチ７の内部にのみゲート電極９となるポリシリコン層を残す。

次に、図７に示すように、例えばエッチバックにより絶縁層６１を除去する。このとき、基板おもて面上および第２トレンチ５１の底面５１ａ上に絶縁層６１が残っていてもよい。次に、図８に示すように、ゲート電極９を覆い、かつ第２トレンチ５１の内部に埋め込むように、半導体基板１０のおもて面に絶縁層６２を形成する。次に、図９に示すように、フォトリソグラフィおよびエッチングにより絶縁層６２およびゲート絶縁膜８を選択的に除去して、ゲート電極９を覆う部分、エッジ終端領域において基板おもて面を覆う部分（フィールド酸化膜等となる部分）および第２トレンチ５１の内部に絶縁層６２を残す。

すなわち、この絶縁層６２は、ゲート電極９を覆う部分を層間絶縁膜１１として残し、かつ第２トレンチ５１の内部において第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂの湾曲した部分４５を覆う部分を絶縁層５２として残す。絶縁層６２の、絶縁層５２となる部分は、第２トレンチ５１の側壁５１ｃにｎ型電流拡散領域３が露出されるように所定厚さｔ１で残す。絶縁層６２およびゲート絶縁膜８の開口部がコンタクトホールとなり、当該コンタクトホールにｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および第２トレンチ５１が露出される。

次に、図１０に示すように、例えば堆積法により、第２トレンチ５１の内部に埋め込むように、基板おもて面上に導電層５３を堆積する。次に、例えば導電層５３をエッチバックして、第２トレンチ５１の内部にのみ導電層５３を残す。次に、一般的な方法により、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および導電層５３に接するソース電極１２を形成する。半導体基板１０の裏面にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１によれば、第２トレンチの内部に、第２トレンチの底面および底面コーナー部を覆う絶縁層を設けることで、製造プロセスばらつきにより第２トレンチの底面コーナー部がｐ⁺型領域に覆われていない状態になったとしても、第２トレンチの底面および底面コーナー部にショットキー接合が形成されない。すなわち、１つの面方位（第２トレンチの側壁の面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤのショットキー特性が決まる。このため、第２トレンチの面方位がショットキー障壁高さの低いＳｉ面やＣ面にならないように設計することで、リーク電流が増加することを防止することができ、耐圧低下を防止することができる。かつ、１つの面方位のみのショットキー障壁高さに基づいて所定のショットキー特性を安定して得ることができる。したがって、製造プロセスばらつきの悪影響を受けない構造で、同一の半導体チップにトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴを実現することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２トレンチ５１の底面コーナー部５１ｂのみに絶縁層７２を配置した点である。すなわち、第２トレンチ５１の底面コーナー部５１ｂのみが、第２トレンチ５１の内側から絶縁層７２で覆われている。導電層５３は、第２トレンチ５１の両底面コーナー部５１ｂにそれぞれ配置された絶縁層７２間に挟まれ、第２トレンチ５１の底面５１ａにおいてｐ⁺型領域２１に接している。

一般的に、トレンチの内部に埋め込んだ絶縁層を例えばエッチバックして除去する際に、トレンチの両底面コーナー部に当該絶縁層が残る。このようにトレンチの両底面コーナー部に残る絶縁層を上記絶縁層７２として用いてもよい。すなわち、実施の形態１にかかる半導体装置の製造方法において、絶縁層７２となる絶縁層６２（図８参照）をエッチバックした際に、当該絶縁層６２の、第２トレンチ５１の底面５１ａの部分が除去されても、第２トレンチ５１の両底面コーナー部５１ｂに絶縁層６２が残っていればよい。したがって、実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法と同様である。

以上、説明したように、実施の形態２によれば、第２トレンチの両底面コーナー部を覆うように絶縁層が設けられていれば、実施の形態１と同様の効果を得ることができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、深さ方向にｎ⁺型ソース領域を貫通してｐ型ベース領域に達する、ソースコンタクト用のトレンチを設けたダブルトレンチ構造にも適用可能である。この場合、ソースコンタクト用のトレンチを形成するためのマスクとして用いた絶縁層を、第２トレンチの底面および底面コーナー部に残してもよい。

また、上述した実施の形態では、炭化珪素基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型部分領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
７ 第１トレンチ（ゲートトレンチ）
７ａ 第１トレンチの底面
７ｂ 第１トレンチの底面コーナー部
７ｃ 第１トレンチの側壁
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２１ ｐ⁺型領域
３１ ｎ^-型炭化珪素層
３１ａ ｎ^-型炭化珪素層の厚さを増した部分
３２ ｐ型炭化珪素層
４１ トレンチゲート型ＭＯＳＦＥＴ
４２ トレンチ型ＳＢＤ
４５ 第２トレンチの底面および底面コーナー部の湾曲した部分
５１ 第２トレンチ（トレンチ型ＳＢＤを埋め込んだトレンチ）
５１ａ 第２トレンチの底面
５１ｂ 第２トレンチの底面コーナー部
５１ｃ 第２トレンチの側壁
５２，６１，６２，７２ 絶縁層
５３ 導電層
５４ ショットキー接合
ｔ１ 絶縁層の厚さ
ｔ２ ｐ型ベース領域とｎ型電流拡散領域との界面から絶縁層と導電層との界面までの距離
Ｘ 第１，２トレンチがストライプ状に延在する方向
Ｙ 第１，２トレンチがストライプ状に延在する方向と直交する方向
Ｚ 深さ方向

Claims (5)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
   前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、
   前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられ、前記トレンチの底面を覆う第２半導体領域と、
   複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に設けられ、前記第２トレンチの底面コーナー部を覆う絶縁層と、
   前記第２トレンチの内部において、前記絶縁層上に設けられた導電層と、
   前記第２半導体層、前記第１半導体領域および前記導電層に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
   を備えることを特徴とする半導体装置。
2. 前記絶縁層は、前記第２トレンチの内部において前記第２トレンチの底面および底面コーナー部を覆うことを特徴とする請求項１に記載の半導体装置。
3. 前記ショットキー接合は前記第２トレンチの側壁のみに形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備え、
   前記ショットキーバリアダイオードは、前記導電層と前記第３半導体領域とのショットキー接合で構成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。

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