JP2015079894A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】MOSFET部40は、ゲートトレンチ118よりも深く形成してなる第1保護トレンチ132及び第1保護トレンチ132の底部に形成してなるp+型の第1半導体領域134を有し、保護ダイオード部50は、ゲートトレンチ118よりも深く形成してなる第2保護トレンチ132a及び第2保護トレンチ132aの底部に形成してなるp+型の第2半導体領域134aを有し、隣接する第2保護トレンチ132aの間隔L4は、隣接する第1保護トレンチ132の間隔L3よりも広い半導体装置100。
【選択図】図1
Description
従来の半導体装置800は、トレンチゲートパワーMOSFETであって、図21に示すように、n+型の低抵抗半導体層812、低抵抗半導体層812上に位置するn−型のドリフト層814、ドリフト層814上に位置するp型のボディ層816、ボディ層816を開口しドリフト層814に達して形成してなるゲートトレンチ818、ボディ層816内に配置されるとともに少なくとも一部をゲートトレンチ818の内周面に露出させて形成してなる第1導電型のソース領域824、ゲートトレンチ818の内周面に形成してなるゲート絶縁層820、ゲート絶縁層820の内周面に形成してなるゲート電極層822、ゲート電極層822と絶縁されるとともにソース領域824と接して形成してなるソース電極層830を有する。なお、符号826はp+型のボディコンタクト領域を示し、符号828は層間絶縁層を示し、符号832はドレイン電極層を示し、符号840はMOSFET部を示す。
1.実施形態1に係る半導体装置
図1は、実施形態1に係る半導体装置100の断面図である。
実施形態1に係る半導体装置100は、図1に示すように、MOSFET部40と、当該MOSFET部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部50とを同一の炭化珪素半導体基板110に備える半導体装置100である。
ゲート絶縁層120は例えばCVD法により形成された二酸化珪素膜からなり、ゲート絶縁層120の厚さは20nm〜200nm(例えば100nm)である。
ゲート電極層122は低抵抗のポリシリコンからなる。
ボディコンタクト領域126の深さは0.2μm〜2μm(例えば0.5μm)であり、ボディコンタクト領域126の不純物濃度は1×1018cm−3〜1×1020cm−3(例えば2×1019cm−3)である。
層間絶縁層128は例えばCVD法により形成された二酸化珪素膜からなり、層間絶縁層128の厚さは0.5μm〜3μm(例えば1μm)である。
ドレイン電極層140は下から順にTi、Ni、Agが積層された積層膜からなりからなり、ドレイン電極層140の厚さは0.2μm〜1.5μm(例えば1μm)である。
図2は、実施形態1に係る半導体装置100の作用効果を説明するために示す図である。図2(a)は実施形態1に係る半導体装置100に逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図であり、図2(b)は比較例に係る半導体装置100aに逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図である。比較例に係る半導体装置100aにおいては、「保護ダイオード部50において隣接する第2保護トレンチ132aの間隔L4」を「MOSFET部40において隣接する第1保護トレンチ132の間隔L3」と同じ値としたものである。図2中、破線は空乏層の先端を示す。
実施形態1に係る半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係る半導体装置の製造方法)により製造することができる。 図3〜図9は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図3(a)〜図9(b)は各工程図である。
低抵抗半導体層112を構成する4H−炭化珪素半導体基板112上に、ドリフト層114及びボディ層116を順次エピタキシャル成長法により成膜させた炭化珪素半導体基板110を準備する(図3(a)参照。)。低抵抗半導体層112の厚さは例えば50μm〜500μm(例えば350μm)とし、低抵抗半導体層112の不純物濃度は1×1018cm−3〜1×1020cm−3(例えば5×1018cm−3)とする。ドリフト層114の厚さは6μm〜50μm(例えば15μm)とし、ドリフト層114の不純物濃度は1×1014cm−3〜1×1017cm−3(例えば7×1015cm−3)とする。ボディ層116の厚さは1μm〜3μm(例えば2μm)とし、ボディ層114の不純物濃度は1×1016cm−3〜2×1018cm−3(例えば2×1017cm−3)とする。
その後、ソース領域124に対応する領域に開口を有するマスクM1を形成し、当該マスクM1を介してイオン打ち込み法によりボディ層116の表面にn型不純物(例えばリンイオン)を注入することにより、ボディ層116の表面におけるソース領域124となる領域にn型不純物を導入する(図3(b)参照。)。
その後、第1保護トレンチ132及び第2保護トレンチ132aに対応する領域に開口を有する、例えばCVD法で形成した二酸化珪素からなるマスク(プロテクション層)M3を形成し、当該マスクM3を用いて異方性ドライエッチング法によりボディ層116を開口しドリフト層114に達するように第1保護トレンチ132及び第2保護トレンチ132aを形成する(図4(b)参照。)。第1保護トレンチ132及び第2保護トレンチ132aの深さは5μm〜17μm(例えば7μm)とし、第1保護トレンチ132のピッチは3μm〜15μm(例えば10μm)とし、第2保護トレンチ132aのピッチは3.15μm〜45μm(例えば13μm)とする。
その後、第1保護トレンチ132及び第2保護トレンチ132a及びマスクM3を覆うように側壁保護層142を形成する。その後、側壁保護層142のうち第1保護トレンチ132及び第2保護トレンチ132aの底部にある側壁保護層142のみを除去し(図5(a)参照。)、残った側壁保護層142及びマスクM3をマスクとして、第1保護トレンチ132及び第2保護トレンチ132aの底部にアルミニウムをイオン注入して高濃度のp型(p+型)の第1半導体領域134及び第2半導体領域134aを形成する(図5(b)参照。)。第1半導体領域134及び第2半導体領域134aの拡散深さは0.1μm〜0.5μm(例えば0.2μm)とし、第1半導体領域134及び第2半導体領域134aの不純物濃度は1×1018cm−3〜2×1020cm−3(例えば1×1019cm−3)とする。その後、側壁保護層142及びマスクM3を除去する。その後、p型不純物の活性化アニール処理を行って第1半導体領域134及び第2半導体領域134aを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Arガス雰囲気中で1650℃〜1800℃の範囲内にある温度にて行う。
その後、第1保護トレンチ132及び第2保護トレンチ132aを例えばCVD法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ118に対応する領域に開口を有するマスク(図示せず)を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層116を開口しドリフト層114に達するようにゲートトレンチ118を形成する。ゲートトレンチ118の深さは1.5μm〜7μm(例えば3μm)とし、ゲートトレンチ118のピッチは3μm〜15μm(例えば10μm)とする。
その後、マスク及び絶縁膜を除去した後(図6(a)参照。)、例えばCVD法により、ゲートトレンチ118の内周面、第1保護トレンチ132の内周面、第2保護トレンチ132aの内周面及びボディ層116の表面に二酸化珪素層144を形成する(図6(b)参照。)。この二酸化珪素層144のうちゲートトレンチ118の内周面に位置するものがゲート絶縁層120となる。ゲート絶縁層120の厚さは20nm〜200nm(例えば100nm)とする。
その後、CVD法により、ゲート絶縁層120の内周面、第1保護トレンチ132の内周面、第2保護トレンチ132aの内周面及びボディ層116の上面に形成された二酸化珪素層144を覆うように低抵抗のポリシリコン層146を堆積する(図7(a)参照。)。この場合、第1保護トレンチ132及び第2保護トレンチ132aの開口の面積は、ゲートトレンチ118の開口の面積より広いので、ゲートトレンチ118内はポリシリコンで完全に埋められているものの、第1保護トレンチ132及び第2保護トレンチ132a内はポリシリコンで完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、第1保護トレンチ132及び第2保護トレンチ132a内のポリシリコンはエッチバックにより消滅する。よって、ゲートトレンチ118内には、ゲート絶縁層120を介してポリシリコンからなるゲート電極層122が埋め込まれることとなる(図7(b)参照。)。
その後、第1保護トレンチ132、第2保護トレンチ132a、ゲート絶縁層120、ゲート電極層122、ソースコンタクト領域124及びボディコンタクト領域126を覆うように、CVD法等を用いて二酸化珪素からなる絶縁層148を形成する(図8(a)参照。)。このとき、第1保護トレンチ132内及び第2保護トレンチ132a内には、所定の厚み、例えば0.5μmの絶縁層が形成され、ボディ層116上及びゲート電極層122上には、それより厚みのある絶縁層(例えば1.5μm)が形成されることとなる。ゲート電極層122上の絶縁層148は層間絶縁層128として利用される。
その後、マスクM4を除去した後、ソース領域124、ボディコンタクト領域126及び層間絶縁層128を覆うようにNi層及びTi層を順次形成した後1000℃の熱処理を行ってソース電極層130の下層を形成する。その後、低抵抗半導体層112の表面にNi層及びTi層を順次形成した後1000℃の熱処理を行ってドレイン電極層140の下層を形成する。その後、ソース電極層130の下層上にAl層を形成することによりソース電極層130を形成する。また、ドレイン電極層140の下層上にTi層、Ni層及びAg層を順次形成することによりドレイン電極層140を形成する(図9(b)参照。)。ソース電極層130の厚さは1μm〜10μm(例えば3μm)とし、ドレイン電極層140の厚さは0.2μm〜1.5μm(例えば1μm)とする。なお、ソース電極層130を形成する過程で、第1保護トレンチ132の内部に第1側壁絶縁層136を介してかつ第1半導体領域134と接触するように第1導電体層138が埋め込まれ、第2保護トレンチ132aの内部に第2側壁絶縁層136aを介してかつ第2半導体領域134aと接触するように第2導電体層138aが埋め込まれることとなる。
図10は、実施形態2に係る半導体装置102の断面図である。
実施形態2に係る半導体装置102は、実施形態1に係る半導体装置とよく似た構成を有するが、第1半導体領域134及び第2半導体領域134aの構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態2に係る半導体装置102においては、図10に示すように、第1半導体領域134が第1保護トレンチ132の全体(底部及び側部)を覆うように形成されており、第2半導体領域134aが第2保護トレンチ132aの全体(底部及び側部)を覆うように形成されている。
また、保護ダイオード部50が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部50が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ118の間の領域においてゲートトレンチ118よりも深く形成してなる第1保護トレンチ132を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第1半導体領域134及び第2半導体領域134aを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
第1保護トレンチ132及び第2保護トレンチ132a及びマスクM3を覆うように側壁保護層142を形成する(図11(a)参照。)。このとき、側壁保護層142は、実施形態1の場合よりも薄く形成する。その後、マスクM3をマスクとして、斜めイオン注入法によりアルミニウムをイオン注入することにより、第1保護トレンチ132及び第2保護トレンチ132aを覆うように高濃度のp型(p+型)の第1半導体領域134及び第2半導体領域134aを形成する(図11(b)参照。)。このとき、第1半導体領域134及び第2半導体領域134aの拡散深さは、深さ方向に0.1μm〜0.5μm(例えば0.2μm)とし、水平方向に0.05μm〜0.25μm(例えば0.1μm)とする。第1半導体領域134及び第2半導体領域134aの不純物濃度は1×1018cm−3〜2×1020cm−3(例えば1×1019cm−3)とする。その後、側壁保護層142及びマスクM3を除去する。その後、p型不純物の活性化アニール処理を行って第1半導体領域134及び第2半導体領域134aを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Arガス雰囲気中で1650℃〜1800℃の範囲内にある温度にて行う。
その後、実施形態1の場合と同様に、第1保護トレンチ132及び第2保護トレンチ132aを例えばCVD法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ118に対応する領域に開口を有するマスク(図示せず)を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層116を開口しドリフト層114に達するようにゲートトレンチ118を形成する。ゲートトレンチ118の深さは1.5μm〜7μm(例えば3μm)とし、ゲートトレンチ118のピッチは3μm〜15μm(例えば10μm)とする。
その後、実施形態1の場合と同様に、マスク及び絶縁膜を除去した後(図12(a)参照。)、例えばCVD法により、ゲートトレンチ118の内周面、第1保護トレンチ132の内周面、第2保護トレンチ132aの内周面及びボディ層116の表面に二酸化珪素層144を形成する(図12(b)参照。)。この二酸化珪素層144のうちゲートトレンチ118の内周面に位置するものがゲート絶縁層120となる。ゲート絶縁層120の厚さは20nm〜200nm(例えば100nm)とする。
図16は、実施形態3に係る半導体装置104の断面図である。
実施形態3に係る半導体装置104は、実施形態1に係る半導体装置とよく似た構成を有するが、第1保護トレンチ132の内周面及び第2保護トレンチ132aの内周面に側壁絶縁層(第1側壁絶縁層及び第2側壁絶縁層)が形成されていない点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態3に係る半導体装置104においては、図16に示すように、第1保護トレンチ132の内周面及び第2保護トレンチ132aの内周面に側壁絶縁層(第1側壁絶縁層及び第2側壁絶縁層)が形成されておらず、第1保護トレンチ132の内部及び第2保護トレンチ132aの内部に、ドリフト層114との間でショットキー接合を形成するショットキーバリアメタルからなる導電体層(第1導電体層138、第2導電体層138a)が直接埋め込まれている。
また、保護ダイオード部50が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部50が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ118の間の領域においてゲートトレンチ118よりも深く形成してなる第1保護トレンチ132を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第1半導体領域134及び第2半導体領域134aを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
その後、第1側壁絶縁層136及び第2側壁絶縁層136aを除去した後(図17(a)及び図17(b)参照。)、第1保護トレンチ132、第2保護トレンチ132aの内部にショットキーバリアメタルを埋め込み、第1導電体層138及び第2導電体層138aを形成する(図18(a)参照。)。
その後、実施形態1の場合と同様にして、第1側壁絶縁層136及び第2側壁絶縁層136a、ソース領域124、ボディコンタクト領域126及び層間絶縁層128を覆うようにソース電極層130を形成し、低抵抗半導体層112の表面にドレイン電極層140を形成する(図18(b)参照。)。なお、ソース電極層130を形成する過程で、第1保護トレンチ132の内部に埋め込まれた第1導電体層134及び第2保護トレンチ132aの内部に埋め込まれた第2導電体層134aと接触するようにソース電極層130が形成されることとなる。
図19は、実施形態4に係る半導体装置106の断面図である。
実施形態4に係る半導体装置106は、実施形態3に係る半導体装置104とよく似た構成を有するが、第1半導体領域134及び第2半導体領域134aの構成が実施形態3に係る半導体装置104の場合とは異なる。すなわち、実施形態4に係る半導体装置106においては、図19に示すように、第1半導体領域134が第1保護トレンチ132を覆うように形成されており、第2半導体領域134aが第2保護トレンチ132aを覆うように形成されている。
また、保護ダイオード部50が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部50が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ118の間の領域においてゲートトレンチ118よりも深く形成してなる第1保護トレンチ132を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第1半導体領域134及び第2半導体領域134aを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。
その後、第1側壁絶縁層136及び第2側壁絶縁層136aを除去した後(図20(a)参照。)、第1側壁絶縁層136及び第2側壁絶縁層136a、ソース領域124、ボディコンタクト領域126及び層間絶縁層128を覆うようにソース電極層130を形成し、低抵抗半導体層112の表面にドレイン電極層140を形成する(図20(b)参照。)。なお、ソース電極層130を形成する過程で、第1保護トレンチ132の内部に第1半導体領域134と接触するように第1導電体層138が埋め込まれ、第2保護トレンチ132aの内部に第2半導体領域134aと接触するように第2導電体層138aが埋め込まれることとなる。この場合、第1導電体層138及び第2導電体層138aは、ソース電極層130と同じ材料からなる。
Claims (14)
- MOSFET部と、当該MOSFET部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、
前記MOSFET部は、第1導電型の低抵抗半導体層、前記第1導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第1導電型不純物を含有する第1導電型のドリフト層、前記ドリフト層上に位置し前記第1導電型とは反対の第2導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記ゲートトレンチの内周面に露出させて形成してなる第1導電型のソース領域、前記ゲートトレンチの内周面に形成してなるゲート絶縁層、前記ゲートトレンチの内部にゲート絶縁層を介して埋め込まれているゲート電極層、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第1保護トレンチ、少なくとも前記第1保護トレンチの底部に形成してなる第2導電型の第1半導体領域、及び、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第1半導体領域と電気的に接続されてなるソース電極層を有し、
前記保護ダイオード部は、第1導電型の低抵抗半導体層、前記第1導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第1導電型不純物を含有する第1導電型のドリフト層、前記ドリフト層上に位置する第2導電型のボディ層、前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第2保護トレンチ、少なくとも前記第2保護トレンチの底部に形成してなる第2導電型の第2半導体領域、及び、前記第2半導体領域と電気的に接続されてなるソース電極層を有し、
隣接する前記第2保護トレンチの間隔L4は、隣接する前記第1保護トレンチの間隔L3よりも広いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記MOSFET部は、前記第1保護トレンチの底部を除く内周面に形成されてなる第1側壁絶縁層、及び、前記第1保護トレンチの内部に第1側壁絶縁層を介して埋め込まれてなる第1導電体層をさらに有するとともに、前記第1半導体領域は前記第1保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第2保護トレンチの底部を除く内周面に形成されてなる第2側壁絶縁層、及び、前記第2保護トレンチの内部に第2側壁絶縁層を介して埋め込まれてなる第2導電体層をさらに有するとともに、前記第2半導体領域は前記第2保護トレンチの底部に形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記MOSFET部は、前記第1保護トレンチの底部を除く内周面に形成されてなる第1側壁絶縁層、及び、前記第1保護トレンチの内部に第1側壁絶縁層を介して埋め込まれてなる第1導電体層をさらに有するとともに、前記第1半導体領域は前記第1保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第2保護トレンチの底部を除く内周面に形成されてなる第2側壁絶縁層、及び、前記第2保護トレンチの内部に第2側壁絶縁層を介して埋め込まれてなる第2導電体層をさらに有するとともに、前記第2半導体領域は前記第2保護トレンチを覆うように形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記MOSFET部は、前記第1保護トレンチの内部に埋め込まれてなる第1導電体層をさらに有するとともに、前記第1半導体領域は前記第1保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第2保護トレンチの内部に埋め込まれてなる第2導電体層をさらに有するとともに、前記第2半導体領域は前記第2保護トレンチの底部に形成されており、
前記第1導電体層及び前記第2導電体層は、前記ドリフト層との間でショットキー接合を形成するショットキーバリアメタルからなることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記MOSFET部は、前記第1保護トレンチの内部に埋め込まれてなる第1導電体層をさらに有するとともに、前記第1半導体領域は前記第1保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第2保護トレンチの内部に埋め込まれてなる第2導電体層をさらに有するとともに、前記第2半導体領域は前記第2保護トレンチを覆うように形成されていることを特徴とする半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記第1保護トレンチ及び前記第2保護トレンチは同一工程で形成されたものであることを特徴とする半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記間隔L4が前記間隔L3の1.05倍〜3.0倍の範囲内にあることを特徴とする半導体装置。 - 請求項6に記載の半導体装置を製造するための半導体装置の製造方法であって、
隣接する前記第2保護トレンチの間隔L4が隣接する前記第1保護トレンチの間隔L3よりも広くなるように前記第1保護トレンチ及び前記第2保護トレンチを形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記間隔L4が前記間隔L3の1.05倍〜3.0倍の範囲内にあることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置を製造するための半導体装置の製造方法であって、
第1導電型の低抵抗半導体層、前記第1導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第1導電型不純物を含有する第1導電型のドリフト層、及び、当該ドリフト層上に位置し前記第1導電型とは反対の第2導電型のボディ層を有する炭化珪素半導体基体を準備する炭化珪素半導体基体準備工程と、
前記ボディ層の表面におけるソース領域となる領域に第1導電型不純物を導入してソース領域を形成するとともに、前記ボディ層の表面におけるボディコンタクト領域となる領域に第2導電型不純物を導入してボディコンタクト領域を形成するソース領域及びボディコンタクト領域形成工程と、
前記MOSFET部となる領域において、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチを形成するゲートトレンチ形成工程と、
前記ゲートトレンチの内周面にゲート絶縁層を形成するとともに、前記ゲートトレンチの内部に前記ゲート絶縁層を介してゲート電極層を埋め込むゲート絶縁層及びゲート電極層形成工程と、
前記MOSFET部となる領域において、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く第1保護トレンチを形成し、前記保護ダイオード部において、前記ボディ層を開口し前記ゲートトレンチよりも深く第2保護トレンチを形成する第1保護トレンチ及び第2保護トレンチ形成工程と、
少なくとも前記第1保護トレンチの底部に第2導電型の第1半導体領域を形成するとともに、少なくとも前記第2保護トレンチの底部に第2導電型の第2半導体領域を形成する第1半導体領域及び第2半導体領域形成工程と、
前記MOSFET部となる領域においては、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第1半導体領域と電気的に接続され、前記保護ダイオード領域となる領域においては、前記第2半導体領域と電気的に接続されるようにソース電極層を形成するソース電極層形成工程とを含む半導体装置の製造方法であって、
前記第1保護トレンチ及び第2保護トレンチ形成工程においては、隣接する前記第2保護トレンチの間隔L4が、隣接する前記第1保護トレンチの間隔L3よりも広くなるように、前記第1保護トレンチ及び前記第2保護トレンチを形成することを特徴とする半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第1半導体領域及び第2半導体領域形成工程と前記ソース電極層形成工程との間に、前記第1保護トレンチの底部を除く内周面に第1側壁絶縁層を形成するとともに、前記第2保護トレンチの底部を除く内周面に第2側壁絶縁層を形成する第1側壁絶縁層及び第2側壁絶縁層形成工程をさらに含み、
前記第1半導体領域及び第2半導体領域形成工程においては、前記第1保護トレンチの底部に前記第1半導体領域を形成するとともに、前記第2保護トレンチの底部に前記第2半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第1保護トレンチの内部に前記第1側壁絶縁層を介してかつ前記第1半導体領域と接触するように第1導電体層を埋め込むとともに、前記第2保護トレンチの内部に前記第2側壁絶縁層を介してかつ前記第2半導体領域と接触するように第2導電体層を埋め込むことを特徴とする半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第1半導体領域及び第2半導体領域形成工程と前記ソース電極層形成工程との間に、前記第1保護トレンチの底部を除く内周面に第1側壁絶縁層を形成するとともに、前記第2保護トレンチの底部を除く内周面に第2側壁絶縁層を形成する第1側壁絶縁層及び第2側壁絶縁層形成工程をさらに含み、
前記第1半導体領域及び第2半導体領域形成工程においては、前記第1保護トレンチを覆うように前記第1半導体領域を形成するとともに、前記第2保護トレンチを覆うように前記第2半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第1保護トレンチの内部に前記第1側壁絶縁層を介してかつ前記第1半導体領域と接触するように第1導電体層を埋め込むとともに、前記第2保護トレンチの内部に前記第2側壁絶縁層を介してかつ前記第2半導体領域と接触するように第2導電体層を埋め込むことを特徴とする半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第1半導体領域及び第2半導体領域形成工程と前記ソース電極層形成工程との間に、前記第1保護トレンチの内部にショットキーバリアメタルからなる前記第1導電体層を埋め込むとともに、前記第2保護トレンチの内部にショットキーバリアメタルからなる前記第2導電体層を埋め込む工程をさらに含み、
前記第1半導体領域及び第2半導体領域形成工程においては、前記第1保護トレンチの底部に前記第1半導体領域を形成するとともに、前記第2保護トレンチの底部に前記第2半導体領域を形成し、
前記ソース電極層形成工程においては、前記第1保護トレンチの内部に埋め込まれた前記第1導電体層及び前記第2保護トレンチの内部に埋め込まれた前記第2導電体層と接触するように前記ソース電極層を形成することを特徴とする半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第1半導体領域及び第2半導体領域形成工程においては、前記第1保護トレンチを覆うように前記第1半導体領域を形成するとともに、前記第2保護トレンチを覆うように前記第2半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第1保護トレンチの内部に前記第1半導体領域と接触するように第1導電体層を埋め込むとともに、前記第2保護トレンチの内部に前記第2半導体領域と接触するように第2導電体層を埋め込むことを特徴とする半導体装置の製造方法。
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