JP2018107167A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】ドリフト領域の抵抗を低減し、寄生ｐｎダイオードがオンとなることを防止する。
【解決手段】半導体基体１０のおもて面には、第１ｎ-型ドリフト領域２ａ、第２ｎ型ドリフト領域２ｂ、第３ｎ+型ドリフト領域２ｃが設けられる。半導体基体１０のおもて面には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂに達するゲートトレンチ５が設けられる。隣り合うゲートトレンチ５間には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２、第３ｎ型ドリフト領域２ｂ、２ｃを経てｐ型半導体領域１３に達するコンタクトトレンチ８が設けられる。コンタクトトレンチ８の内部に埋め込まれたソース電極１１は、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにおいてｐ型半導体領域１３に接し、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂ、第３ｎ+型ドリフト領域２ｃとのショットキー接合を形成する。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディーダイオードとしてｐ型ベース領域とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し信頼性が低減される。
この問題について、隣り合うゲートトレンチ間にコンタクトトレンチ（ソーストレンチ）を備えた従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（例えば、下記非特許文献１参照。）を例に説明する。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、金属電極（ソース電極）が埋め込まれ、内壁に露出する半導体領域と当該金属電極とのコンタクト（電気的接触部）を形成したトレンチである。まず、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（以下、従来例１とする）の構造について説明する。図３１は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
図３１に示すように、従来例１は、活性領域においてｚ、ｎ型半導体基板１１０のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ１０８と、を備える。活性領域とは、電流駆動を担う領域である。具体的には、ｎ型半導体基板１１０は、ｎ+型ドレイン層１０１である炭化珪素基板上にｎ-型ドリフト層１０２となるｎ-型層をエピタキシャル成長させてなる。ｎ型半導体基板１１０のおもて面（ｎ-型ドリフト層１０２側の面）側に、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ゲートトレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７からなるＭＯＳゲート構造が設けられている。
ゲートトレンチ１０５の底部においてゲート絶縁膜１０６にかかる電界を緩和するため、隣り合うゲートトレンチ１０５間（メサ部）のｐ型ベース領域１０３の深さは、少なくとも一部をゲートトレンチ１０５の深さよりも深くする。ｐ型ベース領域１０３の深さをゲートトレンチ１０５の深さよりも深くするために、メサ部には、ゲートトレンチ１０５よりも深い深さでコンタクトトレンチ１０８が設けられている。ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁の全面にわたって後述するソース電極１１１を覆うように設けられ、ゲートトレンチ１０５よりも深くドレイン側に突出している。また、ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁に露出されている。
ｎ+型ソース領域１０４は、隣り合うゲートトレンチ１０５とコンタクトトレンチ１０８との間において、ｐ型ベース領域１０３の内部に選択的に設けられている。ｎ+型ソース領域１０４と、コンタクトトレンチ１０８の内壁に露出するｐ型ベース領域１０３とは、層間絶縁膜１０９を深さ方向に貫通するコンタクトホール１０９ａに露出されている。コンタクトホール１０９ａおよびコンタクトトレンチ１０８に埋め込まれるようにおもて面電極としてソース電極１１１が設けられ、ｐ型ベース領域１０３およびｎ+型ソース領域１０４に接する。ｎ型半導体基板１１０の裏面（ｎ+型ドレイン層１０１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。
ソース電極１１１に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合が順バイアスされる。上記従来例１では、ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域１０３とｎ-型ドリフト層１０２とで形成される寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じる。また、寄生ｐｎダイオードを還流ダイオードとして用いる場合、炭化珪素基板を用いていることで、オン抵抗が高くなる。この問題は、ソース・ドレイン間に、ボディーダイオードとして寄生ショットキーダイオードを内蔵することで解消される（例えば、下記特許文献１参照。）。
炭化珪素半導体は、シリコン半導体に比べてアバランシェ降伏に対する破壊電界強度が高いため、６００Ｖ以上の高い耐圧クラスにおいてもボディーダイオードとして寄生ショットキーダイオードを用いることが可能である。具体的には、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計する。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。また、寄生ショットキーダイオードはｐｎ接合のビルトインポテンシャルがないため、ボディーダイオードとして寄生ｐｎダイオードのみが形成される場合に比べて低いオン抵抗が期待できる。
特開２０１１−１３４９１０号公報
ワイ・ナカノ（Ｙ．Ｎａｋａｎｏ）、外４名、６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ ダブル−トレンチ ＭＯＳＦＥＴｓ（６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ ＭＯＳＦＥＴｓ）、マテリアルズ サイエンス フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、（スイス）、トランステックパブリケーションズインク（Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ Ｉｎｃ．）、２０１２年、第７１７−７２０巻、ｐｐ．１０６９−１０７２
しかしながら、上記特許文献１では、ＭＯＳＦＥＴのオフ時に、コンタクトトレンチの底部に形成したショットキー接合に高い電界がかかるため、ショットキー接合を介して高いリーク電流が流れるという問題がある。
このため、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができる半導体装置が提案されている（以下、従来例２とする）。例えば、図３２は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。
従来例２では、図３２に示すように、ｎ+型ドレイン層１上に、ｎ型ドリフト領域２と、ｐ型ベース領域３と、を順に成長させた半導体基体１０のおもて面には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂに達するゲートトレンチ５が設けられる。第２ｎ型ドリフト領域２ｂの内部には、ｐ型半導体領域１３が選択的に設けられる。隣り合うゲートトレンチ５間には、ｎ+型ソース領域４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂを経てｐ型半導体領域１３に達するコンタクトトレンチ８が設けられる。コンタクトトレンチ８の内部に埋め込まれたソース電極１１は、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにおいてｐ型半導体領域１３に接し、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂとのショットキー接合を形成する。
従来例２では、コンタクトトレンチの側壁にのみｎ型ドリフト領域と金属電極とのショットキー接合が形成されるため、ｎ型ドリフト領域と金属電極とで形成される寄生ショットキーダイオードがオンしたときに、ｐ型ベース領域とｎ型ドリフト領域とで形成される寄生ｐｎダイオードがオンしない。このため、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じない。
また、コンタクトトレンチの底部およびコーナー部の全面において金属電極がｎ型ドリフト領域に覆われることで、ＭＯＳＦＥＴのオフ時に、ｎ型ドリフト領域と金属電極とのショットキー接合にかかる電界を緩和させることができる。これにより、寄生ショットキーダイオードのリーク電流を低減することができる。
また、ゲートトレンチの底部およびコーナー部の全面にわたってゲート絶縁膜を介してゲート電極を覆うｐ型半導体領域を設けることで、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。
しかしながら、図３２のトレンチ型炭化珪素半導体装置では、ｎ型ドリフト領域の抵抗が大きいため、寄生ショットキーダイオードがオンの時、ホール電流が大きくなり、寄生ｐｎダイオードがオンとなる場合がある。この場合、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じてしまう。
この発明は、上述した問題点を解消するため、ドリフト領域の抵抗を低減し、寄生ｐｎダイオードがオンとなることを防止する半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域が、選択的に設けられている。前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より高不純物濃度の第１導電型の第１炭化珪素半導体領域が設けられている。前記第１炭化珪素半導体領域の表面に第２導電型の第２炭化珪素半導体層が設けられている。前記第２炭化珪素半導体層の内部に選択的に第１導電型の第２半導体領域が設けられている。前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して前記第１炭化珪素半導体層に達する第１トレンチが設けられている。前記第１トレンチと離して、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチが設けられている。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域とのショットキー接合を形成する金属電極が設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、前記第２炭化珪素半導体層は、前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域の表面に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域をさらに備え、前記第２炭化珪素半導体層は、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体領域の表面に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域と、前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第２トレンチと接する第１導電型の第３炭化珪素半導体領域と、さらに備え、前記第２炭化珪素半導体層は、前記第１炭化珪素半導体領域、前記第２炭化珪素半導体領域および前記第３炭化珪素半導体領域の表面に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の内部に選択的に設けられた、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備え、前記第２半導体領域と前記第５半導体領域とは、前記第１トレンチと前記第２トレンチとが並ぶ方向と直交する方向に交互に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体層の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられた、前記第１炭化珪素半導体層よりも不純物濃度の高い第１導電型の第３炭化珪素半導体層をさらに備えることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置の製造方法は、まず、第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程を行う。次に、前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より高不純物濃度の第１導電型の第１炭化珪素半導体領域を形成する第２工程を行う。次に、前記第１炭化珪素半導体領域の表面に、第２導電型の第２炭化珪素半導体層を形成する第３工程を行う。次に、前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第５工程を行う。次に、前記第１トレンチと離して、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第６工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域と前記金属電極とのショットキー接合を形成する第８工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程は、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成する。前記第３工程は、前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程は、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成する。前記第２工程の後、前記第３工程の前に、前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域を形成する工程をさらに含む。前記第３工程は、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程は、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成する。前記第２工程の後、前記第３工程の前に、前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域を形成する工程と、前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第２トレンチと接する、第１導電型の第３炭化珪素半導体領域を形成する工程とをさらに含む。前記第３工程は、前記第１炭化珪素半導体領域、前記第２炭化珪素半導体領域および前記第３炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程は、前記第１炭化珪素半導体層の内部に、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに選択的に形成することを特徴とする。
上述した発明によれば、第２ｎ型ドリフト領域（第１導電型の第１炭化珪素半導体層）とｐ型ベース領域（第２導電型の第２炭化珪素半導体層）との間に、第２ｎ型ドリフト領域より不純物濃度が高い第３ｎ+型ドリフト領域（第１導電型の第１炭化珪素半導体領域）が設けられている。ここで、ｐ型半導体領域（第２導電型の第１半導体領域）とｐ型ベース領域とのｐ型領域に挟まれた部分のｎ型ドリフト領域には寄生抵抗が生成されやすく、この寄生抵抗によりｎ型ドリフト領域の抵抗が大きくなる。このため、ｐ型領域に挟まれた第３ｎ+型ドリフト領域の不純物濃度を高くすることで、ｎ型ドリフト領域の抵抗を低くすることができる。これにより、寄生ショットキーダイオードがオンの時、ホール電流が小さくなり、寄生ｐｎダイオードがオンとなることを防止できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、ドリフト領域の抵抗を低減し、寄生ｐｎダイオードがオンとなることを防止できるという効果を奏する。
実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。 図１のコンタクトトレンチ付近の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態６にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態７にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態８にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。 従来例２にかかる半導体装置と実施の形態３にかかる半導体装置のソース−ドレイン間電流の測定値を示すグラフである。 従来例２にかかる半導体装置と実施の形態３にかかる半導体装置のソース−ドレイン間電流の測定値を示すグラフである。 従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。 従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図２は、図１のコンタクトトレンチ付近の平面レイアウトを示す平面図である。図２では、後述するゲート絶縁膜６を図示省略する。図１に示す実施の形態１にかかる半導体装置は、活性領域において、半導体基体（半導体チップ）１０のおもて面側に、ゲートトレンチ（第１トレンチ）５と、コンタクトトレンチ（第２トレンチ）８と、を備えたトレンチ型ＳｉＣ−ＭＯＳＦＥＴである。活性領域とは、電流駆動を担う領域（オン状態のときに電流が流れる領域）である。ゲートトレンチ５とは、ゲート絶縁膜６を介してゲート電極７が埋め込まれたトレンチである。コンタクトトレンチ８とは、後述するおもて面電極（金属電極：ソース電極１１および金属膜１２）が埋め込まれ、当該おもて面電極とのコンタクト（電気的接触部）を内壁８ａ〜８ｃに形成したトレンチである。
具体的には、図１、２に示すように、半導体基体１０は、例えば、ｎ+型ドレイン層１であるｎ+型炭化珪素（ＳｉＣ）基板（第３炭化珪素半導体層）上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層（第１炭化珪素半導体層）と、ｐ型ベース領域３となるｐ型エピタキシャル層（第２炭化珪素半導体層）と、を順に成長させた炭化珪素エピタキシャル基板である。ｎ型ドリフト領域２は、ｎ+型ドレイン層１上に順に積層した不純物濃度の異なるｎ-型領域（以下、第１ｎ-型ドリフト領域とする）２ａ、ｎ型領域（以下、第２ｎ型ドリフト領域とする）２ｂおよびｎ+型領域（第１導電型の第１炭化珪素半導体領域）（以下、第３ｎ+型ドリフト領域とする）２ｃで構成される。半導体基体１０のおもて面（エピタキシャル層側の面）側には、ｐ型ベース領域３、ｎ+型ソース領域（第２半導体領域）４、ｐ+型コンタクト領域（第５半導体領域）１４、ゲートトレンチ５、ゲート絶縁膜６およびゲート電極７からなるトレンチ型のＭＯＳゲート構造が設けられている。
ｐ型ベース領域３は、ｎ型ドリフト領域２の、ｎ+型ドレイン層１側に対して反対側の面（第２ｎ型ドリフト領域２ｂの表面）上にエピタキシャル成長されている。ｎ+型ソース領域４およびｐ+型コンタクト領域１４は、ｐ型ベース領域３の内部に例えばイオン注入によりそれぞれ選択的に形成された拡散領域である。ｎ+型ソース領域４は、後述するゲート絶縁膜６を挟んでゲート電極７に対向する。ｎ+型ソース領域４およびｐ+型コンタクト領域１４は、後述するようにストライプ状の平面レイアウトに配置されたゲートトレンチ５とコンタクトトレンチ８との間に、ゲートトレンチ５およびコンタクトトレンチ８のストライプ状に延びる方向（以下、第１方向とする）ｘに交互に繰り返し配置されている。ｐ+型コンタクト領域１４は、おもて面電極とのコンタクト抵抗を低減する機能を有する。
ゲートトレンチ５は、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。ゲートトレンチ５は、基体おもて面からｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３および第３ｎ+型ドリフト領域２ｃを貫通して第２ｎ型ドリフト領域２ｂに達する。ゲートトレンチ５の内部には、ゲートトレンチ５の内壁に沿ってゲート絶縁膜６が設けられ、ゲート絶縁膜６の内側にゲート電極７が設けられている。すなわち、ゲート電極７は、ゲートトレンチ５の側壁に設けられたゲート絶縁膜６を挟んでｎ+型ソース領域４およびｐ+型コンタクト領域１４に対向する。図１には、隣り合うゲートトレンチ５間（メサ部）のみを図示するが、ゲートトレンチ５は活性領域に配置される単位セル（素子の機能単位）ごとに配置されている（ゲートトレンチ５が図示される他の図においても同様）。
コンタクトトレンチ８は、隣り合うゲートトレンチ５間に、ゲートトレンチ５に平行に、かつゲートトレンチ５と離して、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。例えば、すべてのメサ部にコンタクトトレンチ８を配置する場合、ゲートトレンチ５およびコンタクトトレンチ８は、第１方向ｘと直交する方向（以下、第２方向とする）ｙに互いに離して交互に繰り返し配置される。コンタクトトレンチ８は、基体おもて面からｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３および第３ｎ+型ドリフト領域２ｃを貫通し、第２ｎ型ドリフト領域２ｂを経て後述するｐ型半導体領域１３に達する。コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５の深さｄ１以上である（ｄ２≧ｄ１）。コンタクトトレンチ８の幅ｗ２は、ゲートトレンチ５の幅ｗ１よりも広くてもよい（ｗ２＞ｗ１）。
第２ｎ型ドリフト領域２ｂの内部には、第１ｎ-型ドリフト領域２ａとの境界付近に、ｐ型半導体領域（第１半導体領域）１３が選択的に設けられている。ｐ型半導体領域１３にはコンタクトトレンチ８が達しており、ｐ型半導体領域１３はコンタクトトレンチ８の底部８ａおよびコーナー部８ｂの全面に露出されている。コンタクトトレンチ８のコーナー部８ｂとは、コンタクトトレンチ８の底部８ａと側壁８ｃとが交わる箇所であり、所定の曲率で湾曲した角部である。ｐ型半導体領域１３の幅ｗ３は、コンタクトトレンチ８の幅ｗ２よりも広い（ｗ３＞ｗ２）。すなわち、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにはｐ型半導体領域１３が露出し、コンタクトトレンチ８の側壁８ｃには、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３、第３ｎ+型ドリフト領域２ｃおよび第２ｎ型ドリフト領域２ｂが露出している。
ｐ型半導体領域１３は、基体おもて面からの深さを第２ｎ型ドリフト領域２ｂよりも浅くすることが好ましい。すなわち、ｐ型半導体領域１３は、第１ｎ-型ドリフト領域２ａと第２ｎ型ドリフト領域２ｂとの界面から離して配置されることが好ましい。その理由は、耐圧構造領域（不図示）の耐圧よりも活性領域の耐圧を低くすることができるからである。耐圧構造領域とは、活性領域の周囲を囲み、第３ｎ+型ドリフト領域２ｃの基体おもて面側の電界を緩和して耐圧を保持する領域である。ゲートトレンチ５の底部からｐ型半導体領域１３の下面（ドレイン側の面）までは、ゲートトレンチ５の底部においてゲート絶縁膜６の絶縁破壊を回避可能な程度に電界を緩和することができる距離ｄ３で離れていることが好ましい。
ゲート電極７を覆うように層間絶縁膜９が設けられている。層間絶縁膜９を深さ方向ｚに貫通するコンタクトホール９ａには、基体おもて面に露出するｎ+型ソース領域４およびｐ+型コンタクト領域１４が露出され、コンタクトトレンチ８の内壁に露出する上記各半導体領域が露出されている。コンタクトホール９ａに露出する基体おもて面およびコンタクトトレンチ８の内壁に沿って、例えばニッケル（Ｎｉ）からなる金属膜１２が設けられている。金属膜１２は、後述するソース電極１１とともにおもて面電極として機能する。金属膜１２は、基体おもて面からコンタクトトレンチ８の側壁８ｃにわたってｎ+型ソース領域４およびｐ+型コンタクト領域１４に接する。これにより、基体おもて面側に形成した各部（ｎ+型ソース領域４およびｐ+型コンタクト領域１４）とおもて面電極とのコンタクト面積が大きくなり、低コンタクト抵抗化が可能となる。また、コンタクト抵抗を増加させずに微細化が可能となる。
また、金属膜１２は、コンタクトトレンチ８の底部８ａからコーナー部８ｂの全面にわたってｐ型半導体領域１３に接する。金属膜１２は、コンタクトトレンチ８の側壁８ｃにおいて第２ｎ型ドリフト領域２ｂおよび第３ｎ+型ドリフト領域２ｃに接し、第２ｎ型ドリフト領域２ｂおよび第３ｎ+型ドリフト領域２ｃとのショットキー接合を形成する。すなわち、コンタクトトレンチ８の側壁８ｃの、ｐ型ベース領域３と第３ｎ+型ドリフト領域２ｃとの間のｐｎ接合からｐ型半導体領域１３の上端部（ソース側の端部）までの部分のみショットキー接合となっている。コンタクトトレンチ８の側壁８ｃのショットキー接合が形成されている部分の深さ方向ｚの距離ｄ４は、セルピッチに対して１／１０以上となる高さであることが好ましい。その理由は、後述する第２ｎ型ドリフト領域２ｂおよび第３ｎ+型ドリフト領域２ｃと、おもて面電極との寄生ショットキーダイオードがオンしたときに、ソース側からドレイン側へ向う電流３３（図３参照）を還流ダイオードとしての機能を満たす程度まで寄生ｐｎダイオードにビルトイン電圧以上の電圧が印加されないように十分に流すことができるからである。セルピッチとは、１つのゲートトレンチ５を挟んで隣り合うコンタクトトレンチ８の中心間の距離である。
ソース電極１１は、コンタクトホール９ａおよびコンタクトトレンチ８の内部に金属膜１２を介して設けられ、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３、第３ｎ+型ドリフト領域２ｃ、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３に電気的に接続されている。これによって、ＭＯＳＦＥＴのオフ時、後述するようにコンタクトトレンチ８の底部８ａおよびコーナー部８ｂに、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの寄生ｐｎダイオード２２が形成される（図３参照）。また、コンタクトトレンチ８の側壁８ｃに、第２ｎ型ドリフト領域２ｂおよび第３ｎ+型ドリフト領域２ｃと、おもて面電極（ソース電極１１および金属膜１２）との寄生ショットキーダイオード２３が形成される。すなわち、ソース・ドレイン間に、寄生ｐｎダイオード２１に並列に寄生ショットキーダイオード２３が形成されている（図３参照）。半導体基体１０の裏面（ｎ+型ドレイン層１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。ｎ+型ドレイン層１は、ドレイン電極とのコンタクト抵抗を低減させる機能を有する。
次に、実施の形態１にかかる半導体装置のオフ時の動作（電流の流れ）について説明する。図３は、実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。図３には、図１，２に示すＭＯＳＦＥＴのオフ時の電流３３の流れを白抜き矢印で示す。図３では図１の金属膜１２を図示省略する。おもて面電極に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂ付近において、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びる。上述したように第２ｎ型ドリフト領域２ｂおよび第３ｎ+型ドリフト領域２ｃと、おもて面電極とのショットキー接合はコンタクトトレンチ８の側壁８ｃに形成されているため、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びることにより、オフ時に寄生ショットキーダイオード２３に電界が印加されにくい。符号３１は、ＭＯＳＦＥＴのオフ時にｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から伸びる空乏層である。また、オン時には、ｐ型ベース領域３と第３ｎ+型ドリフト領域２ｃとで形成される寄生ｐｎダイオード２１を介さずに、コンタクトトレンチ８の側壁８ｃに形成された寄生ショットキーダイオード２３を介してソース側からドレイン側へ電流３３が流れる。すなわち、オン時には、炭化珪素基板に形成されるボディーダイオードのうち、寄生ショットキーダイオード２３のみが動作し、ｐ型ベース領域３と第３ｎ+型ドリフト領域２ｃとで形成される寄生ｐｎダイオード２１、および、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２２は動作しない。このため、寄生ｐｎダイオード２１，２２がオンしてバイポーラ動作することによる経年劣化が生じない。
次に、実施の形態１にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図４〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａとなる例えば３０μｍの厚さのｎ-型エピタキシャル層を成膜（形成）する。ｎ+型ドレイン層１の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。第１ｎ-型ドリフト領域２ａの不純物濃度は、例えば、２×１０15／ｃｍ3以上２×１０16／ｃｍ3以下程度であってもよい。
次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、活性領域における第１ｎ-型ドリフト領域２ａの表面層に、例えば０．３μｍ以上１．５μｍ以下程度の深さで第２ｎ型ドリフト領域２ｂを形成する。第２ｎ型ドリフト領域２ｂの不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に、０．３μｍ以上１．５μｍ以下程度の深さでｐ型半導体領域１３を選択的に形成する。ｐ型半導体領域１３の不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。
ｐ型半導体領域１３の幅ｗ３は、例えば、後に形成されるコンタクトトレンチ８の両側壁よりもそれぞれ外側に０．０５μｍ以上程度広いことが好ましく、具体的には０．０５μｍ以上５．０μｍ以下程度であることがよい。その理由は、ｐ型半導体領域１３の幅ｗ３が上記範囲よりも狭い場合、ＭＯＳＦＥＴのオフ時にリーク電流が大きくなり、広い場合、セルピッチ短縮による高性能化が困難となるからである。また、このとき、ｐ型半導体領域１３は第１ｎ-型ドリフト領域２ａに達しない深さで形成することが好ましい。その理由は、上述したとおりである。また、上述したようにゲート絶縁膜６の電界緩和の観点から、ゲートトレンチ５の底部からｐ型半導体領域１３の下側（ドレイン側）の面までの距離ｄ３は、例えば１．０μｍ以上２．５μｍ以下程度であることが好ましい。ここまでの状態が図４に示されている。
次に、エピタキシャル成長によりｐ型半導体領域１３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。第３ｎ+型ドリフト領域２ｃの不純物濃度は、例えば、５×１０16／ｃｍ3以上５×１０18／ｃｍ3以下程度であってもよい。その理由は、５×１０16／ｃｍ3より不純物濃度が低いと、第２ｎ型ドリフト領域２ｂより不純物濃度が高くならないためであり、５×１０18／ｃｍ3より不純物濃度が高いと、おもて面電極とショットキー接合がオーミック接合になってしまい、寄生ショットキーダイオードが形成されないためである。ここまでの状態が図５に示されている。
次に、エピタキシャル成長により、第３ｎ+型ドリフト領域２ｃの表面に、ｐ型ベース領域３となる例えば０．３μｍ以上２．０μｍ以下程度の厚さのｐ型エピタキシャル層を成膜する。ここまでの工程により、ｎ+型ドレイン層１である炭化珪素基板上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層と、ｐ型ベース領域３となるｐ型エピタキシャル層と、を順に成長させた半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。ｐ型ベース領域３の不純物濃度は、例えば、１×１０15／ｃｍ3以上１×１０19／ｃｍ3以下程度であってもよい。
次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、フォトリソグラフィと、アルミニウムなどのｐ型不純物のイオン注入とにより、ｐ型ベース領域３の表面層に、第１方向ｘにｎ+型ソース領域４と交互に繰り返し配置されるようにｐ+型コンタクト領域１４を選択的に形成する。ｎ+型ソース領域４の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ｐ+型コンタクト領域１４の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ｎ+型ソース領域４およびｐ+型コンタクト領域１４の深さは、ともに、例えば０．１μｍ以上０．５μｍ以下程度であってもよい。ｎ+型ソース領域４とｐ+型コンタクト領域１４とを形成する順序は入れ替えてもよい。ここまでの状態が図６に示されている。
次に、基体おもて面（ｎ+型ソース領域４側の面）上に、酸化膜４１を例えば１．５μｍ以上２．５μｍ以下程度の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより酸化膜４１をパターニングし、酸化膜４１の、コンタクトトレンチ８に対応する部分を除去する。次に、酸化膜４１のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜４１の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂがｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。このとき、後にコンタクトトレンチ８の側壁８ｃに形成されるショットキー接合の深さ方向ｚの距離ｄ４が上記範囲を満たすように、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂを露出させる。具体的には、コンタクトトレンチ８の深さｄ２は、後述するゲートトレンチ５の深さｄ１以上で、例えば１．０μｍ以上５．０μｍ以下程度であってもよい。また、コンタクトトレンチ８の幅ｗ２は、例えば０．１μｍ以上３．０μｍ以下程度であってもよい。ここまでの状態が図７に示されている。
次に、酸化膜４１の残部を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新に酸化膜４２を堆積する。次に、フォトリソグラフィおよびエッチングにより酸化膜４２をパターニングし、酸化膜４２の、ゲートトレンチ５に対応する部分を除去する。次に、酸化膜４２のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜４２の残部をマスクとしてエッチングを行い、ゲートトレンチ５を形成する。ゲートトレンチ５の深さｄ１は、例えば、０．５μｍ以上５．０μｍ以下程度であってもよい。ゲートトレンチ５の幅ｗ１は、例えば、０．５μｍ以上２．０μｍ以下程度であってもよい。ゲートトレンチ５とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。ここまでの状態が図８に示されている。
次に、酸化膜４２の残部を除去した後、ゲートトレンチ５の内壁に沿うように、ゲート絶縁膜６となる例えば１０ｎｍ以上５００ｎｍ以下程度の厚さの酸化膜（ＳｉＯ2膜）４３を堆積し、８００℃以上１２００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理する。次に、ゲートトレンチ５の内部の酸化膜４３の内側に埋め込むように、基体おもて面上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を０．３μｍ以上１．５μｍ以下の厚さで堆積する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングしてゲート電極７を形成する。ここまでの状態が図９に示されている。
次に、基体おもて面上に、層間絶縁膜９として例えば０．５μｍ以上１．５μｍ以下程度の厚さの酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９をパターニングしてコンタクトホール９ａを形成する。このとき、層間絶縁膜９とともに酸化膜４３もパターニングして、各半導体領域を露出させる。これにより、層間絶縁膜９のパターニングに用いたレジスト膜４４の開口部（すなわちコンタクトホール９ａ）には、基体おもて面およびコンタクトトレンチ８の内壁に、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３、第３ｎ+型ドリフト領域２ｃ、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３が露出される。
次に、層間絶縁膜９のパターニングに用いたレジスト膜４４を残した状態で、レジスト膜４４の開口部に露出する基体おもて面およびコンタクトトレンチ８の内壁に沿って金属膜１２を堆積（形成）する。ここまでの状態が図１０に示されている。次に、ここまでの各処理を行った半導体基体１０を例えばアセトンに浸し、レジスト膜４４とともに、レジスト膜４４上の金属膜１２を除去するリフトオフ処理を行う。次に、コンタクトトレンチ８の内部に埋め込むように、基体おもて面上に例えばアルミニウムからなるソース電極１１を堆積（形成）する。その後、ウエハを個々のチップ状に切断することで、図１，２に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
なお、上記の製造方法では、第３ｎ+型ドリフト領域２ｃを第２ｎ型ドリフト領域２ｂの表面にイオン注入により形成したがエピタキシャル成長により形成することもできる。具体的には、エピタキシャル成長により第２ｎ型ドリフト領域２ｂの表面に、第３ｎ+型ドリフト領域２ｃとなるｎ+型エピタキシャル層を成膜（形成）する。
以上、説明したように、第２ｎ型ドリフト領域とｐ型ベース領域との間に、第２ｎ型ドリフト領域より不純物濃度が高い第３ｎ+型ドリフト領域が設けられている。ここで、ｐ型半導体領域とｐ型ベース領域とのｐ型領域に挟まれた部分のｎ型ドリフト領域には寄生抵抗が生成されやすく、この寄生抵抗によりｎ型ドリフト領域の抵抗が大きくなる。ｐ型領域に挟まれた第３ｎ+型ドリフト領域の不純物濃度を高くすることで、ｎ型ドリフト領域の抵抗を低くすることができる。これにより、寄生ショットキーダイオードがオンの時、ホール電流が小さくなり、寄生ｐｎダイオードがオンとなることを防止できる。
また、ｎ型ドリフト領域の抵抗を低減できるため、ｐ型半導体領域とドリフト領域における寄生ＪＦＥＴ抵抗も低くすることができ、半導体装置のオン抵抗も低減することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。図１１のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第３ｎ+型ドリフト領域２ｃの形状である。実施の形態２では、第３ｎ+型ドリフト領域２ｃは、第２ｎ型ドリフト領域２ｂの表面に選択的に設けられており、コンタクトトレンチ８の側壁８ｃと接し、ゲートトレンチ５の側壁と接していない。このように、実施の形態２では、第３ｎ+型ドリフト領域２ｃの大きさが、実施の形態１よりも小さくなっている。
次に、実施の形態２にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１２は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態１と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１ｐ型半導体領域１３を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。
次に、実施の形態１と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、第２ｎ型ドリフト領域２ｂの全面に第３ｎ+型ドリフト領域２ｃが形成されないようにする。具体的には、第３ｎ+型ドリフト領域２ｃの幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。第３ｎ+型ドリフト領域２ｃの不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ここまでの状態が図１２に示されている。
その後、実施の形態１と同様に、ｐ型ベース領域３の形成以降の工程を順に行うことで、図１１に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第３ｎ+型ドリフト領域がゲートトレンチに接していない。このため、ゲートトレンチに接するｎ型ドリフト領域の不純物濃度が低くなり、半導体装置の特性を向上させることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３は、実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。図１３のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートトレンチ５１の底部５１ａおよびコーナー部５１ｂの全面にわたってゲート絶縁膜６を介してゲート電極７を覆うｐ型半導体領域（以下、第２ｐ型半導体領域（第４半導体領域）とする）５２が設けられている点である。
第２ｐ型半導体領域５２は、第２ｎ型ドリフト領域２ｂの内部に、コンタクトトレンチ８の底部８ａのｐ型半導体領域（以下、第１ｐ型半導体領域とする）１３と離して設けられている。第２ｐ型半導体領域５２の幅ｗ４は、ゲートトレンチ５１の幅ｗ１よりも広い（ｗ４＞ｗ１）。このように第２ｐ型半導体領域５２を設けることで、ゲートトレンチ５１の底部５１ａにおいてゲート絶縁膜６にかかる電界を緩和することができる。これにより、ゲートトレンチ５１の底部５１ａから第１ｐ型半導体領域１３の下面までの距離（図１の符号ｄ３）を所定範囲以上広くしなくても、ゲート絶縁膜６にかかる電界を緩和させることができる。このため、コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であってもよい（ｄ２≦ｄ１）。
次に、実施の形態３にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１４〜１８は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第１ｐ型半導体領域１３を形成する際に、第１ｐ型半導体領域１３とともに第２ｐ型半導体領域５２を形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態１と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１ｐ型半導体領域１３を選択的に形成する。このとき、第２ｎ型ドリフト領域２ｂの表面層に、第１ｐ型半導体領域１３とともに、第１ｐ型半導体領域１３と離して、第２ｐ型半導体領域５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図１４に示されている。
次に、実施の形態１と同様に、エピタキシャル成長により第１，２ｐ型半導体領域１３，５２を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、実施の形態１と同様に、フォトリソグラフィとｎ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。次に、実施の形態１と同様に、第３ｎ+型ドリフト領域２ｃ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態１と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図１５に示されている。
次に、実施の形態１と同様に、酸化膜４１の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。ここまでの状態が図１６に示されている。次に、酸化膜４１の残部を例えばフッ酸（ＨＦ）で除去した後、実施の形態１と同様に、酸化膜４２の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。ここまでの状態が図１７に示されている。
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態１と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態１と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態１と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態１と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
次に、実施の形態１と同様に、ゲート絶縁膜６となる酸化膜４３の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。ここまでの状態が図１６に示されている。その後、実施の形態１と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図１１に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。また、実施の形態１と同様に、第３ｎ+型ドリフト領域２ｃを第２ｎ型ドリフト領域２ｂの表面にエピタキシャル成長により形成することもできる。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、ゲートトレンチの底部およびコーナー部の全面にわたってゲート絶縁膜を介してゲート電極を覆う第２ｐ型半導体領域を設けることで、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１９は、実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。図１９のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第３ｎ+型ドリフト領域２ｃの形状である。実施の形態４では、第３ｎ+型ドリフト領域２ｃは、第２ｎ型ドリフト領域２ｂの表面に選択的に設けられており、コンタクトトレンチ８の側壁８ｃと接し、ゲートトレンチ５の側壁と接していない。このように、実施の形態４では、第３ｎ+型ドリフト領域２ｃの大きさが、実施の形態３よりも小さくなっている。
次に、実施の形態４にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２０は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置の製造方法は、例えば、実施の形態３にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態３と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態３と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１，２ｐ型半導体領域１３，５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３、第２ｐ型半導体領域５２の幅ｗ４は、実施の形態３と同じであってもよい。
次に、実施の形態３と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、フォトリソグラフィとｎ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、第２ｎ型ドリフト領域２ｂの全面に第３ｎ+型ドリフト領域２ｃが形成されないようにする。具体的には、第３ｎ+型ドリフト領域２ｃの幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。次に、実施の形態３と同様に、第３ｎ+型ドリフト領域２ｃ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態３と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図２０に示されている。
その後、実施の形態１と同様に、コンタクトトレンチ８の形成以降の工程を順に行うことで、図１５に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、第３ｎ+型ドリフト領域２ｃがゲートトレンチ５に接していないため、実施の形態２と同様の効果を得ることができる。また、実施の形態４によれば、第２ｐ型半導体領域を設けているため、実施の形態３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図２１は、実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。図２１のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第３ｎ+型ドリフト領域２ｃの形状と、第３ｎ+型ドリフト領域２ｃのゲートトレンチ５側にｎ-型領域（第２炭化珪素半導体領域）（以下、第４ｎ-型ドリフト領域とする）２ｄが設けられていることである。第３ｎ+型ドリフト領域２ｃは、第２ｎ型ドリフト領域２ｂの表面に選択的に設けられており、コンタクトトレンチ８の側壁８ｃと接し、コンタクトトレンチ８と反対側で第４ｎ-型ドリフト領域２ｄと接している。第４ｎ-型ドリフト領域２ｄは、ゲートトレンチ５の側壁と接し、コンタクトトレンチ８側で第３ｎ+型ドリフト領域２ｃと接している。また、第４ｎ-型ドリフト領域２ｄは、第３ｎ+型ドリフト領域２ｃと同程度の膜厚で、ソース電極１１側でｐ型ベース領域３と接し、ｎ+型ドレイン層１側で第２ｎ型ドリフト領域２ｂと接している。
次に、実施の形態５にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２２は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態１と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１ｐ型半導体領域１３を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。
次に、実施の形態１と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、エピタキシャル成長により第２ｎ型ドリフト領域２ｂを覆うように、第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄとなるｎ-型エピタキシャル層を成長させる。次に、フォトリソグラフィと、ｎ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、ｎ-型エピタキシャル層の全面に第３ｎ+型ドリフト領域２ｃが形成されないようにする。具体的には、第３ｎ+型ドリフト領域２ｃの幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。これにより、第２ｎ型ドリフト領域２ｂの表面に第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄが形成される。ここまでの状態が図２２に示されている。
その後、実施の形態１と同様に、ｐ型ベース領域３の形成以降の工程を順に行うことで、図２１に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態５によれば、第１ｎ-型ドリフト領域２ａより不純物濃度が低い第４ｎ-型ドリフト領域２ｄがゲートトレンチ５に接している。このため、ゲートトレンチ５に接するｎ型ドリフト領域の不純物濃度を、実施の形態１〜４より低くでき、半導体装置の特性を実施の形態１〜４より向上させることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図２３は、実施の形態６にかかる半導体装置の活性領域の構造を示す断面図である。図２３のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態６にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第３ｎ+型ドリフト領域２ｃの形状と、第３ｎ+型ドリフト領域２ｃのゲートトレンチ５側に第４ｎ-型ドリフト領域２ｄが設けられていることである。第３ｎ+型ドリフト領域２ｃは、第２ｎ型ドリフト領域２ｂの表面に選択的に設けられており、コンタクトトレンチ８の側壁８ｃと接し、コンタクトトレンチ８と反対側で第４ｎ-型ドリフト領域２ｄと接している。第４ｎ-型ドリフト領域２ｄは、ゲートトレンチ５の側壁と接し、コンタクトトレンチ８側で第３ｎ+型ドリフト領域２ｃと接している。また、第４ｎ-型ドリフト領域２ｄは、第３ｎ+型ドリフト領域２ｃと同程度の膜厚で、ソース電極１１側でｐ型ベース領域３と接し、ｎ+型ドレイン層１側で第２ｎ型ドリフト領域２ｂと接している。
次に、実施の形態６にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２４は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態６にかかる半導体装置の製造方法は、例えば、実施の形態３にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態３と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態３と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１，２ｐ型半導体領域１３，５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３、第２ｐ型半導体領域５２の幅ｗ４は、実施の形態３と同じであってもよい。
次に、実施の形態３と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、エピタキシャル成長により第２ｎ型ドリフト領域２ｂを覆うように、第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄとなるｎ-型エピタキシャル層を成長させる。次に、フォトリソグラフィと、ｎ型不純物のイオン注入により、ｎ-型エピタキシャル層の表面層に第３ｎ+型ドリフト領域２ｃを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、ｎ-型エピタキシャル層の全面に第３ｎ+型ドリフト領域２ｃが形成されないようにする。具体的には、第３ｎ+型ドリフト領域２ｃの幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。これにより、第２ｎ型ドリフト領域２ｂの表面に第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄが形成される。次に、実施の形態３と同様に、第３ｎ+型ドリフト領域２ｃおよび第４ｎ-型ドリフト領域２ｄ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態３と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図２４に示されている。
その後、実施の形態１と同様に、コンタクトトレンチ８の形成以降の工程を順に行うことで、図１５に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態６によれば、第１ｎ-型ドリフト領域２ａより不純物濃度が低い第４ｎ-型ドリフト領域２ｄがゲートトレンチ５に接しているため、実施の形態５と同様の効果を得ることができる。また、実施の形態６によれば、第２ｐ型半導体領域を設けているため、実施の形態３と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図２５は、実施の形態７にかかる半導体装置の活性領域の構造を示す断面図である。図２５のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態７にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、第３ｎ+型ドリフト領域２ｃのコンタクトトレンチ８側にｎ型領域（第３炭化珪素半導体領域）（以下、第５ｎ型ドリフト領域とする）２ｅが設けられていることである。第５ｎ型ドリフト領域２ｅは、ゲートトレンチ５側で第３ｎ+型ドリフト領域２ｃと接し、ゲートトレンチ５と反対側でコンタクトトレンチ８と接している。また、第５ｎ型ドリフト領域２ｅは、第３ｎ+型ドリフト領域２ｃと同程度の膜厚で、ソース電極１１側でｐ型ベース領域３と接し、ｎ+型ドレイン層１側で第２ｎ型ドリフト領域２ｂと接している。
次に、実施の形態７にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２６は、実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態７にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態１と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１ｐ型半導体領域１３を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。
次に、実施の形態１と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、エピタキシャル成長により第２ｎ型ドリフト領域２ｂを覆うように、第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅとなるｎ-型エピタキシャル層を成長させる。次に、フォトリソグラフィと、ｎ型不純物のイオン注入を複数回繰り返すことにより、ｎ-型エピタキシャル層の表面層に第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、ｎ-型エピタキシャル層の全面に第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅが形成されないようにする。具体的には、第５ｎ型ドリフト領域２ｅの幅ｗ７を、コンタクトトレンチ８の幅ｗ２より大きくし、第１ｐ型半導体領域１３の幅ｗ３よりも小さくする。また、第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅとを合わせた幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。これにより、第２ｎ型ドリフト領域２ｂの表面に第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅが形成される。次に、実施の形態３と同様に、第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態３と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図２６に示されている。
その後、実施の形態１と同様に、コンタクトトレンチ８の形成以降の工程を順に行うことで、図２５に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態７によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態７によれば、第１ｎ-型ドリフト領域２ａより不純物濃度が低い第４ｎ-型ドリフト領域２ｄがゲートトレンチ５に接しているため、実施の形態５と同様の効果を得ることができる。
（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図２７は、実施の形態８にかかる半導体装置の活性領域の構造を示す断面図である。図２７のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態８にかかる半導体装置が実施の形態６にかかる半導体装置と異なる点は、、第３ｎ+型ドリフト領域２ｃのコンタクトトレンチ８側に第５ｎ型ドリフト領域２ｅが設けられていることである。第５ｎ型ドリフト領域２ｅは、ゲートトレンチ５側で第３ｎ+型ドリフト領域２ｃと接し、ゲートトレンチ５と反対側でコンタクトトレンチ８と接している。また、第５ｎ型ドリフト領域２ｅは、第３ｎ+型ドリフト領域２ｃと同程度の膜厚で、ソース電極１１側でｐ型ベース領域３と接し、ｎ+型ドレイン層１側で第２ｎ型ドリフト領域２ｂと接している。
次に、実施の形態６にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図２８は、実施の形態８にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態８にかかる半導体装置の製造方法は、例えば、実施の形態３にかかる半導体装置の製造方法において第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅを第２ｎ型ドリフト領域２ｂの表面に選択的に形成すればよい。具体的には、まず、実施の形態３と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態３と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１，２ｐ型半導体領域１３，５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３、第２ｐ型半導体領域５２の幅ｗ４は、実施の形態３と同じであってもよい。
次に、実施の形態３と同様に、エピタキシャル成長により第１ｐ型半導体領域１３を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、エピタキシャル成長により第２ｎ型ドリフト領域２ｂを覆うように、第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅとなるｎ-型エピタキシャル層を成長させる。次に、フォトリソグラフィと、ｎ型不純物のイオン注入を複数回繰り返すことにより、ｎ-型エピタキシャル層の表面層に第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅを選択的に形成する。この際、フォトリソグラフィで使用するマスクを調節することにより、ｎ-型エピタキシャル層の全面に第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅが形成されないようにする。具体的には、第５ｎ型ドリフト領域２ｅの幅ｗ７を、コンタクトトレンチ８の幅ｗ２より大きくし、第１ｐ型半導体領域１３の幅ｗ３よりも小さくする。また、第３ｎ+型ドリフト領域２ｃと第５ｎ型ドリフト領域２ｅとを合わせた幅ｗ５を、第１ｐ型半導体領域１３の幅ｗ３より大きくし、コンタクトトレンチ間の幅ｗ６よりも小さくする。これにより、第２ｎ型ドリフト領域２ｂの表面に第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅが形成される。次に、実施の形態３と同様に、第３ｎ+型ドリフト領域２ｃ、第４ｎ-型ドリフト領域２ｄおよび第５ｎ型ドリフト領域２ｅ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態３と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図２８に示されている。
その後、実施の形態１と同様に、コンタクトトレンチ８の形成以降の工程を順に行うことで、図２７に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態８によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態８によれば、第１ｎ-型ドリフト領域２ａより不純物濃度が低い第４ｎ-型ドリフト領域２ｄがゲートトレンチ５に接しているため、実施の形態５と同様の効果を得ることができる。また、実施の形態８によれば、第２ｐ型半導体領域を設けているため、実施の形態３と同様の効果を得ることができる。
図２９、図３０は、従来例２にかかる半導体装置と実施の形態３にかかる半導体装置のソース−ドレイン間電流の測定値を示すグラフである。図２９、図３０では、半導体装置のオフ時、つまりおもて面電極に正電圧が印加され、ドレイン電極に負電圧が印加されたとき、ドレイン電圧に対するソース−ドレイン間電流を示すグラフである。図２９ではソース−ドレイン間電流の絶対値を対数スケールで表示している。
図２９によると、実施の形態３にかかる半導体装置のホール電流は、従来例２にかかる半導体装置のホール電流より低いことがわかる。このように、実施の形態３にかかる半導体装置は、ホール電流が低いため、寄生ｐｎダイオードがオンとなることを防止できる。
また、図３０によると、実施の形態３にかかる半導体装置の全電流は、従来例２にかかる半導体装置の全電流より低いことがわかる。これにより、実施の形態３にかかる半導体装置のｎ型ドリフト領域の抵抗が低くなったことが分かる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度、各部の形成条件等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバータ・インバータ等の電力変換装置などに使用される半導体装置に有用である。
１ ｎ+型ドレイン層
２ ｎ型ドリフト領域
２ａ 第１ｎ-型ドリフト領域
２ｂ 第２ｎ型ドリフト領域
２ｃ 第３ｎ+型ドリフト領域
２ｄ 第４ｎ-型ドリフト領域
２ｅ 第５ｎ型ドリフト領域
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ゲートトレンチ
６ ゲート絶縁膜
７ ゲート電極
８ コンタクトトレンチ
８ａ コンタクトトレンチの底部
８ｂ コンタクトトレンチのコーナー部
８ｃ コンタクトトレンチの側壁
９ 層間絶縁膜
９ａ コンタクトホール
１０ 半導体基体
１１ ソース電極
１２ 金属膜
１３ ｐ型半導体領域
１４ ｐ+型コンタクト領域
２１，２２ 寄生ｐｎダイオード
２３ 寄生ショットキーダイオード
３１，３２ 空乏層
３３ ソース・ドレイン間に流れる電流
ｄ１ ゲートトレンチの深さ
ｄ２ コンタクトトレンチの深さ
ｄ３ ゲートトレンチの底部からコンタクトトレンチの底部のｐ型半導体領域の下面までの距離
ｄ４ コンタクトトレンチの側壁のショットキー接合が形成されている部分の深さ方向の距離
ｗ１ ゲートトレンチの幅
ｗ２ コンタクトトレンチの幅
ｗ３ コンタクトトレンチの底部のｐ型半導体領域の幅
ｗ４ ゲートトレンチの底部のｐ型半導体領域の幅
ｗ５ 第３ｎ+型ドリフト領域の幅
ｗ６ コンタクトトレンチ間の幅
ｗ７ 第５ｎ型ドリフト領域の幅
ｘ ゲートトレンチおよびコンタクトトレンチのストライプ状に延びる方向（第１方向）
ｙ ゲートトレンチおよびコンタクトトレンチが並ぶ方向（第２方向）
ｚ 深さ方向

Claims (15)

  1. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体層より高不純物濃度の第１導電型の第１炭化珪素半導体領域と、
    前記第１炭化珪素半導体領域の表面に設けられた第２導電型の第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して前記第１炭化珪素半導体層に達する第１トレンチと、
    前記第１トレンチと離して設けられ、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域とのショットキー接合を形成する金属電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、
    前記第２炭化珪素半導体層は、前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域の表面に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、
    前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域をさらに備え、
    前記第２炭化珪素半導体層は、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体領域の表面に設けられることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１炭化珪素半導体領域は、前記第１炭化珪素半導体層の表面に選択的に設けられ、
    前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域と、
    前記第１炭化珪素半導体層の表面に設けられた、前記第１炭化珪素半導体領域と前記第２トレンチと接する第１導電型の第３炭化珪素半導体領域と、
    をさらに備え、
    前記第２炭化珪素半導体層は、前記第１炭化珪素半導体領域、前記第２炭化珪素半導体領域および前記第３炭化珪素半導体領域の表面に設けられることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  8. 前記第２トレンチの深さは、前記第１トレンチの深さ以下であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第２炭化珪素半導体層の内部に選択的に設けられた、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備え、
    前記第２半導体領域と前記第５半導体領域とは、前記第１トレンチと前記第２トレンチとが並ぶ方向と直交する方向に交互に配置されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記第１炭化珪素半導体層の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられた、前記第１炭化珪素半導体層よりも不純物濃度の高い第１導電型の第３炭化珪素半導体層をさらに備えることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程と、
    前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体層より高不純物濃度の第１導電型の第１炭化珪素半導体領域を形成する第２工程と、
    前記第１炭化珪素半導体領域の表面に、第２導電型の第２炭化珪素半導体層を形成する第３工程と、
    前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第４工程と、
    前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第５工程と、
    前記第１トレンチと離して、前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第６工程と、
    前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
    前記第２半導体領域、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域と前記金属電極とのショットキー接合を形成する第８工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記第２工程においては、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成し、
    前記第３工程においては、前記第１炭化珪素半導体層および前記第１炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第２工程は、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成し、
    前記第２工程の後、前記第３工程の前に、
    前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域を形成する工程をさらに含み、
    前記第３工程においては、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 前記第２工程は、前記第１炭化珪素半導体層の表面に、前記第１導電型の第１炭化珪素半導体領域を選択的に形成し、
    前記第２工程の後、前記第３工程の前に、
    前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第１トレンチと接する、前記第１炭化珪素半導体層より低不純物濃度の第１導電型の第２炭化珪素半導体領域を形成する工程と、
    前記第１炭化珪素半導体層の表面に、前記第１炭化珪素半導体領域と前記第２トレンチと接する、第１導電型の第３炭化珪素半導体領域を形成する工程と、
    をさらに含み、
    前記第３工程においては、前記第１炭化珪素半導体領域、前記第２炭化珪素半導体領域および前記第３炭化珪素半導体領域の表面に前記第２炭化珪素半導体層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  15. 前記第１工程は、前記第１炭化珪素半導体層の内部に、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに選択的に形成することを特徴とする請求項１１〜１４のいずれか一つに記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043242A (ja) * 2018-09-11 2020-03-19 国立研究開発法人産業技術総合研究所 半導体装置
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11043586B2 (en) 2019-09-13 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
WO2022091218A1 (ja) * 2020-10-27 2022-05-05 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164021B2 (en) * 2017-05-26 2018-12-25 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
CN108962977B (zh) * 2018-07-12 2021-08-20 中国科学院半导体研究所 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
US11233125B2 (en) * 2018-08-09 2022-01-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
DE102019207758A1 (de) * 2019-05-27 2020-12-03 Robert Bosch Gmbh Transistorzelle mit implantiertem Aufweitungsgebiet
JP2021150406A (ja) * 2020-03-17 2021-09-27 富士電機株式会社 炭化珪素半導体装置
CN112086507A (zh) * 2020-10-22 2020-12-15 电子科技大学 一种SiC MOSFET器件元胞及其制造方法
CN116230549B (zh) * 2023-04-27 2023-08-29 浙江大学 集成低势垒二极管的沟槽型绝缘栅场效应管及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子
JP2012059841A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体装置
JP2013084904A (ja) * 2011-09-29 2013-05-09 Toshiba Corp 半導体装置
JP2015079894A (ja) * 2013-10-17 2015-04-23 新電元工業株式会社 半導体装置及び半導体装置の製造方法
WO2016052203A1 (ja) * 2014-09-30 2016-04-07 三菱電機株式会社 半導体装置
JP2018060984A (ja) * 2016-10-07 2018-04-12 トヨタ自動車株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US20180138300A1 (en) * 2016-11-17 2018-05-17 Sanken Electric Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子
JP2012059841A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体装置
JP2013084904A (ja) * 2011-09-29 2013-05-09 Toshiba Corp 半導体装置
JP2015079894A (ja) * 2013-10-17 2015-04-23 新電元工業株式会社 半導体装置及び半導体装置の製造方法
WO2016052203A1 (ja) * 2014-09-30 2016-04-07 三菱電機株式会社 半導体装置
JP2018060984A (ja) * 2016-10-07 2018-04-12 トヨタ自動車株式会社 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043242A (ja) * 2018-09-11 2020-03-19 国立研究開発法人産業技術総合研究所 半導体装置
JP7127445B2 (ja) 2018-09-11 2022-08-30 富士電機株式会社 半導体装置
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7263178B2 (ja) 2019-08-02 2023-04-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11043586B2 (en) 2019-09-13 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
WO2022091218A1 (ja) * 2020-10-27 2022-05-05 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP7074267B1 (ja) * 2020-10-27 2022-05-24 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法

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