WO2016052203A1 - 半導体装置 - Google Patents

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WO2016052203A1
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region
protective
semiconductor device
trench
diffusion layer
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勝俊 菅原
泰宏 香川
梨菜 田中
裕 福井
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三菱電機株式会社
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • This invention relates to a semiconductor device.
  • insulated gate semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are widely used as switching elements for controlling power supply to loads such as motors.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • An example of an insulated gate semiconductor device is a trench gate type MOSFET in which a gate electrode is embedded in a semiconductor layer.
  • a plurality of MOSFET cells are generally connected in parallel and handled as one semiconductor device. That is, a semiconductor device composed of a vertical MOSFET is formed by arranging a plurality of individual MOSFET cells.
  • a typical MOSFET layout pattern is a cell-type pattern in which MOSFET cells are formed in a grid pattern, with the source region formed in a square shape and surrounded by a gate trench, and the source region is formed in an elongated stripe.
  • there is a stripe pattern in which a gate trench is disposed between the MOSFET cells and the MOSFET cells are arranged in a comb shape.
  • the trench MOSFET When the semiconductor device is in the off state, the trench MOSFET has a problem that the reliability of the insulating film at the corresponding portion is low because the electric field tends to concentrate on the insulating film at the bottom of the trench. Therefore, a second conductive type protective diffusion layer that can reduce the electric field applied to the insulating film at the bottom of the trench by spreading the depletion layer in the drift layer of the first conductive type at the bottom of the trench is formed as a trench.
  • the technique provided in a bottom part is proposed (for example, refer patent document 1).
  • the protective contact region does not have a MOS channel function, so the channel density decreases. This leads to an increase in on-resistance. For this reason, it is desirable that the protective contact region is small in order to reduce the on-resistance.
  • the inventors have found that the short-circuit withstand capability indicated by the time until the semiconductor device breaks when a short-circuit current flows, such as when a load is short-circuited, depends on the arrangement of the protective contact region.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of improving the short-circuit resistance while suppressing an increase in on-resistance.
  • the semiconductor device includes a substrate, a first conductivity type drift layer provided on the substrate, a second conductivity type base region formed on the drift layer, and a first region located in the base region.
  • a protective contact region that connects the protective diffusion layer and the source electrode, and the protective contact region is a triangle whose apex is the center of the three protective contact regions at the closest distance. It arranged such that the acute angle triangle, characterized by.
  • the triangle having the apex at the center of the three protective contact regions at which the protective contact region connecting the protective diffusion layer and the source electrode is closest is an acute triangle. Therefore, even when the number of the protective contact regions is the same, the distance from the protective contact region to the farthest point can be shortened as compared with the case where the protective contact regions are arranged in a grid pattern. Accordingly, it is possible to improve the short-circuit resistance while suppressing an increase in on-resistance.
  • FIG. 1 is a plan view showing an example of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view showing a semiconductor device according to Embodiment 1 of the present invention.
  • MOSFET manufacturing method according to the first embodiment of the present invention it is a cross-sectional view for explaining the source region formation
  • the manufacturing method of MOSFET which concerns on Embodiment 1 of this invention it is sectional drawing for demonstrating to the etching mask formation for forming a trench.
  • the manufacturing method of MOSFET concerning Embodiment 1 of this invention it is sectional drawing for demonstrating until a trench is formed.
  • FIG. 1 is a top view of a semiconductor device according to Embodiment 1 of the present invention. It is a diagram showing the relationship between the channel resistance R ch and short-circuit tolerance SCSOA. It is a top view which shows the case of the comb type of the semiconductor device concerning Embodiment 1 of this invention. It is a top view which shows the case of zigzag arrangement of the semiconductor device concerning Embodiment 1 of this invention.
  • Embodiment 1 is a plan view for explaining a semiconductor device according to the first embodiment of the present invention.
  • a trench gate type MOSFET which is a silicon carbide semiconductor device using SiC (Silicon Carbide) is shown.
  • FIG. 1 shows a MOSFET region that is a part of the active region of a trench gate type MOSFET.
  • the MOSFET region includes a cell region 14 surrounded by a dotted line and a protective contact region 15 surrounded by a one-dot chain line.
  • Cell region 14 is a single MOSFET cell.
  • the MOSFET region is covered with the interlayer insulating film 9 and the source electrode 10, and in the cell region 14, the source region 4 is connected to the source electrode 10 through a contact hole 14 a opened in the interlayer insulating film 9. However, in FIG. 1, the interlayer insulating film 9 and the source electrode 10 are omitted.
  • the source region 4 of the first conductivity type is formed in a quadrangular shape, and cell-type cell regions 14 surrounded by trenches 5 in which the gate electrode 8 is embedded are arranged in a lattice shape. That is, the trench 5 divides the MOSFET region into a plurality of cell regions 14 in plan view.
  • a square inside the source region 4 is a base region 3 of the second conductivity type.
  • a protective diffusion layer 7 of the second conductivity type is formed along the trench 5 at the bottom of the trench 5 (shown in FIG. 2).
  • the center of the partition 31 that is the nine cell regions 14 is replaced with a protective contact region 15. That is, the protective contact region 15 is arranged at the position of some cell regions 14 among the plurality of cell regions 14 divided by the trench 5.
  • an example of the section 31 is surrounded by a two-dot chain line.
  • the partition 31 includes eight cell regions 14 and one protective contact region 15.
  • the protective contact regions 15 in the sections 31 adjacent in the vertical direction on the paper surface of FIG. 1 are shifted in the horizontal direction.
  • the protective contact regions 15 of the partitions 31 adjacent in the vertical direction are arranged by shifting one cell region 14 in the horizontal direction from the arrangement in which the protective contact regions 15 are in a lattice shape.
  • a groove 30 is formed in the protective contact region 15, and the protective diffusion layer 7 is also formed at the bottom of the groove 30 (shown in FIG. 2).
  • FIG. 2 is a cross-sectional view for explaining the semiconductor device according to the present embodiment.
  • FIG. 2 corresponds to the AA cross-sectional view of FIG. 1 and includes a cell region 14 and a protective contact region 15 in the MOSFET region.
  • the MOSFET according to the present embodiment includes an n-type SiC substrate 1 that is a first conductivity type, and an n-type SiC epitaxial layer 2 (semiconductor layer) grown thereon. It is formed using an epitaxial substrate.
  • a p-type base region 3 of the second conductivity type is formed in the surface layer portion of the epitaxial layer 2, and an n-type region in the epitaxial layer 2 where the base region 3 is not formed becomes the drift layer 2a.
  • Base region 3 has a conductivity type opposite to that of epitaxial layer 2, is formed on the surface of drift layer 2 a, and is formed in the surface layer portion of epitaxial layer 2.
  • the first conductivity type is n-type and the second conductivity type is p-type, but it goes without saying that it may be reversed.
  • a trench 5 in which the gate electrode 8 is embedded is formed so as to penetrate the base region 3. That is, the bottom of the trench 5 reaches the drift layer 2 a below the base region 3.
  • a gate insulating film 6 is provided on the bottom and side surfaces of the gate electrode 8 (inner wall surface of the trench 5).
  • An n-type source region 4 is disposed inside the base region 3 so as to be adjacent to the gate electrode 8 with the gate insulating film 6 interposed therebetween.
  • a p-type protective diffusion layer 7 for preventing the film 6 from being broken is formed.
  • the protective diffusion layer 7 is desirably provided at the bottom of the trench 5 over the entire MOSFET region, but may not be provided.
  • a groove portion 30 having the same depth as the trench 5 is formed, and the protective diffusion layer 7 is also formed at the bottom of the groove portion 30. That is, the protective diffusion layer 7 at the bottom of the groove 30 and the protective diffusion layer 7 at the bottom of the trench 5 are electrically connected.
  • An interlayer insulating film 9 is formed on the surface of the epitaxial layer 2 and inside the groove 30.
  • a contact hole that penetrates the interlayer insulating film 9 is formed in the interlayer insulating film 9.
  • the low resistance ohmic electrode 11 is formed in the region where the contact hole is provided. Furthermore, the ohmic electrode 11 is connected to the source electrode 10 through a contact hole. That is, the source electrode 10 disposed on the interlayer insulating film 9 is electrically connected to the source region 4 and the base region 3 by the ohmic electrode 11.
  • the source electrode 10 is electrically connected to the protective diffusion layer 7 at the bottom of the groove 30 via the ohmic electrode 11 formed on the bottom surface of the groove 30. Therefore, the protective diffusion layer 7 at the bottom of the trench 30 and the protective diffusion layer 7 at the bottom of the trench 5 are electrically connected to the source electrode 10. That is, the protective contact region 15 is a region provided for connecting the source electrode 10 and the protective diffusion layer 7. That is, in order to electrically connect the protective diffusion layer 7 at the bottom of the trench 5 to the source electrode 10, the source electrode 10 and the protective diffusion layer 7 are connected in the protective contact region 15. In FIG. 2, the source electrode 10 and the protective diffusion layer 7 are connected via the ohmic electrode 11 in the protective contact region 15, but they may be directly connected.
  • a drain electrode 12 is formed on the back surface of the SiC substrate 1.
  • FIGS. 1 and 2 are process diagrams.
  • FIG. 3 is a cross-sectional view for explaining the formation up to the source region 4 in the MOSFET manufacturing method according to the present embodiment.
  • epitaxial layer 2 semiconductor layer
  • SiC substrate 1 an n-type low-resistance SiC substrate 1 having a 4H polytype is prepared, and an n-type epitaxial layer 2 is epitaxially grown thereon by a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a substrate was formed.
  • the epitaxial layer 2 may have an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 to 200 ⁇ m.
  • a base region 3 and a source region 4 are formed by ion-implanting a predetermined dopant into the surface layer portion of the epitaxial layer 2.
  • the base region 3 is formed by ion implantation of aluminum (Al) that is a p-type impurity.
  • Al aluminum
  • the depth of Al ion implantation is about 0.5 to 3 ⁇ m within a range not exceeding the thickness of the epitaxial layer 2.
  • the impurity concentration of Al to be implanted is higher than the n-type impurity concentration of the epitaxial layer 2.
  • a region of the epitaxial layer 2 deeper than the Al implantation depth remains as the n-type drift layer 2a.
  • the base region 3 may be formed by epitaxially growing a p-type layer on the epitaxial layer 2. Also in this case, the impurity concentration and the thickness of the base region 3 are set in the same range as that formed by ion implantation.
  • the source region 4 is formed by ion implantation of nitrogen (N), which is an n-type impurity, into the surface layer portion of the base region 3.
  • N nitrogen
  • the source region 4 is formed in a lattice pattern corresponding to the layout of the gate electrode 8 (trench 5) to be formed thereafter (see FIG. 1). Thereby, when the trench 5 is formed, the source region 4 is disposed on both sides of the gate electrode 8.
  • the ion implantation depth of N is made shallower than the thickness of the base region 3.
  • the impurity concentration of N to be implanted is higher than the p-type impurity concentration of the base region 3 and is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the order of ion implantation for forming the impurity regions may not be as described above as long as the structure shown in FIG. 1 is finally obtained.
  • an n-type depletion suppression layer may be provided below the base region 3.
  • a so-called JFET (junction field effect transistor) resistance in which a current path is narrowed by a depletion layer extending from both the base region 3 and the protective diffusion layer 7, which is the resistance of the base region 3 and the protective diffusion layer 7. Occurs between. Since the depletion suppression layer suppresses the depletion layer from extending from the base region 3 at the time of ON, the JFET resistance can be reduced.
  • the depletion suppression layer is formed by ion implantation of nitrogen (N) or phosphorus (P) which are n-type impurities.
  • the depth of the depletion suppressing layer is preferably deeper than the base region 3 and not exceeding the thickness of the epitaxial layer 2, and the thickness is preferably about 0.05 to 3 ⁇ m.
  • the impurity concentration of N to be implanted is preferably higher than the n-type impurity concentration of the epitaxial layer 2 and 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the depletion suppression layer may be formed by n-type epitaxial growth. In this case, the impurity concentration and thickness of the depletion suppression layer are set in the same range as that formed by ion implantation.
  • FIG. 4 is a cross-sectional view for explaining the process up to the formation of the etching mask 22 for forming the trench 5 in the method of manufacturing a semiconductor device according to the present embodiment.
  • a silicon oxide film mask 21 is deposited on the surface of the epitaxial layer 2 shown in FIG. 3 to about 1 to 2 ⁇ m, and an etching mask 22 made of a resist material is formed thereon.
  • the etching mask 22 is formed in a pattern in which the formation region of the trench 5 is opened by photolithography.
  • the etching mask 22 has a matrix pattern obtained by inverting it.
  • the silicon oxide film mask 21 is patterned by a reactive ion etching (RIE) process using the etching mask 22 as a mask. That is, the pattern of the etching mask 22 is transferred to the silicon oxide film mask 21.
  • the patterned silicon oxide film mask 21 becomes an etching mask in the process described with reference to FIG.
  • FIG. 5 is a cross-sectional view for explaining the process until the trench 5 is formed in the method of manufacturing a semiconductor device according to the present embodiment.
  • a trench 5 penetrating the source region 4 and the base region 3 is formed in the epitaxial layer 2 by RIE using the silicon oxide film mask 21 patterned in FIG.
  • the depth of the trench 5 is not less than the depth of the base region 3 and is about 0.6 to 6.0 ⁇ m.
  • the protective contact region 15 is similarly etched to form the groove 30.
  • FIG. 6 is a cross-sectional view for explaining the process until the protective diffusion layer 7 is formed in the semiconductor device manufacturing method according to the present embodiment.
  • an implantation mask 23 having a pattern similar to the etching mask 22 which is a pattern in which the trench 5 is opened is formed, and ion implantation is performed using the implantation mask 23 as a mask.
  • a p-type protective diffusion layer 7 is formed.
  • the protective diffusion layer 7 is formed by simultaneously implanting ions into the bottom of the groove 30 of the protective contact region 15.
  • Al is used as a p-type impurity.
  • the impurity concentration of Al to be implanted is preferably in the range of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 . Even more preferably, it is in the range of 3 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . If the impurity concentration of the protective diffusion layer 7 is low, the effect of relaxing the electric field of the gate insulating film 6 inside the trench 5 cannot be obtained sufficiently. Further, when the impurity concentration of the protective diffusion layer 7 is high, the depletion layer extending from the protective diffusion layer 7 at the time of turning on becomes large, the on-current path becomes narrow, and the on-resistance increases.
  • a concentration distribution may be provided in the protective diffusion layer 7 in the protective contact region 15. If a high concentration region of, for example, 5 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is provided in a region in contact with the ohmic electrode 11 in the protective contact region 15, the ohmic resistance can be reduced. It leads to improvement.
  • a silicon oxide film mask 21 patterned as an etching mask when forming the trench 5 may be used. Thereby, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the silicon oxide film mask 21 is used instead of the implantation mask 23, the thickness of the silicon oxide film mask 21 and the etching conditions are set so that the silicon oxide film mask 21 having a certain thickness remains after the trench 5 is formed. Need to be adjusted.
  • the implantation mask 23 is removed, and annealing for activating the implanted ions is performed using a heat treatment apparatus.
  • This annealing is performed in an inert gas atmosphere such as argon (Ar) gas or in vacuum under conditions of 1300 to 1900 ° C. and 30 seconds to 1 hour.
  • FIG. 7 is a cross-sectional view for explaining the process until the gate electrode 8 is formed in the method of manufacturing a semiconductor device according to the present embodiment.
  • a silicon oxide film to be the gate insulating film 6 is formed on the entire surface of the epitaxial layer 2 including the inner wall of the trench 5.
  • the silicon oxide film to be the gate insulating film 6 may be formed by thermally oxidizing the surface of the epitaxial layer 2 or may be formed by being deposited on the epitaxial layer 2.
  • As a material of the gate insulating film 6, in addition to the silicon oxide film Al 2 O 3 (Aluminum Oxide), SiN (Silicon Nitride), or the like may be used.
  • polysilicon to be the gate electrode 8 is deposited by a low pressure CVD method. Further, the gate insulating film 6 and the gate electrode 8 are formed in the trench 5 by patterning or etching back the silicon oxide film and the polysilicon. At this time, the gate electrode 8 is also formed on the side surface of the trench 30. However, in the protective contact region 15, the polysilicon inside the groove 30 is etched back.
  • FIG. 8 is a cross-sectional view for explaining the process until the ohmic electrode 11 is formed in the semiconductor device manufacturing method according to the present embodiment.
  • An insulating film to be an interlayer insulating film 9 is formed on the entire surface of the epitaxial layer 2 by low pressure CVD, and the gate electrode 8 is covered.
  • contact holes are formed so as to reach on the surfaces of the source region 4 and the base region 3 in the cell region 14 and on the surface of the protective diffusion layer 7 in the protective contact region 15.
  • the ohmic electrode 11 is formed in the region exposed at the bottom of the contact hole.
  • a silicon carbide as the epitaxial layer 2 is formed by forming a metal film mainly composed of Ni on the entire surface of the epitaxial layer 2 including the inside of the contact hole and performing a heat treatment at 600 to 1100 ° C.
  • a silicide film to be the ohmic electrode 11 is formed by wet etching using nitric acid, sulfuric acid, hydrochloric acid, or a mixed solution thereof with hydrogen peroxide.
  • Heat treatment may be performed again after removing the metal film remaining on the interlayer insulating film 9. In this case, an ohmic contact having a lower contact resistance value is formed by performing the process at a higher temperature than the previous heat treatment.
  • an electrode material such as an Al alloy is deposited on the epitaxial layer 2 to form the source electrode 10 on the interlayer insulating film 9 and in the contact hole. Finally, by depositing an electrode material such as an Al alloy on the back surface of the SiC substrate 1 to form the drain electrode 12, the MOSFET according to the present embodiment having the configuration shown in FIGS. 1 and 2 is obtained. .
  • each of the cells separated by the cell region 14, that is, the gate electrode 8 has a function of a MOS channel and functions as a MOSFET. More specifically, the region in contact with the gate insulating film 6 in the base region 3 of the cell region 14 forms a MOS channel and functions as a MOSFET cell.
  • the protective contact region 15 in which the groove 30 is formed does not have a MOS interface, a MOS channel is not formed, so that the function as a MOSFET cell is lost.
  • the protective contact region 15 has its electrical characteristics deteriorated such that the protective diffusion layer 7 is grounded to the source and the potential of the protective diffusion layer 7 floats, so that the switching speed becomes slow and the switching operation becomes unstable. To prevent that.
  • FIG. 9 shows a comparative example of a plan view in which the protective contact regions 15 are provided in a grid pattern when the present embodiment is not used.
  • the nine sections 31 are arranged in a lattice shape, so that the protective contact regions 15 are arranged in a lattice shape in the entire MOSFET region. That is, the protective contact regions 15 of the sections 31 adjacent in the vertical direction are arranged in a lattice shape without being shifted in the horizontal direction. That is, the protective contact region 15 of the partition 31 adjacent vertically is formed at the position of the cell region 14 in the same row.
  • the protective diffusion layer 7 is disposed at the bottom of the trench 5 along the pattern of the trench 5.
  • the triangle 18 having the vertexes of the centers of the three protective contact regions 15 existing within the closest distance is a right triangle as indicated by a dotted line. Note that the triangle 18 is a triangle having the center of the protective contact region 15 as the apex and the smallest area.
  • the outer center of the triangle 18 corresponds to the point X. That is, the point X that is farthest from the protective contact region 15 coincides with the position of the outer center of the triangle 18.
  • the radius of a circle centered on the point X is the distance d. If the width of the cell region 14 is W ch , the ratio of the protective contact region 15 to the cell region 14 is A, and the angle formed by the radius of the circumscribed circle of the triangle 18 and one side of the triangle 18 as shown in FIG. The distance d is expressed by (Formula 1).
  • FIG. 10 shows the relationship between the short-circuit withstand capability (SCSOA) in the case where the present embodiment obtained by experiment is not used and A which is the ratio of the protective contact region 15 to the cell region 14.
  • SCSOA short-circuit withstand capability
  • FIG. 10 shows that SCSOA, which is a short-circuit tolerance, is proportional to the ratio A of the protective contact region 15 to the cell region 14.
  • SCSOA depends on the ratio A of the protective contact region 15 to the cell region 14.
  • FIG. 11 shows a diagram for explaining the MOSFET destruction mechanism during a short circuit.
  • the depletion layer in a transitional state in which the depletion layer is in the process of extending from the occurrence of the short circuit is indicated by a one-dot chain line in FIG.
  • a short circuit that is, from the moment when a high voltage is applied to the drain electrode
  • the depletion layer starts to extend from the p-type base region 3 and the protective diffusion layer 7 toward the drift layer 2a.
  • the depletion layer grows faster as it is closer to the base region 3 or the region where the protective diffusion layer 7 and the source electrode 10 are connected in the drift layer 2a.
  • a displacement current flows from the base region 3 and the protective diffusion layer 7 toward the source electrode 10 through the depletion capacitance at the pn interface.
  • the displacement current in the base region 3 or the protective diffusion layer 7 This is because the path through which the current flows becomes shorter as it is closer to the connection point with the source electrode 10.
  • the p-type base region 3 is connected to the source electrode 10 via the ohmic electrode 11 in each cell region 14, the extension of the depletion layer from the base region 3 is substantially uniform as a whole.
  • the protective diffusion layer 7 is not connected to the source electrode 10 in the cell region 14, but is connected to the source electrode 10 through the ohmic electrode 11 in the protective contact region 15.
  • the speed at which the depletion layer extends from the protective diffusion layer 7 is distributed according to the distance from the protective contact region 15. That is, in the cell region 14 close to the protective contact region 15, the depletion layer extends from the protective diffusion layer 7 relatively quickly, but in the cell region 14 far from the protective contact region 15, the depletion layer extension from the protective diffusion layer 5 is slow. In the cell region 14 adjacent to the protective contact region 15, the depletion layer grows fastest, and as the distance from the protective contact region 15 increases, the depletion layer grows slower.
  • the depletion layer near the protective contact region 15 has a large elongation and the depletion layer far from the protective contact region 15 has a small elongation.
  • the region where the extension of the depletion layer is the smallest is the cell region 14 farthest from the protective contact region 15.
  • the resistance in the depletion layer becomes high, so that the resistance increases in the region where the depletion layer extends. That is, current hardly flows in a region where the depletion layer extends greatly.
  • the short-circuit current is indicated by an arrow.
  • the short-circuit current is concentrated in a region where the depletion layer has a small elongation. That is, the short-circuit current is locally concentrated in a region farthest from the protective contact region 15, the temperature of the portion is locally increased by the high current, and the insulating film and the semiconductor are thermally damaged to be destroyed. Electrical damage due to locally concentrated high currents can also be cited as a factor of destruction.
  • the MOSFET when a short-circuit current flows, the MOSFET is likely to be broken at the point X that is the farthest from the protective contact region 15. Therefore, the smaller the distance d represented by (Expression 1), the more difficult the MOSFET is to be destroyed, and the reliability of the semiconductor device can be improved. That is, as the distance d is smaller, the distribution of the speed at which the depletion layer extends in the active region can be reduced, so that local concentration of the short-circuit current can be alleviated and the short-circuit resistance can be improved.
  • one of the nine sections of the cell region 14 is replaced with the protective contact region 15.
  • one of the 25 sections of the cell region 14 is the protective contact region 15.
  • the distance d is smaller when one of the nine sections is replaced with the protective contact region 15, and one of the four sections is replaced with the protective contact region 14.
  • the distance d can be reduced. This is because A in (Expression 1), that is, the ratio of the protective contact region 15 to the cell region 14 is increased.
  • the distance d can be reduced as the ratio of the number of the protective contact regions 15 to the number of the cell regions 14 is increased. Therefore, the breakdown at the point X can be suppressed and the short-circuit resistance is improved. Can be improved.
  • the protective contact region 15 does not have a MOS channel function
  • the ratio of the protective contact region 15 to the cell region 14 is increased, the number of MOSFET cells decreases, that is, the channel density decreases, and the channel resistance increases.
  • the on-resistance increases. That is, an increase in on-resistance and an improvement in short-circuit tolerance are in a trade-off relationship.
  • FIG. 12 is a plan view for explaining the effect of the semiconductor device according to the present embodiment.
  • FIG. 12 is a plan view for obtaining the distance d in the arrangement of FIG. 1 showing the semiconductor device according to the present embodiment.
  • the sections 31 in which the center positions of the nine cell areas 14 are replaced with the protective contact areas 15 are arranged in order, but the protection in the upper and lower adjacent sections 31 is provided. Since the contact region 15 is displaced in the left-right direction, the triangle 18 having the vertex of the center of the three protective contact regions 18 disposed at the closest distance is an acute triangle. Therefore, an angle ⁇ formed by the radius of the circumscribed circle of the triangle 18 connecting the point X and the center of the protective contact region 15 and one side of the triangle 18 extending from the center of the protective contact region 15 is smaller than ⁇ / 4. Become.
  • FIG. 13 shows the relationship between channel resistance (R ch ) and short circuit capability (SCSOA).
  • R ch is the R ch in the case of not forming the protective contact region 15 and 1.0, was calculated by calculating the increment of R ch from decrease in channel density in the case where a protective contact region 15.
  • the short circuit tolerance (SCSOA) is a value obtained through experiments.
  • FIG. 13 it can be seen that SCSOA increases as R ch is increased.
  • R ch and SCSOA are shown by a dotted line relationship in FIG. 13 and are in a trade-off relationship. Therefore, when the characteristics of the region above the dotted line in FIG. 13 are obtained, it indicates that the SCSOA has been improved while suppressing the increase in R ch , and thus the trade-off relationship has been improved.
  • FIG. 13 the case of using this embodiment is shown by the characteristics of white circles.
  • this embodiment as compared with a dotted line in FIG. 13, while suppressing an increase in R ch, it can be seen that high SCSOA is obtained. That is, according to the present embodiment, it is possible to improve the short-circuit tolerance while suppressing an increase in on-resistance.
  • the triangle 18 having the apexes at the centers of the three protective contact regions 18 disposed within the closest distance becomes an acute triangle, thereby increasing the channel density. Therefore, since the distance between the farthest protective diffusion layer 7 and the protective contact region 15 can be reduced, an effect of simultaneously suppressing an increase in on-resistance and a breakdown due to a short-circuit current can be obtained. That is, by using this embodiment, it is possible to improve the trade-off relationship between the on-resistance and the short-circuit withstand capability without requiring a complicated manufacturing process.
  • the groove 30 of the protective contact region 15 has the same depth as that of the trench 5, but it does not have to be the same depth. Moreover, the groove part 30 does not need to be provided.
  • the ohmic electrode in the protective contact region 15 is formed on the surface of the epitaxial layer similarly to the cell region 14, and only in the protective contact region 15 so as to connect the base region 3 and the protective diffusion layer 7 in the protective contact region. The thickness of the protective diffusion layer 7 in the depth direction may be increased.
  • the SiC substrate 1 is used as the semiconductor substrate, but other semiconductor materials such as Si and a wide band gap semiconductor may be used.
  • Wide band gap semiconductors include gallium nitride-based materials and diamond in addition to SiC, and are next-generation semiconductor materials that are expected to be applied to technical fields that handle high voltages of about 1 kV or higher.
  • MOSFETs using SiC have low on-resistance and large short-circuit currents generated compared to Si devices having the same breakdown voltage, so that the generated heat is large and the gate oxide film is likely to be destroyed. ing. That is, there is a known problem that SiC has a short-circuit resistance smaller than that of Si.
  • SiC has a remarkable trade-off relationship between on-resistance and short-circuit tolerance. Therefore, when this embodiment is applied to a semiconductor device using SiC, the effect of improving the trade-off between the on-resistance and the short-circuit resistance can be obtained particularly remarkably.
  • the partition 31 is composed of eight cell regions 14 and one protective contact region 15, but it goes without saying that the number of cell regions 14 may be arbitrary. That is, the partition 31 may be 48 cell regions 14 and one protective contact region 15, 24 cell regions 14 and one protective contact region 15, or three cell regions and 1 The number of protective contact regions 15 may be any, and any number may be used.
  • the cell area 14 is a quadrangle, but may be another polygon such as a hexagon. Further, the effect of the present embodiment can be obtained even with other shapes such as a circle.
  • FIG. 14 shows a top view in the case where the protective contact region 15 is formed in the comb-shaped MOSFET region using this embodiment.
  • the protective contact region 15 may be formed so as to divide the comb-shaped MOSFET cell. That is, a part of the cell region 14 may be used as the protective contact region 15. Even in the case of the comb shape, the protective contact region 15 is arranged so that the triangle 18 connecting the centers of the three protective contact regions at the closest distance is an acute triangle.
  • the arrangement of the cell regions 14 may be a staggered arrangement.
  • FIG. 15 shows a top view when the protective contact region 15 is formed in the staggered MOSFET region using the present embodiment.
  • the triangle 18 connecting the centers of the three protective contact regions at the closest distance becomes an equilateral triangle, and the distance d can be minimized to 1.88 * W ch .
  • the effect of the present embodiment can be obtained if the triangle 18 connecting the centers of the three protective contact regions at the closest distance is an acute triangle. It is done.
  • this embodiment can be applied to an IGBT.
  • the SiC substrate 1 is made p-type, an IGBT is obtained.
  • the source region 4 and source electrode 10 of the MOSFET correspond to the emitter region and emitter electrode of the IGBT, respectively, and the drain electrode 12 of the MOSFET corresponds to the collector electrode.
  • FIG. 16 and 17 are top views showing the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment is characterized in that a channel region in a region away from the protective contact region 15 is inactivated. The rest is the same as in the first embodiment. According to the present embodiment, an effect of improving the short-circuit tolerance can be obtained.
  • the inactive channel 25 that cannot function as a MOS channel may be a channel outside the circle 24 when a circle 24 centered on the protective diffusion layer ground region 15 is drawn.
  • the radius of the circle 24 is not less than 1 and not more than 3 times, preferably not more than 2 times the width Wch of the cell region 14. This is because when the ratio is less than 1 times Wch , the ratio of inactivated channels increases, so the on-resistance increases. When the ratio is more than 3 times, a sufficient short-circuit withstand improvement effect cannot be obtained. Because.
  • the radius of the circle 24 shown in FIG. 16 is twice W ch and the radius of the circle 26 in FIG. 17 is 2.5 times W ch . Further, when the radius of the circle 24 is reduced, it is desirable to increase the installation ratio 1 / A of the protective contact region 25 in order to reduce the ratio of inactivated channels.
  • the radius of the circle 24 in the case of arranging the MOSFET region in the stripe-type may be determined a short side distance in the width W ch of the stripe as a reference.
  • FIG. 18 shows a cross-sectional view of the semiconductor device according to the present embodiment. 18 is a cross-sectional view taken along the line BB in FIG.
  • the source region 4 is not formed in the region of the inactivation channel 25. That is, in the inactivated channel 25, the entire side surface of the trench 5 faces the well region 3 with the gate insulating film 6 interposed therebetween.
  • no MOS channel is formed in the deactivated channel 25 when it is turned on, and it does not function as a MOS channel.
  • the short circuit current concentrates in a region away from the protective contact region 15. This is as described in FIG. 11 of the first embodiment.
  • the concentrated short-circuit current flows to the source electrode 10 through the cell region 14 in the region.
  • a MOS channel is formed at the time of a short circuit, a high current flows because the resistance of the channel region is small, leading to destruction of the gate insulating film 6.
  • the resistance of the channel region is high, so that an effect of reducing current concentration can be obtained. That is, in the region of the inactivated channel 25, the channel resistance between the drain and the source is higher than in other regions, so that it is difficult for current to flow.
  • the resistance of the channel can be increased by the low resistance because the depletion layer is far away from the protective contact region 15, so that the effect of alleviating the concentration of short-circuit current can be obtained.
  • the use of this embodiment increases the channel resistance in the region where the short-circuit current tends to concentrate due to the slow growth of the depletion layer, reduces the short-circuit current concentration, and improves the short-circuit tolerance. Is obtained.
  • the inactivation channel 25 does not function as a MOS channel, leading to an increase in channel resistance.
  • the channel in the unnecessary region may be inactivated. Absent. Therefore, it is possible to improve the short-circuit tolerance while suppressing an increase in channel resistance as much as possible.
  • the ratio of the inactivated channel 25 is about 21% in the case of FIG. 16, and about 3% in the case of FIG. In this way, the short-circuit tolerance can be greatly improved while suppressing an increase in on-resistance.
  • FIG. 19 is a top view showing another arrangement example of the semiconductor device of the present embodiment.
  • the radius of the circle 24 shown in FIG. 19 is twice that of Wch .
  • the cell arrangement is a staggered arrangement, whereas in FIG. 19, the cell arrangement is a lattice.
  • the protective contact regions 15 are also arranged in a lattice pattern.
  • the proportion of inactivated channels 25 is 23%.
  • a method other than forming the source region 4 may be used to form the inactivation channel 25.
  • a high-concentration p-type impurity is introduced into the region of the inactivation channel 25. That is, the impurity concentration of the base region 3 in the deactivated channel 25 is higher than the impurity concentration of the base region 3 in the cell region 14 that is not deactivated.
  • the inactivation channel 25 is unlikely to be inverted to n-type when turned on, and is difficult to function as a MOS channel. That is, the channel resistance at that location is increased.
  • the inactivation channel 25 does not completely function as a MOS channel, as long as the channel resistance of the inactivation channel 25 is higher than that of other channel regions, the present embodiment An effect is obtained.
  • the channel length of the inactivation channel 25 may be larger than other regions. Since the channel resistance in the inactivated channel 25 increases as the channel length increases, the effect of the present embodiment can be obtained.
  • a region where the short-circuit current is concentrated in the cell region 14 is defined as an inactivation channel 25.
  • the gate electrode 8 is narrowed on the connection surface with the protective contact region 15. For this reason, there is a concern that a delay due to gate disconnection or an increase in gate resistance occurs as the installation ratio of the protective contact region 15 increases.
  • the gate electrode 8 is not narrowed, it is possible to improve the short-circuit tolerance while maintaining the manufacturing yield due to the gate failure.

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Abstract

　第１導電型のドリフト層（２ａ）上に形成された第２導電型のベース領域（３）と、ベース領域（３）内に位置する第１導電型のソース領域（４）と、ベース領域（３）とソース領域（４）とを貫通し、平面視においてセル領域（１４）を区分けするトレンチ（５）と、トレンチ（５）の底部に配設された第２導電型の保護拡散層（７）と、トレンチ（５）内にゲート絶縁膜（６）を介して埋め込まれたゲート電極（８）と、ソース領域（４）と電気的に接続されるソース電極（１０）と、３個以上のセル領域（１４）の位置に配設され、保護拡散層（７）とソース電極（１０）と、を接続する保護コンタクト領域（１５）と、を備え、保護コンタクト領域（１５）は、最も近い距離にある３つの保護コンタクト領域（１５）の中心を頂点とする三角形（１８）が、鋭角三角形となるように配設されたこと、を特徴とする。

Description

半導体装置
　この発明は、半導体装置に関するものである。
　エレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。絶縁ゲート型半導体装置の一例として、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型ＭＯＳＦＥＴがある。
　例えば縦型ＭＯＳＦＥＴでは、一般的に複数のＭＯＳＦＥＴセル（セル領域）を並列に接続して一つの半導体装置として取り扱う。つまり、縦型ＭＯＳＦＥＴからなる半導体装置は、個々のＭＯＳＦＥＴセルが複数配置されることによって形成される。ＭＯＳＦＥＴの配置パターンとして代表的なものは、ソース領域を正方形に形成し、その周囲をゲートトレンチで取り囲んだＭＯＳＦＥＴセルを格子状に配置するセル型のパターンや、ソース領域を細長いストライプ状に形成し、その間にゲートトレンチを配設してＭＯＳＦＥＴセルを櫛型に並べたストライプ型のパターンなどがある。
　半導体装置がオフ状態の時、トレンチ型ＭＯＳＦＥＴではトレンチ底部の絶縁膜に電界が集中しやすいため、当該箇所の絶縁膜の信頼性が低いという問題がある。そこで、トレンチ底部の第１導電型のドリフト層中に空乏層を拡がらせることによって、トレンチ底部の絶縁膜に印加される電界を低減することができる第２導電型の保護拡散層を、トレンチ底部に設ける技術が提案されている（例えば、特許文献１参照）。
　ここで、保護拡散層の電位が浮遊している場合、スイッチング特性など電気的特性が不安定になることがあるため、保護拡散層の電位は接地されていることが望ましい。そこで、セル型のパターンにおいてＭＯＳＦＥＴセルの一つを保護コンタクト領域とし、当該保護コンタクト領域によって保護拡散層を接地する方法が提案されている（例えば、特許文献２参照）。
特開２００５－１４２２４３号公報 国際公開第２０１２－０７７６１７号
　格子状のセル型のパターンにおいて、一定間隔のセル領域ごとに、ＭＯＳＦＥＴセルを保護コンタクト領域として格子状に置換した場合、保護コンタクト領域はＭＯＳチャネルの機能を有しないため、チャネル密度が低下してオン抵抗の増加につながる。そのため、オン抵抗低減のためには保護コンタクト領域が少ない方が望ましい。一方、負荷短絡時など短絡電流が流れたときに半導体装置が破壊するまでの時間で指標される短絡耐量は、保護コンタクト領域の配置に依存することが発明者らによって見出された。負荷短絡時には、ＭＯＳＦＥＴのドレイン側に高電圧が瞬時に印加される状態になるため、第２導電型の保護拡散層から第１導電型の半導体層に逆方向の電圧が印加され、空乏層が伸びる。ここで、保護コンタクト領域から遠い箇所に配置された保護拡散層の近傍では、空乏層の伸びが遅くなる。短絡時にドレイン側から流れる短絡電流は、空乏層の伸びが小さい領域に集中するため、保護コンタクト領域から遠い箇所に配置された保護拡散層の周辺においては、空乏層が伸び切るまでに短絡電流が局所的に集中して短絡破壊を起こすことが見出された。従って、短絡耐量を向上するためには、保護コンタクト領域と保護拡散層との距離が小さくなることが望ましい。つまり、オン抵抗の増加抑制と短絡耐量の向上とはトレードオフの関係にある。
　この発明は、上述のような問題を解決するためになされたもので、オン抵抗の増加を抑制しながら短絡耐量を向上することができる半導体装置を提供することを目的とする。
　この発明に係る半導体装置は、基板と、基板上に設けられた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース領域と、ベース領域内に位置する第１導電型のソース領域と、ベース領域とソース領域とを貫通し、平面視においてセル領域を区分けするトレンチと、ドリフト層内において、トレンチの底部に配設された第２導電型の保護拡散層と、トレンチの内壁に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、ソース領域と電気的に接続されるソース電極と、３個以上のセル領域の位置に配設され、保護拡散層とソース電極とを接続する保護コンタクト領域と、を備え、保護コンタクト領域は、最も近い距離にある３つの保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設されたこと、を特徴とする。
　この発明に係る半導体装置によれば、保護拡散層とソース電極とを接続する保護コンタクト領域が、最も近い距離にある３つの保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設されたため、保護コンタクト領域の数が同じであっても、保護コンタクト領域が格子状に配置された場合に比べて保護コンタクト領域から最も遠い点までの距離を短くすることができる。従って、オン抵抗の増加を抑制しながら短絡耐量を向上することが可能となる。
この発明の実施の形態１に係る半導体装置の一例を示す平面図である。 この発明の実施の形態１に係る半導体装置を示す断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、ソース領域形成までを説明するための断面図である この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、トレンチを形成するためのエッチングマスク形成までを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、トレンチを形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、保護拡散層を形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、ゲート電極を形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、オーミック電極を形成するまでを説明するための断面図である。 この発明の実施の形態１を用いない場合であり、保護コンタクト領域を格子状に設けた平面図の比較例である。 この発明の実施の形態を用いない場合の短絡耐量であるＳＣＳＯＡと、保護コンタクト領域１５のセル領域１４に対する割合であるＡと、の関係を示す実験結果である。 短絡時のＭＯＳＦＥＴ破壊メカニズムを説明するための、ＭＯＳＦＥＴの断面図である。 この発明の実施の形態１に係る半導体装置の上面図を示す。 チャネル抵抗Ｒｃｈと短絡耐量ＳＣＳＯＡの関係を示す図である。 この発明の実施の形態１に係る半導体装置の櫛型の場合を示す上面図である。 この発明の実施の形態１に係る半導体装置の千鳥配置の場合を示す上面図である。 この発明の実施の形態２に係る半導体装置の上面図である。 この発明の実施の形態２に係る半導体装置の上面図の別の例である。 この発明の実施の形態２に係る半導体装置の断面図である。 この発明の実施の形態２に係る半導体装置の上面図のさらに別の例である。
実施の形態１．
　まず、この発明の実施の形態１に係る半導体装置について説明する。図１は、この発明の実施の形態１に係る半導体装置を説明するための平面図である。ここでは半導体装置の一例として、ＳｉＣ（Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ）を用いた炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す。
　なお、本実施の形態は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
　図１では、トレンチゲート型ＭＯＳＦＥＴの活性領域の一部であるＭＯＳＦＥＴ領域を示す。ＭＯＳＦＥＴ領域は、点線で囲まれるセル領域１４と一点鎖線で囲まれる保護コンタクト領域１５とからなる。セル領域１４は単一のＭＯＳＦＥＴセルである。ＭＯＳＦＥＴ領域は、層間絶縁膜９とソース電極１０とで覆われており、セル領域１４ではソース領域４が、層間絶縁膜９に空けられたコンタクトホール１４ａを介してソース電極１０に接続されているが、図１では層間絶縁膜９とソース電極１０は省略している。
　図１では、第１導電型のソース領域４を四角形に形成し、その周囲を、ゲート電極８が埋め込まれるトレンチ５で取り囲んだセル型のセル領域１４が格子状に配置されている。すなわち、トレンチ５は、平面視においてＭＯＳＦＥＴ領域を複数のセル領域１４に区分けしている。ソース領域４の内部の四角形は第２導電型のベース領域３である。尚、トレンチ５の底部には、トレンチ５に沿って第２導電型の保護拡散層７が形成される（図２で示す）。
　図１で示すように、本実施の形態では、９個分のセル領域１４である区画３１の中心を保護コンタクト領域１５で置き換えている。つまり、保護コンタクト領域１５は、トレンチ５によって区分けされた複数のセル領域１４のうち、いくつかのセル領域１４の位置に配置される。図１において、区画３１の例を２点鎖線で取り囲む。すなわち、本実施の形態においては、区画３１は８個のセル領域１４と１個の保護コンタクト領域１５からなる。この区画３１を順に並べることによってＭＯＳＦＥＴ領域、すなわち活性領域が形成される。
　本実施の形態では、図１の紙面上、上下方向に隣接する区画３１内の保護コンタクト領域１５が左右方向にずらされて配置されている。図１では、上下方向に隣り合う区画３１の保護コンタクト領域１５は、保護コンタクト領域１５が格子状となる配置から、１個のセル領域１４分を左右方向にずらして配置されている。尚、保護コンタクト領域１５には溝部３０が形成され、溝部３０の底部にも保護拡散層７が形成される（図２で示す）。
　図２は、本実施の形態に係る半導体装置を説明するための断面図である。図２は、図１のＡＡ断面図に相当し、ＭＯＳＦＥＴ領域内のセル領域１４及び保護コンタクト領域１５からなる。
　図２に示されるように、本実施の形態のＭＯＳＦＥＴは、第１導電型であるｎ型のＳｉＣ基板１と、その上に成長させたｎ型ＳｉＣのエピタキシャル層２（半導体層）と、からなるエピタキシャル基板を用いて形成されている。エピタキシャル層２の表層部には第２導電型であるｐ型のベース領域３が形成され、ベース領域３が形成されていないエピタキシャル層２内のｎ型の領域がドリフト層２ａとなる。ベース領域３はエピタキシャル層２とは逆の伝導型を有し、ドリフト層２ａの表面上に形成されており、また、エピタキシャル層２の表層部に形成されている。
　本実施の形態では第１導電型をｎ型、第２導電型をｐ型としたが、逆にしても良いことは言うまでもない。
　エピタキシャル層２には、ベース領域３を貫通するように、ゲート電極８が埋め込まれるトレンチ５が形成される。つまり、トレンチ５の底部は、ベース領域３より下部のドリフト層２ａに達している。ゲート電極８の底面および側面（トレンチ５の内壁面）には、ゲート絶縁膜６が設けられている。ベース領域３の内部には、ゲート絶縁膜６を介してゲート電極８に隣接するように、ｎ型のソース領域４が配設される。
　また、ドリフト層２ａ内で、かつゲート電極８（トレンチ５）の下部には、ＭＯＳＦＥＴのオフ時にドリフト層２ａの空乏化を促進すると共に、トレンチ５の底部への電界集中を緩和してゲート絶縁膜６の破壊を防止するための、ｐ型の保護拡散層７が形成される。この保護拡散層７は、ＭＯＳＦＥＴ領域の全領域にわたって、トレンチ５底部に設けられていることが望ましいが、設けられていなくても良い。
　保護コンタクト領域１５には、トレンチ５と同じ深さの溝部３０が形成され、当該溝部３０の底部にも保護拡散層７が形成されている。すなわち、溝部３０の底部の保護拡散層７とトレンチ５の底部の保護拡散層７とは電気的に接続されている。
　エピタキシャル層２の表面上と、溝部３０の内部には層間絶縁膜９が形成される。層間絶縁膜９には、層間絶縁膜９を貫通するコンタクトホールが形成される。エピタキシャル層２の表面上と、溝部３０の底面上において、コンタクトホールが設けられた領域に低抵抗なオーミック電極１１が形成される。さらに、オーミック電極１１はコンタクトホールを介してソース電極１０へ接続される。つまり、層間絶縁膜９上に配設されたソース電極１０は、当該オーミック電極１１によってソース領域４およびベース領域３に電気的に接続される。
　さらに、ソース電極１０は、溝部３０の底面に形成されたオーミック電極１１を介して、溝部３０の底部の保護拡散層７に電気的に接続される。従って、溝部３０の底部の保護拡散層７とトレンチ５の底部の保護拡散層７とはソース電極１０に電気的に接続される。すなわち、保護コンタクト領域１５は、ソース電極１０と保護拡散層７とを接続するために設けられた領域である。つまり、トレンチ５の底部の保護拡散層７をソース電極１０に電気的に接続するために、保護コンタクト領域１５内において、ソース電極１０と保護拡散層７とが接続される。図２においては、保護コンタクト領域１５においてソース電極１０と保護拡散層７とは、オーミック電極１１を介して接続されているが、直接接続されていても良い。
　尚、ＳｉＣ基板１の裏面には、ドレイン電極１２が形成されている。
　次に、図１及び図２に示した本実施の形態に係るＭＯＳＦＥＴの製造方法を説明する。図３～図８は、その工程図である。
　図３は、本実施の形態に係るＭＯＳＦＥＴの製造方法において、ソース領域４形成までを説明するための断面図である。まず、ＳｉＣ基板１上にエピタキシャル層２（半導体層）を形成する。ここでは、４Ｈのポリタイプを有する、ｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型のエピタキシャル層２をエピタキシャル成長させてエピタキシャル基板を形成した。エピタキシャル層２は、例えば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度、５～２００μｍの厚さであれば良い。
　次に、エピタキシャル層２の表層部に所定のドーパントをイオン注入することにより、ベース領域３、及び、ソース領域４を形成する。ベース領域３は、ｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５～３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高くする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がｎ型のドリフト層２ａとして残る。
　尚、ベース領域３は、エピタキシャル層２上に、ｐ型層をエピタキシャル成長することによって形成してもよい。その場合も、ベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等の範囲とする。
　ソース領域４は、ｎ型不純物である窒素（Ｎ）をベース領域３の表層部にイオン注入することにより形成する。ソース領域４は、この後形成されるゲート電極８（トレンチ５）のレイアウトに対応する格子状のパターンで形成される（図１参照）。これにより、トレンチ５が形成されたとき、ゲート電極８の両側にソース領域４が配設される。Ｎのイオン注入深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型不純物濃度よりも高くし、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲とする。尚、上記の不純物領域を形成するイオン注入の順番は、最終的に図１に記載の構造になれば、上記の通りでなくても良い。
　また、ベース領域３の下部にｎ型の空乏化抑制層を設けてもよい。図２の構造においては、ベース領域３と保護拡散層７の両方から伸びる空乏層によってオン時に電流経路が狭窄する、いわゆるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）抵抗が、ベース領域３と保護拡散層７の間に発生する。空乏化抑制層により、オン時にベース領域３から空乏層が延びることが抑制されるため、ＪＦＥＴ抵抗を低減することができる。空乏化抑制層はｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成する。
　空乏化抑制層の深さは、ベース領域３より深く、エピタキシャル層２の厚さを超えない範囲で、厚みは０．０５～３μｍ程度とすることが望ましい。注入するＮの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高く、かつ１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であることが望ましい。尚、空乏化抑制層はｎ型のエピタキシャル成長によって形成してもよい。その場合の空乏化抑制層の不純物濃度及び厚さは、イオン注入によって形成する場合と同等の範囲とする。
　図４に、本実施の形態に係る半導体装置の製造方法において、トレンチ５を形成するためのエッチングマスク２２形成までを説明するための断面図を示す。図３で示すエピタキシャル層２の表面上にシリコン酸化膜マスク２１を１～２μｍ程度堆積し、さらにその上に、レジスト材からなるエッチングマスク２２を形成する。エッチングマスク２２は、フォトリソグラフィ技術により、トレンチ５の形成領域を開口したパターンに形成される。ここでは、トレンチ５が格子状なので、エッチングマスク２２はそれを反転したマトリクス状のパターンとなる。
　次に、エッチングマスク２２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）処理により、シリコン酸化膜マスク２１をパターニングする。つまり、エッチングマスク２２のパターンがシリコン酸化膜マスク２１に転写される。パターニングされたシリコン酸化膜マスク２１は、図５で説明する工程のエッチング用のマスクとなる。
　図５に、本実施の形態に係る半導体装置の製造方法において、トレンチ５を形成するまでを説明するための断面図を示す。図４でパターニングされたシリコン酸化膜マスク２１をマスクとするＲＩＥにより、エピタキシャル層２に、ソース領域４及びベース領域３を貫通するトレンチ５を形成する。トレンチ５の深さは、ベース領域３の深さ以上であり、０．６～６．０μｍ程度とする。このとき、保護コンタクト領域１５も同様にエッチング処理することによって溝部３０を形成する。
　図６に、本実施の形態に係る半導体装置の製造方法において、保護拡散層７を形成するまでを説明するための断面図を示す。シリコン酸化膜マスク２１上に、トレンチ５の部分を開口したパターンであるエッチングマスク２２と同様のパターンを有する注入マスク２３を形成し、それをマスクとするイオン注入を実施して、トレンチ５の底部にｐ型の保護拡散層７を形成する。このとき、同時に保護コンタクト領域１５の溝部３０の底部にもイオン注入することによって、保護拡散層７を形成する。
　保護拡散層７を形成するために、ｐ型不純物としてＡｌを用いる。注入するＡｌの不純物濃度は、１×１０１７ｃｍ－３～１×１０１９ｃｍ－３の範囲であることが望ましい。さらにより好ましくは、３×１０１７ｃｍ－３～１×１０１８ｃｍ－３の範囲であることが望ましい。保護拡散層７の不純物濃度が低いと、トレンチ５内部のゲート絶縁膜６の電界を緩和する効果が十分に得られない。また、保護拡散層７の不純物濃度が高いと、オン時に保護拡散層７から伸びる空乏層が大きくなり、オン電流の経路が狭くなってオン抵抗が増大してしまうからである。
　また、保護コンタクト領域１５内の保護拡散層７に、濃度分布を設けても良い。保護コンタクト領域１５内でオーミック電極１１と接触する領域に、例えば５×１０１８ｃｍ－３～１×１０２１ｃｍ－３の高濃度領域を設ければ、オーミック抵抗を小さくできるので、スイッチング特性の向上につながる。
　尚、注入マスク２３の代わりに、トレンチ５形成の際のエッチングマスクとしてパターニングされた、シリコン酸化膜マスク２１を使用してもよい。これにより、製造工程の簡略化および製造コスト削減を図ることができる。注入マスク２３の代わりにシリコン酸化膜マスク２１を使用する場合は、トレンチ５を形成した後、ある程度の厚さのシリコン酸化膜マスク２１が残存するように、シリコン酸化膜マスク２１の厚さやエッチング条件を調整する必要がある。
　保護拡散層７を形成するためのイオン注入後、注入マスク２３を除去し、熱処理装置を用いて、イオン注入した不純物を活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００～１９００℃、３０秒～１時間の条件で行う。
　図７に、本実施の形態に係る半導体装置の製造方法において、ゲート電極８を形成するまでを説明するための断面図を示す。トレンチ５の内壁を含むエピタキシャル層２の全面に、ゲート絶縁膜６となるシリコン酸化膜を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。ゲート絶縁膜６の材料としては、シリコン酸化膜以外にも、Ａｌ２Ｏ３（Ａｌｕｍｉｎｕｍ　Ｏｘｉｄｅ）やＳｉＮ（Ｓｉｌｉｃｏｎ　Ｎｉｔｒｉｄｅ）などを用いても良い・
　その後、ゲート電極８となるポリシリコンを減圧ＣＶＤ法により堆積する。さらに、シリコン酸化膜とポリシリコンをパターニングまたはエッチバックすることにより、トレンチ５内にゲート絶縁膜６及びゲート電極８を形成する。このとき、溝部３０の側面にもゲート電極８を形成する。ただし、保護コンタクト領域１５においては、溝部３０の内部のポリシリコンはエッチバックする。
　図８は、本実施の形態に係る半導体装置の製造方法において、オーミック電極１１を形成するまでを説明するための断面図を示す。減圧ＣＶＤ法により、エピタキシャル層２の全面に層間絶縁膜９となる絶縁膜を形成し、ゲート電極８を覆う。層間絶縁膜９の材料としては、ＳｉＯ２（Ｓｉｌｉｃｏｎ　ｄｉｏｘｉｄｅ）やＳｉＮ（Ｓｉｌｉｃｏｎ　Ｎｉｔｒｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）などを用いても良い。
　次に、層間絶縁膜９をパターニングすることで、セル領域１４ではソース領域４およびベース領域３の表面上に、保護コンタクト領域１５では保護拡散層７の表面上に達するように、コンタクトホールをそれぞれ形成する。
　続いて、コンタクトホールの底に露出した領域にオーミック電極１１を形成する。オーミック電極１１の形成方法としては、例えば、コンタクトホール内を含むエピタキシャル層２の全面に、Ｎｉを主成分とする金属膜を成膜し、６００～１１００℃の熱処理によりエピタキシャル層２である炭化珪素と反応させて、オーミック電極１１となるシリサイド膜を形成する。その後、層間絶縁膜９上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。層間絶縁膜９上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗値を有するオーミック接触が形成される。
　そして、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜９上並びにコンタクトホール内に、ソース電極１０を形成する。最後に、ＳｉＣ基板１の裏面にＡｌ合金等の電極材を堆積してドレイン電極１２を形成することにより、図１及び図２に示した構成を有する、本実施の形態に係るＭＯＳＦＥＴが得られる。
　本実施の形態に係るＭＯＳＦＥＴでは、セル領域１４、すなわちゲート電極８で区切られたセルのそれぞれがＭＯＳチャネルの機能を有し、ＭＯＳＦＥＴとして機能する。より具体的には、セル領域１４のベース領域３のうち、ゲート絶縁膜６と接する領域がＭＯＳチャネルを形成するので、ＭＯＳＦＥＴセルとして機能する。
　これに対し、溝部３０が形成された保護コンタクト領域１５は、ＭＯＳ界面を有しないためＭＯＳチャネルが形成されないので、ＭＯＳＦＥＴセルとしての機能は失われる。しかしながら、保護コンタクト領域１５は、保護拡散層７をソース接地し、保護拡散層７の電位が浮遊することによって、スイッチング速度が遅くなる、スイッチング動作が不安定になるなど、電気的特性が低下することを防ぐ。後で詳述するが、保護拡散層７が保護コンタクト領域１５に近いほど、短絡発生時に空乏層が保護拡散層７からドリフト層２ａへ伸びやすい。
　本実施の形態に係る半導体装置の効果を説明するために、図９に、本実施の形態を用いない場合の、保護コンタクト領域１５を格子状に設けた平面図の比較例を示す。図９でも図１と同様に、格子状に配置されたセル領域１４のうち、２点鎖線で囲まれる９個分のセル領域１４の区画３１の中心が保護コンタクト領域１５に置換されている。しかしながら、図９では、この９個の区画３１が格子状に配置されることによって、ＭＯＳＦＥＴ領域全体において、保護コンタクト領域１５が格子状に配設されることになる。すなわち、上下方向に隣接する区画３１の保護コンタクト領域１５は、左右方向にずれることなく格子状に配置される。つまり、上下に隣接する区画３１の保護コンタクト領域１５は、同列内のセル領域１４の位置に形成される。
　ちなみに、図９において、トレンチ５のパターンに沿って、トレンチ５の底部に保護拡散層７が配設されているとする。
　ここで、図９では、最も近い距離内に存在する３つの保護コンタクト領域１５の中心を頂点とした三角形１８は、点線で示すように直角三角形となる。尚、三角形１８は、保護コンタクト領域１５の中心を頂点とし、面積が最小となる三角形である。
　この、三角形１８の外心が点Ｘに相当する。すなわち、保護コンタクト領域１５から最も遠い距離にある点Ｘは、三角形１８の外心の位置に一致する。図９において、点Ｘを外心とする円の半径は距離ｄである。セル領域１４の幅をＷｃｈ、保護コンタクト領域１５のセル領域１４に対する割合をＡ、図９のように三角形１８の外接円の半径と、三角形１８の一辺と、のなす角度をθとすると、距離ｄは（式１）で表される。
Figure JPOXMLDOC01-appb-M000001
　図９では、三角形１８は直角二等辺三角形であるので、θはπ／４であり、（式１）は（式２）のようになる。
Figure JPOXMLDOC01-appb-M000002
　また、図９では、Ａは１／９であるから、距離ｄは約２．１２＊Ｗｃｈと求められる。
　図１０に、実験で得られた本実施の形態を用いない場合の短絡耐量（ＳＣＳＯＡ）と、保護コンタクト領域１５のセル領域１４に対する割合であるＡと、の関係を示す。半導体装置の断面は図２に示す通りであるが、保護コンタクト領域１５の配置が、本実施の形態を用いない図９の配置としている。
　図１０より、短絡耐量であるＳＣＳＯＡは、保護コンタクト領域１５のセル領域１４に対する割合Ａに比例することが分かる。このように、発明者らは、ＳＣＳＯＡが保護コンタクト領域１５のセル領域１４に対する割合Ａに依存することを見出した。
　さらに、短絡電流によって破壊した箇所を観察した結果、図９の点Ｘに相当する位置にて破壊していることを見出した。すなわち、負荷短絡などの際に短絡電流のような高電流が流れたとき、図９では、保護コンタクト領域１５から最も遠い距離にある点Ｘにおいて、ＭＯＳＦＥＴが破壊することが分かった。
　図１１に、短絡時のＭＯＳＦＥＴ破壊メカニズムを説明するための図を示す。ドレイン電極１２からソース電極１０へ向かって高電流が流れるとき、ソース電極１０と電気的に接続されたｐ型のベース領域３と保護拡散層７とから、ｎ型のドリフト層２ａへ向けて空乏層が伸びる。空乏層が伸び切った状態では、ドリフト層２ａ全体が空乏層で占められ、ドレイン電極１２からソース電極１０へ向かって短絡電流は空乏層内を通って流れる。ドリフト層２ａ全体が空乏層で占められているので、短絡電流は比較的全体に分散して流れる。
　ここで、短絡発生時から空乏層が伸び切る途中である過渡的な状態における空乏層を、図１１中、一点鎖線で示す。短絡発生時、すなわちドレイン電極に高電圧が印加された瞬間から、ｐ型のベース領域３と保護拡散層７とからドリフト層２ａへ向かって空乏層が伸び始める。ここで、空乏層は、ドリフト層２ａ中、ベース領域３あるいは保護拡散層７とソース電極１０とが接続する領域に近いほど速く伸びる。空乏層の伸びに伴って、ｐｎ界面の空乏容量を介して、ベース領域３及び保護拡散層７から変位電流がソース電極１０へ向けて流れるが、ベース領域３あるいは保護拡散層７内における変位電流の流れる経路は、ソース電極１０との接続箇所に近いほど短くなるからである。
　ｐ型のベース領域３は、各セル領域１４においてオーミック電極１１を介してソース電極１０と接続されているため、ベース領域３からの空乏層の伸びは、全体にほぼ均一である。一方、保護拡散層７は、セル領域１４内ではソース電極１０と接続されておらず、保護コンタクト領域１５においてオーミック電極１１を介してソース電極１０と接続されている。
　そのため、保護拡散層７からの空乏層の伸びる速さは、保護コンタクト領域１５からの距離に応じて分布が生じる。つまり、保護コンタクト領域１５に近いセル領域１４では、保護拡散層７から比較的速く空乏層が伸びるが、保護コンタクト領域１５から遠いセル領域１４では、保護拡散層５からの空乏層伸びは遅い。尚、保護コンタクト領域１５に隣接するセル領域１４は空乏層の伸びが最も速く、保護コンタクト領域１５から遠くなる程空乏層の伸びが遅くなる。
　従って、図１１のように、保護コンタクト領域１５近傍の空乏層の伸びは大きく、保護コンタクト領域１５から遠い空乏層の伸びは小さい状態が生じる。尚、最も空乏層の伸びが小さい領域は、保護コンタクト領域１５から最も遠いセル領域１４となる。
　ドリフト層２ａに空乏層が伸びたとき、空乏層内は高抵抗となるので、空乏層が伸びた領域では抵抗が高くなる。つまり、空乏層が大きく伸びている領域では電流が流れにくい。
　図１１中、短絡電流を矢印で示す。図１１のように空乏層の伸びに分布が生じている場合、空乏層の伸びが小さい領域に短絡電流が集中する。すなわち、保護コンタクト領域１５から最も遠い領域に短絡電流が局所的に集中し、高電流によって当該箇所の温度が局所的に上昇し、絶縁膜や半導体が熱的な損傷を受けて破壊に至る。局所的に集中した高電流による電気的な損傷も破壊の要因として挙げられる。
　このように、短絡電流が流れたとき、保護コンタクト領域１５から最も遠い距離にある点ＸにおいてＭＯＳＦＥＴが破壊しやすい。従って、（式１）で表される距離ｄが小さいほどＭＯＳＦＥＴが破壊しにくく、半導体装置の信頼性を向上できる。つまり、距離ｄが小さいほど活性領域内の空乏層の伸びる早さの分布を低減することができるので、短絡電流の局所的な集中を緩和することができ、短絡耐量の向上につながる。
　図９では、セル領域１４の９個分の区画の１つが保護コンタクト領域１５に置換されているが、図１０から分かるように、セル領域１４の２５個分の区画の１つが保護コンタクト領域１５に置換されているよりも、９個分の区画の１つが保護コンタクト領域１５に置換されている方が距離ｄを小さく、さらに４個分の区画の１つが保護コンタクト領域１４に置換されている方が距離ｄを小さくできる。これは、（式１）におけるＡ、すなわち保護コンタクト領域１５のセル領域１４に対する割合を大きくしたためである。
　このように、セル領域１４の個数に対する保護コンタクト領域１５の個数の割合を大きくするほど距離ｄを小さくできるので、点Ｘにおける破壊を抑制でき、短絡耐量が向上されるので、半導体装置の信頼性を向上できる。
　しかしながら、保護コンタクト領域１５はＭＯＳチャネルの機能を有しないため、セル領域１４に対する保護コンタクト領域１５の割合を増加すると、ＭＯＳＦＥＴセルが減少、すなわちチャネル密度が減少することとなり、チャネル抵抗が増加するので、オン抵抗が増大してしまう。すなわち、オン抵抗の増大と短絡耐量の向上とは、トレードオフの関係にある。
　図１２に、本実施の形態に係る半導体装置の効果を説明するための平面図を示す。図１２は、本実施の形態に係る半導体装置を示す図１の配置において、距離ｄを求めるための平面図である。
　図１２で示すように、本実施の形態では９個分のセル領域１４の中心位置を保護コンタクト領域１５に置き換えた区画３１を順に配設しているが、上下に隣接する区画３１内の保護コンタクト領域１５が左右方向にずれているため、最も近い距離に配設される３つの保護コンタクト領域１８の中心を頂点とする三角形１８は鋭角三角形となる。従って、点Ｘと保護コンタクト領域１５の中心とを結ぶ、三角形１８の外接円の半径と、当該保護コンタクト領域１５の中心からのびる三角形１８の一辺と、がなす角度θは、π／４より小さくなる。
　そのため、本実施の形態では、（式１）におけるｃｏｓθが図９の場合よりも大きくなるので、距離ｄが図９の場合より小さくなる。図１１の場合の距離ｄを（式１）から求めたところ、約１．９０＊Ｗｃｈと、図９に比べて１１％縮小することが可能となる。
　従って、区画３１が、同じ８個のセル領域１４と１個の保護コンタクト領域１５からなる場合であっても、比較例の図９に比べると、本実施の形態を用いた図１１では、保護コンタクト領域１５から最も遠い距離にある点Ｘから保護コンタクト領域１５までの距離を小さくすることが可能となる。そのため、保護コンタクト領域１５の個数を増加させずに、短絡電流の局所的な集中を緩和することができる。
　図１３に、チャネル抵抗（Ｒｃｈ）と短絡耐量（ＳＣＳＯＡ）との関係を示す。図９で示した、本実施の形態を用いない場合の短絡耐量とＲｃｈとの関係を、図１３中、黒三角で示す。尚、Ｒｃｈは、保護コンタクト領域１５を形成しない場合のＲｃｈを１．０とし、保護コンタクト領域１５を設けた場合のチャネル密度の減少分からＲｃｈの増加分を計算することによって算出した。短絡耐量（ＳＣＳＯＡ）は実験で得られた値である。
　図１３のように、Ｒｃｈを増加させるとＳＣＳＯＡが増加することが分かる。ＲｃｈとＳＣＳＯＡは図１３の点線の関係で示され、トレードオフの関係にある。そのため、図１３の点線より上の領域の特性が得られた場合、Ｒｃｈの増加を抑制しながらＳＣＳＯＡを向上したことを示すので、トレードオフ関係が改善できたことを示す。
　図１３中、本実施の形態を用いた場合を白丸の特性で示す。本実施の形態を用いた場合、図１３の点線に比べて、Ｒｃｈの増加を抑制しながら、高いＳＣＳＯＡが得られていることが分かる。すなわち、本実施の形態によれば、オン抵抗の増大を抑制しながら、短絡耐量を向上できる。
　このように、本実施の形態にかかわる半導体装置によれば、最も近い距離内に配設される３つの保護コンタクト領域１８の中心を頂点とする三角形１８が鋭角三角形となるので、チャネル密度を増加することなく、最も遠く離れた保護拡散層７と保護コンタクト領域１５との距離を縮めることができるので、オン抵抗の増加と、短絡電流による破壊と、を同時に抑制する効果が得られる。すなわち、本実施の形態を用いれば、複雑な製造工程を要することなく、オン抵抗と短絡耐量のトレードオフ関係を改善することが可能となる。
　本実施の形態では、保護コンタクト領域１５の溝部３０はトレンチ５と同じ深さとしたが、同じ深さでなくても良い。また、溝部３０は設けなくても良い。保護コンタクト領域１５内におけるオーミック電極は、セル領域１４と同様にエピタキシャル層の表面に形成し、保護コンタクト領域内でベース領域３と保護拡散層７とを接続するように、保護コンタクト領域１５内のみ保護拡散層７の深さ方向の厚みを厚くすれば良い。
　本実施の形態では、半導体基板としてＳｉＣ基板１を用いたが、Ｓｉやワイドバンドギャップ半導体など、その他の半導体材料を用いても良い。
　ワイドバンドギャップ半導体は、ＳｉＣの他、窒化ガリウム系材料、ダイヤモンドなどがあり、１ｋＶ程度或いはそれ以上の高電圧を扱う技術分野への適用が有望視されている次世代の半導体材料である。
　ＳｉＣを用いたＭＯＳＦＥＴでは、ＭＯＳ界面の電子トラップがＳｉに比べて１桁以上多いことが知られている。このため、オン抵抗におけるチャネル抵抗の割合が大きい。チャネル密度の低下によってチャネル抵抗が増加するので、保護コンタクト領域１５の個数を増やした場合、ＳｉＣではオン抵抗の増加率が大きい。
　また、ＳｉＣを用いたＭＯＳＦＥＴは、同程度の耐圧を有するＳｉデバイスに比べてオン抵抗が低く、生じる短絡電流も大きいことから発生する熱が大きくなり、ゲート酸化膜破壊に至りやすいことが知られている。つまり、ＳｉＣはＳｉに比べて短絡耐量が小さいという問題が知られている。
　このため、ＳｉＣはオン抵抗と短絡耐量のトレードオフ関係が顕著である。そのため、本実施の形態を、ＳｉＣを用いた半導体装置に適用した場合に、オン抵抗と短絡耐量のトレードオフを改善する効果が特に顕著に得られる。
　本実施の形態では、区画３１を８個のセル領域１４と１個の保護コンタクト領域１５としたが、セル領域１４の数は任意であっても良いことは言うまでもない。すなわち、区画３１を４８個のセル領域１４と１個の保護コンタクト領域１５としてもよいし、２４個のセル領域１４と１個の保護コンタクト領域１５としてもよいし、３個のセル領域と１個の保護コンタクト領域１５としてもよいし、如何様であっても良い。
　本実施の形態では、セル領域１４は四角形であったが、六角形など、その他の多角形であってもよい。また、円形などその他の形状であっても、本実施の形態の効果を得ることができる。
　また、セル型でなくても櫛型であっても良い。図１４に、櫛型のＭＯＳＦＥＴ領域に、本実施の形態を用いて保護コンタクト領域１５を形成した場合の上面図を示す。櫛型のＭＯＳＦＥＴセルを分断するように保護コンタクト領域１５を形成すれば良い。すなわち、セル領域１４の一部を保護コンタクト領域１５とすれば良い。櫛型の場合でも、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８は、鋭角三角形となるように保護コンタクト領域１５を配置する。
　図１４の配置の場合、櫛型のストライプの幅をＷｃｈとした場合、距離ｄは１．９３＊Ｗｃｈとなる。
　図１４のように、櫛型の場合には、各ストライプに少なくとも一つの保護コンタクト領域１５を設けることが望ましい。浮遊電位と成る保護拡散層７ができてスイッチング動作が不安定になるのを防ぐためである。
　また、セル領域１４の配置を千鳥配置としてもよい。図１５に、千鳥配置のＭＯＳＦＥＴ領域に、本実施の形態を用いて保護コンタクト領域１５を形成した場合の上面図を示す。この場合、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８は、正三角形となり、距離ｄを１．８８＊Ｗｃｈと最も小さくすることができる。
　このように、本実施の形態に記載のない配置であったとしても、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８が鋭角三角形であれば、本実施の形態の効果が得られる。
　また、本実施の形態はＩＧＢＴにも適用可能である。図２に示した構造において、ＳｉＣ基板１をｐ型にすれば、ＩＧＢＴとなる。その場合、ＭＯＳＦＥＴのソース領域４及びソース電極１０は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１２はコレクタ電極に対応することになる。
実施の形態２．
　図１６及び１７は、本実施の形態２に係る半導体装置を示す上面図である。本実施の形態における半導体装置においては、保護コンタクト領域１５から離れた領域にあるチャネル領域を不活性化したことを特徴としている。それ以外については、実施の形態１と同様である。本実施の形態によれば、短絡耐量を向上する効果が得られる。
　図１６及び１７において、ＭＯＳチャネルとして機能できないようにした不活性チャネル２５は、保護拡散層接地領域１５を中心とした円２４を描いた場合に、円２４の外側にあるチャネルとすればよい。
　このとき、円２４の半径は、セル領域１４の幅Ｗｃｈの１倍以上３倍以下、望ましくは２倍以下とする。これは、Ｗｃｈの１倍より小さい場合には、不活性化されたチャネルの割合が増えるためにオン抵抗が増大し、３倍より大きい場合には、十分な短絡耐量向上効果が得られないためである。
　例えば、図１６に示す円２４の半径は、Ｗｃｈの２倍、図１７の円２６の半径は、Ｗｃｈの２．５倍である。また、円２４の半径を小さくする場合には、不活性化されるチャネルの割合を減らすため、保護コンタクト領域２５の設置割合１／Ａを大きくすることが望ましい。
　尚、ＭＯＳＦＥＴ領域をストライプ型に配置する場合には円２４の半径を、ストライプの幅Ｗｃｈである短辺間距離を基準として決めればよい。
　図１８に、本実施の形態に係る半導体装置の断面図を示す。尚、図１８は、図１７におけるＢＢ断面図である。
　図１８では、不活性化チャネル２５の領域において、ソース領域４を形成していない。すなわち、不活性化チャネル２５においては、トレンチ５の側面は、ゲート絶縁膜６を介して全面がウェル領域３と対向する。不活性化チャネル２５にソース領域４を形成しないことによって、オン時に不活性化チャネル２５にはＭＯＳチャネルが形成されず、ＭＯＳチャネルとして機能しない。
　短絡時には、保護コンタクト領域１５から離れた領域に短絡電流が集中する。これは、実施の形態１の図１１にて説明したとおりである。集中した短絡電流は、当該領域のセル領域１４内を通ってソース電極１０へと流れる。
　短絡時にＭＯＳチャネルが形成されていると、チャネル領域の抵抗が小さいため高電流が流れ、ゲート絶縁膜６の破壊につながる。ここで、チャネル領域にＭＯＳチャネルが形成されていないと、チャネル領域の抵抗が高いため、電流集中を緩和する効果が得られる。すなわち、不活性化チャネル２５の領域では、ドレイン・ソース間のチャネル抵抗が他の領域よりも高くなるため、電流が流れにくくなる。
　つまり、本実施の形態を用いれば、保護コンタクト領域１５から遠く空乏層の伸びが小さいために抵抗が低い分、チャネルの抵抗を高くできるので、短絡電流の集中を緩和する効果が得られる。
　このように、本実施の形態を用いれば、空乏層の伸びが遅いために短絡電流が集中しやすい領域のチャネル抵抗を増加させ、短絡電流の集中を緩和させて、短絡耐量を向上できるという効果が得られる。不活性化チャネル２５はＭＯＳチャネルとしては機能しないため、チャネル抵抗の増加につながるが、短絡電流が集中する領域のチャネルのみを不活性化するので、不用な領域のチャネルを不活性化することがない。そのため、チャネル抵抗の増加を極力抑制しながら、短絡耐量を向上することができる。
　図１６に示すように、１５個のセル領域１４に対して１個の保護コンタクト領域を設ける配置の場合、保護コンタクト領域１５からセル間距離Ｗｃｈの２倍に含まれない領域のチャネルを不活性化とすると、図１６の場合、不活性化チャネル２５の割合は約２１％、図１７の場合、約３％となる。このように、オン抵抗の増加を抑制しながら短絡耐量を大きく向上することができる。
　図１６のように、本実施の形態を実施の形態１と組み合わせた場合には、短絡耐量向上の効果がより大きく得られるが、図１７のような配置であっても本実施の形態の効果が得られる。
　図１９は、本実施の形態の半導体装置の別の配置例を示す上面図である。図１９に示す円２４の半径は、Ｗｃｈの２倍である。図１６ではセル配置が千鳥配置であったのに対し、図１９は、セル配置が格子状である。また、図１９では保護コンタクト領域１５の配置も格子状になっている。図１９では、不活性化チャネル２５の割合は２３％である。
　不活性化チャネル２５を形成するためには、ソース領域４を形成しない以外の方法を用いても良いことは言うまでもない。例えば、不活性化チャネル２５の領域に高濃度のｐ型不純物を導入する。すなわち、不活性化チャネル２５におけるベース領域３の不純物濃度が、不活性化されていないセル領域１４におけるベース領域３の不純物濃度より高い。この場合、不活性化チャネル２５はオン時にｎ型に反転しにくく、ＭＯＳチャネルとして機能しにくい。つまり、当該箇所のチャネル抵抗が高抵抗化する。
　このように、不活性化チャネル２５は完全にＭＯＳチャネルとして機能しない場合でなくても、不活性化チャネル２５のチャネル抵抗が、他のチャネル領域よりも高抵抗であれば、本実施の形態の効果が得られる。
　その他の形態として、例えば、不活性化チャネル２５のチャネル長が他の領域よりも大きくなっていても良い。チャネル長が長い分、不活性化チャネル２５におけるチャネル抵抗が増加するので、本実施の形態の効果が得られる。
　本実施の形態では、セル領域１４のうち、短絡電流が集中する領域を不活性化チャネル２５とする。実施の形態１では、保護コンタクト領域１５に隣接するセル領域１４では、保護コンタクト領域１５との接続面においてゲート電極８が狭窄化する。そのため、保護コンタクト領域１５の設置割合の増加とともに、ゲート断線やゲート抵抗の増加による遅延が生じる懸念がある。
　本実施の形態によれば、ゲート電極８を狭窄化しないので、ゲート不具合による製造歩留まりを保ちつつ短絡耐量を向上させることが可能となる。
　尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
　１　ＳｉＣ基板、２　エピタキシャル層、２ａ　ドリフト層、３　ベース領域、４　ソース領域、５　トレンチ、６　ゲート絶縁膜、７　保護拡散層、８　ゲート電極、９　層間絶縁膜、１０　ソース電極、１１　オーミック電極、１２　ドレイン電極、１４　セル領域、１５　保護コンタクト領域、１８　三角形、２１　シリコン酸化膜マスク、２２　エッチングマスク、２３　注入マスク、２４　円、２５　不活性化チャネル、３０　溝部、３１　区画。

Claims (12)

  1. 　基板と、
    　前記基板上に設けられた第１導電型のドリフト層と、
    　前記ドリフト層上に形成された第２導電型のベース領域と、
    　前記ベース領域内に位置する第１導電型のソース領域と、
    　前記ベース領域と前記ソース領域とを貫通し、平面視においてセル領域を区分けするトレンチと、
    　前記ドリフト層内において、前記トレンチの底部に配設された第２導電型の保護拡散層と、
    　前記トレンチの内壁に形成されたゲート絶縁膜と、
    　前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    　前記ソース領域と電気的に接続されるソース電極と、
    　３個以上の前記セル領域の位置に配設され、前記保護拡散層と前記ソース電極とを接続する保護コンタクト領域と、
    　を備え、
    　前記保護コンタクト領域は、最も近い距離にある３つの前記保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設されたこと
    　を特徴とする半導体装置。
  2. 　前記トレンチは、前記セル領域が格子状に配置されるように形成されたこと
    　を特徴とする請求項１に記載の半導体装置。
  3. 　前記トレンチは、前記セル領域が千鳥配置に配置されるように形成されたこと
    　を特徴とする請求項１に記載の半導体装置。
  4. 　前記トレンチは、前記セル領域が櫛型に配置されるように形成されたこと
    　を特徴とする請求項１に記載の半導体装置。
  5. 　前記保護拡散層は、３×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下の濃度範囲の第２導電型の不純物を含むこと
    　を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記保護コンタクト領域は、前記保護拡散層に達する深さの溝部を有すること
    　を特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記保護コンタクト領域は、前記保護拡散層と前記ソース電極とをオーミック電極を介して接続し、
    　前記保護コンタクト領域において、前記保護拡散層は、前記オーミック電極と接する領域に、第２導電型の不純物濃度が５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である高濃度領域を備えること
    　を特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記セル領域は、前記保護コンタクト領域を中心とし、前記セル領域の幅の１倍以上３倍以下の半径を有する円より外側に、前記円内のチャネル抵抗に比べてチャネル抵抗が大きい不活性化チャネルを備えること
    　を特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記不活性化チャネルは、前記トレンチの側面全面が前記ゲート絶縁膜を介して前記ウェル領域と対向すること
    　を特徴とする請求項８に記載の半導体装置。
  10. 　基板と、
    　前記基板上に設けられた第１導電型のドリフト層と、
    　前記ドリフト層上に形成された第２導電型のベース領域と、
    　前記ベース領域内に位置する第１導電型のソース領域と、
    　前記ベース領域と前記ソース領域とを貫通し、平面視においてセル領域が複数になるように区分けするトレンチと、
    　前記ドリフト層内において、前記トレンチの底部に配設された第２導電型の保護拡散層と、
    　前記トレンチの内壁に形成されたゲート絶縁膜と、
    　前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    　前記ソース領域と電気的に接続されるソース電極と、
    　複数の前記セル領域のうち３個以上の位置に配設され、前記保護拡散層と前記ソース電極とを接続する保護コンタクト領域と、
    　を備え、
    　前記セル領域は、前記保護コンタクト領域を中心とし、前記セル領域の幅の１倍以上３倍以下の半径を有する円より外側に、前記円内のチャネル抵抗に比べてチャネル抵抗が大きい不活性化チャネルを有する半導体装置。
  11. 　前記基板は、ワイドバンドギャップ半導体であること
    　を特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
  12. 　前記基板は、炭化珪素であること
    　を特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
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