JP2009076540A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009076540A
JP2009076540A JP2007242011A JP2007242011A JP2009076540A JP 2009076540 A JP2009076540 A JP 2009076540A JP 2007242011 A JP2007242011 A JP 2007242011A JP 2007242011 A JP2007242011 A JP 2007242011A JP 2009076540 A JP2009076540 A JP 2009076540A
Authority
JP
Japan
Prior art keywords
region
base
gate
trench
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007242011A
Other languages
English (en)
Other versions
JP2009076540A5 (ja
Inventor
Hideo Yamamoto
英雄 山本
Kiyonari Kobayashi
研也 小林
Atsushi Kaneko
敦司 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2007242011A priority Critical patent/JP2009076540A/ja
Priority to US12/232,074 priority patent/US7956409B2/en
Priority to CN2008101497393A priority patent/CN101393915B/zh
Publication of JP2009076540A publication Critical patent/JP2009076540A/ja
Publication of JP2009076540A5 publication Critical patent/JP2009076540A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

【課題】性能を低下させることなく、アバランシェ耐量を確保することが可能なストライプトレンチ構造を有する、トレンチ埋め込み縦型ＭＯＳＦＥＴを提供する。
【解決手段】本発明の一態様に係る半導体装置は、縞状に交互に配置されたＮ＋ソース領域４及びＰ＋ベース領域５と、Ｎ＋ソース領域４及びＰ＋ベース領域５が延在する方向に交差するように、ストライプ状に配置された複数のゲートトレンチ７と、２つのゲートトレンチ７に接するように形成されたＰ＋ベースダイオード領域６とを備える。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ストライプトレンチ構造を有する、トレンチ埋め込み縦型ＭＯＳＦＥＴに関する。
ストライプトレンチ構造のＭＯＳＦＥＴにおいて、アバランシェ耐量はＰ＋ベース領域の幅、間隔、Ｐ＋ベース領域の総面積により左右される。Ｐ＋ベース領域の間隔が狭いほどアバランシェ耐量は向上する。しかし、その反面チャネル領域が減少するため、ＭＯＳＦＥＴの性能指数の一つであるオン抵抗（Ｒｏｎ）が増加し性能が悪化する。従って、Ｐ＋ベース領域の幅を確保(チャネル領域を確保)して、Ｒｏｎを低減しつつ、アバランシェ耐量を向上させる構造が要求されている。
従来のストライプトレンチ構造を有するトレンチ埋め込み縦型ＭＯＳＦＥＴの一例が、特許文献１に記載されている。図９〜１１を参照して、特許文献１に記載の従来のＮチャネルトレンチ埋め込み縦型ＭＯＳＦＥＴ３００の構造について説明する。図９は、特許文献１に記載のＭＯＳＦＥＴ３００の構造を示す平面図である。図１０は図９のＡ−Ａ'断面図、図１１は図９のＢ−Ｂ'断面図である。
図９〜１１に示すように、ドープされたＮ＋基体３０１上にはドープされた上側層３０２が配置されている。上側層３０２はドレイン領域３０３とＰ型ウェル３０５を形成している。図１０に示すように、上側層３０２中にはＰ＋本体領域３０４が形成されている。Ｐ＋本体領域３０４は、ゲートトレンチ３０７によって互いに分離されている。一方、図１１に示すように、上側層３０２中には、イオン注入と拡散によってＮ＋ソース領域３０６が形成されている。Ｎ＋ソース領域３０６は、ゲートトレンチ３０７によって分離されている。
ゲートトレンチ３０７中には、導電ゲート材料３１０と誘電層３１２とが形成されている。この導電ゲート材料３１０と誘電層３１２によって、ゲートトレンチ３０７は埋め込まれ、誘電層３１２の表面とＰ＋本体領域３０４の表面３１４とが略共通の平面となる。そして、表面３１４上には、金属層３１５が蒸着されている。金属層３１５により、Ｐ＋本体領域３０４とＮ＋ソース領域３０６とのコンタクトが形成される。
図９に示すように、ＭＯＳＦＥＴ３００は、Ｐ＋本体領域３０４とＮ＋ソース領域３０６とが交互に配置された複数のアレイ３１７を含む。各アレイ３１７は、ゲートトレンチ３０７に隣接して配置され、次のアレイ３１７と分離されている。図９中、ゲートトレンチ３０７間に配置されているアレイ３１７において、縦寸法はＰ＋本体領域３０４よりもＮ＋ソース領域３０６のほうが広く形成されている。この構造により、ゲートトレンチ３０７とソース領域３０６が接する面においてチャネルが形成され、性能指数の一つであるＲｏｎが決定される。さらに、本構造のようにゲートトレンチ３０７と、導電ゲート材料３１０と誘電層３１２によって表面３１４とほぼ共通の平面に形成することにより、ゲートトレンチ３０７間を狭くすることができる。このため、同一チップ面積での、上述したチャネル領域を高密度に形成することが可能となり、性能を向上することができる。
また、特許文献２には、従来のストライプトレンチ構造を有するＭＯＳＦＥＴの例が記載されている。図１２〜１５に、特許文献２に記載の従来のＭＯＳＦＥＴの構造が示される。図１２、１３は、特許文献２に記載のＭＯＳＦＥＴの平面構造を示す図である。図１４は図１２、１３に示されるＡ−Ａ'断面図、図１５はＢ−Ｂ'断面図である。図に示すように、特許文献２に記載のＭＯＳＦＥＴは、ストライプトレンチ構造を有するが、ゲートトレンチ埋め込み構造ではない。さらに、ＤｅｅｐＰ＋領域が、ゲートトレンチと平行に形成されている。
米国特許第６３５１００９号明細書 米国特許出願公開５９９８８３７号明細書
しかしながら、特許文献１に記載の従来の構造では、Ｐ＋本体領域３０４の幅、間隔により、アバランシェ耐量の最適値が存在する。アバランシェ耐量を最適化するためには、Ｐ＋本体領域３０４の幅を大きく、間隔を狭くすることが必要となる。このため、Ｎ＋ソース領域３０６が狭くなってしまい、チャネル領域が減少してしまい、Ｒｏｎが増大する。つまり、性能（Ｒｏｎ）を重視する場合にはアバランシェ耐量が不足し、アバランシェ耐量を確保すると性能（Ｒｏｎ）が悪化するといった、相反関係となる。
また、特許文献２に記載の構造では、集積度を上げ、性能を（Ｒｏｎ）を低減させるためのトレンチ間隔が、ＤｅｅｐＰ＋領域の幅（面積）によって制限される。このため、トレンチ間隔を狭くすることができないという問題が生じる。
本発明の一態様に係る半導体装置は、縞状に交互に配置されたＮ＋ソース領域及びＰ＋ベース領域と、前記Ｎ＋ソース領域及び前記Ｐ＋ベース領域が延在する方向に交差するように、ストライプ状に配置された複数のゲートトレンチと、２つの前記ゲートトレンチに接するように形成されたＰ＋ベースダイオード領域とを備えるものである。これにより、チャネル長を減少させることがないため、性能を低下させる（Ｒｏｎを増大させる）ことがない。また、アバランシェ電流をＰ＋ベースダイオード領域に集中させることができるため、素子の破壊を防止することができ、アバランシェ耐量を確保することが可能となる。
本発明によれば、性能を低下させる（Ｒｏｎを増大させる）ことなく、アバランシェ耐量を確保することが可能なストライプトレンチ構造を有する、トレンチ埋め込み縦型ＭＯＳＦＥＴを提供することができる。
実施の形態１．
本発明の実施の形態１に係る半導体装置の構成について、図１〜図３を参照して説明する。図１は、本実施の形態に係る半導体装置の一例である、Ｎチャネルトレンチ埋め込み縦型ＭＯＳＦＥＴの表面レイアウトを示す図である。図２は、図１のＡ−Ａ'断面図である。図３は、図１のＢ−Ｂ'断面図である。
図１に示すように、本実施の形態に係るＭＯＳＦＥＴは、ストライプ状に配置されたゲートトレンチ７を有している。ゲートトレンチ７は、セル領域において複数形成されている。なお、これらのゲートトレンチ７は周辺領域で互いに連結され１つのトレンチとなる場合もある。また、複数のゲートトレンチ７が、周辺領域でも連結されず、複数のままの場合もある。
ゲートトレンチ７間には、Ｎ＋ソース領域４とＰ＋ベース領域５とが形成されている。Ｎ＋ソース領域４とＰ＋ベース領域５とは、ゲートトレンチ７に略直交する方向に、交互に形成されている。すなわち、図１において、横方向にＮ＋ソース領域４とＰ＋ベース領域５とが交互に縞状に形成されており、縦方向にゲートトレンチ７が形成されている。換言すると、本実施の形態に係るＭＯＳＦＥＴは、Ｐ＋ベース領域５とＮ＋ソース領域４とが交互に配置された複数のアレイを含む。これらのアレイは、ゲートトレンチ７に隣接して配置されている。つまり、各アレイは、ゲートトレンチ７によって次のアレイから分離されている。
各アレイの中で、任意のＮ＋ソース領域４とＰ＋ベース領域５の部分がＰ＋ベースダイオード領域６として形成されている。例えば、図１中、左から１つ目と２つ目のゲートトレンチ７間（左から２つ目のアレイ）に、２つのＰ＋ベースダイオード領域６が形成されている。
本実施の形態においては、Ｐ＋ベースダイオード領域６は、１つのＮ＋ソース領域４と２つのＰ＋ベース領域５に対応するサイズとなっている。例えば、図１に示すように、左から２つ目のアレイにおいて、一番下のＰ＋ベース領域５と次のＰ＋ベース領域５の間に１つのＮ＋ソース領域４を挟んだ領域に対応して、Ｐ＋ベースダイオード領域６が形成されている。
図２に示すように、Ｎ型シリコン基板１上には、Ｎ型ドレイン領域２が形成されている。また、Ｎ型ドレイン領域２の上には、Ｐベース領域３が形成されている。ゲートトレンチ７は、Ｐベース領域３を分断するように形成されている。ゲートトレンチ７内には、ゲート酸化膜９、ゲート電極８、層間絶縁膜１０が形成されている。ゲートトレンチ７は、ゲート酸化膜９、ゲート電極８、層間絶縁膜１０により埋め込まれている。また、層間絶縁膜１０の表面は、シリコン表面とほぼ同一平面となっている。
Ｐベース領域３上には、Ｎ＋ベース領域４が形成されている。また、Ｎ＋ベース領域４上には、ソース電極１１が形成されている。Ｎ＋ベース領域４は、ソース電極１１とコンタクトされている。ソース電極１１は、例えば、Ａｌからなる。また、Ｐベース領域３中の所定の部分には、Ｐ＋ベースダイオード領域６が形成されている。
一方、図３に示すように、Ｂ−Ｂ'断面においてもＡ−Ａ'断面と同様に、Ｎ型シリコン基板１上には、Ｎ型ドレイン領域２が形成されている。また、Ｎ型ドレイン領域２の上には、Ｐベース領域３が形成されている。ゲートトレンチ７は、Ｐベース領域３を分断するように形成されている。ゲートトレンチ７内には、ゲート酸化膜９、ゲート電極８、層間絶縁膜１０が形成されている。ゲートトレンチ７は、ゲート酸化膜９、ゲート電極８、層間絶縁膜１０により埋め込まれている。また、層間絶縁膜１０の表面は、シリコン表面とほぼ同一平面となっている。
Ｐベース領域３上には、Ｐ＋ベース領域５が形成されている。また、Ｐ＋ベース領域５上には、ソース電極１１が形成されている。Ｐ＋ベース領域５は、ソース電極１１とコンタクトされている。同様に、Ｐベース領域３中の所定の部分には、Ｐ＋ベースダイオード領域６が形成されている。
図１に示すように、ゲートトレンチ７とＮ＋ベース領域４とが接する面において、チャネルが形成され、性能指数の一つであるＲｏｎが決定される。上述したように、ゲートトレンチ７を埋め込み、ソース電極１１と絶縁することによりゲートトレンチ間隔を小さくすることができる。これにより、高密度化が可能となり、Ｒｏｎの低減が可能となる。
本発明においては、Ｐ＋ベース領域５の幅を広げ、間隔を狭くすることでアバランシェ耐量を確保するのではなく、ゲートトレンチ７間にＰ＋ベースダイオード領域６を形成している。これにより、図２、３の矢印で示すように、Ｐ＋ベースダイオード領域６にアバランシェ電流を集中させることができ、アバランシェ耐量を確保することができる。また、チャネル長を減少させることがないため、Ｒｏｎが増大することもない。
図１６に示した従来構造では、Ｐ＋ベース領域５の幅、間隔が最適でないと、アバランシェ電流が任意のセル部のチャネル形成部流れてしまう。このため、寄生トランジスタがオンとなり、素子が破壊される場合があった。
しかしながら、本発明によれば、図２及び図３に示すように、Ｐ＋ベースダイオード領域６を形成することで、セル部のＰ＋ベース領域５よりも深いＰ＋ベース領域を形成することができる。これにより、アバランシェ電流をＰ＋ベースダイオード領域６に集中させることができる。これにより、寄生トランジスタをオンさせることなく、素子の破壊を防止することが可能となる。
また、図１に示すように、本実施の形態に係るＭＯＳＦＥＴでは、Ｐ＋ベースダイオード領域６は、任意のＰ＋ベース領域５とその隣のＰ＋ベース領域５の間に１つのＮ＋ソース領域４を挟んだ領域に対応して形成されている。従って、当該上下のＰ＋ベース領域５間の領域にマスクパターンが形成されないようにしたマスクを用いることで、Ｐ＋ベースダイオード領域６を形成することができる。このため、従来のマスクパターンのうち、Ｐ＋ベースダイオード領域６に対応する当該上下のＰ＋ベース領域５間の領域のマスクパターンを反転させるだけでよく、マスクパターンを容易に形成することができる。
実施の形態２．
本発明の実施の形態２に係る半導体装置の構成について、図４を参照して説明する。図４は、本実施の形態に係る半導体装置の一例である、Ｎチャネルトレンチ埋め込み縦型ＭＯＳＦＥＴの表面レイアウトを示す図である。本実施の形態において、図１に示す実施の形態１と異なる点は、Ｐ＋ベースダイオード領域６の形成位置である。なお、図４において、図１〜３と同様の構成要素には同一の符号を付し説明を省略する。
実施の形態１では、Ｐ＋ベースダイオード領域６を、任意の２つのＰ＋ベース領域５と、当該２つのＰ＋ベース領域５に挟まれたＮ＋ソース領域４の部分に形成していた。本実施の形態においては、Ｐ＋ベースダイオード領域６を、１つのＰ＋ベース領域５をまたぐように形成している。
具体的には、図４に示すように、本実施の形態に係るＭＯＳＦＥＴは、実施の形態１と同様に、ストライプ状に配置されたゲートトレンチ７を有している。ゲートトレンチ７間には、Ｎ＋ソース領域４とＰ＋ベース領域５とが形成されている。Ｎ＋ソース領域４とＰ＋ベース領域５とは、ゲートトレンチ７に略直交する方向に、交互に配置される。
そして、図４中、左から１つ目と２つ目のゲートトレンチ７間に、２つのＰ＋ベースダイオード領域６が形成されている。本実施の形態においては、Ｐ＋ベースダイオード領域６は、１つのＮ＋ソース領域４と２つのＰ＋ベース領域５に対応するサイズとなっている。また、図４に示すように、左から２つ目のアレイにおいて、Ｐ＋ベースダイオード領域６は、一番下のＮ＋ソース領域４の一部と、当該一番下のＮ＋ソース領域４隣接するＰ＋ベース領域５と、そのＰ＋ベース領域５に隣接するＮ＋ソース領域４の一部に対応して、連続して形成されている。すなわち、下から２番目のＰ＋ベース領域５をまたぐように、Ｐ＋ベースダイオード領域６が形成されている。なお、本実施の形態に係るＭＯＳＦＥＴの他の構成については、図１〜３で示したものと略同一である。
このように、Ｐ＋ベースダイオード領域６を、Ｐ＋ベース領域５をまたぐように形成した場合でも、実施の形態１のように、アバランシェ電流をＰ＋ベースダイオード領域６に集中させることができる。これにより、寄生トランジスタをオンさせることなく、素子の破壊を防止することが可能となる。すなわち、Ｐ＋ベースダイオード領域６の形成位置は、限定されたものではなく、部分的に配置することで何ら変わりない効果を得ることが可能となる。
実施の形態３．
本発明の実施の形態３に係る半導体装置の構成について、図５を参照して説明する。図５は、本実施の形態に係る半導体装置の一例である、Ｎチャネルトレンチ埋め込み縦型ＭＯＳＦＥＴの表面レイアウトを示す図である。本実施の形態において、図１に示す実施の形態１と異なる点は、Ｐ＋ベースダイオード領域６の形成位置である。なお、図５において、図１〜３と同様の構成要素には同一の符号を付し説明を省略する。
図５に示すように、本実施の形態においては、Ｐ＋ベースダイオード領域６は、任意の隣接する２つのゲートトレンチ７間に、当該ゲートトレンチ７が延在する方向と平行にチップ端からつなげて形成されている。
具体的には、図５に示すように、本実施の形態に係るＭＯＳＦＥＴは、実施の形態１と同様に、ストライプ状に配置されたゲートトレンチ７を有している。ゲートトレンチ７間には、Ｎ＋ソース領域４とＰ＋ベース領域５とが形成されている。Ｎ＋ソース領域４とＰ＋ベース領域５とは、ゲートトレンチ７に略直交する方向に、交互に配置される。そして、図４中、左から１つ目と２つ目のゲートトレンチ７間の略全面に、１つのＰ＋ベースダイオード領域６が形成されている。図５に示すように、左から２つ目のアレイにおいて、Ｐ＋ベースダイオード領域６は、下側のチップ端から上側のチップ端まで連続して形成されている。なお、本実施の形態に係るＭＯＳＦＥＴの他の構成については、図１〜３で示したものと略同一である。
このように、Ｐ＋ベースダイオード領域６を、２つのゲートトレンチ７間に連続して形成した場合でも、実施の形態１のように、アバランシェ電流をＰ＋ベースダイオード領域６に集中させることができる。これにより、寄生トランジスタをオンさせることなく、素子の破壊を防止することが可能となる。
また、図５に示すように、本実施の形態に係るＭＯＳＦＥＴでは、Ｐ＋ベースダイオード領域６は、任意の隣接する２つのゲートトレンチ７間に、当該ゲートトレンチ７が延在する方向と平行にチップ端からつなげて形成されている。従って、当該ゲートトレンチ７間の領域にマスクパターンが形成されないようにしたマスクを用いることで、Ｐ＋ベースダイオード領域６を形成することができる。このため、従来のマスクパターンのうち、Ｐ＋ベースダイオード領域６に対応する当該ゲートトレンチ７間の領域のマスクパターンを反転させるだけでよく、マスクパターンを容易に形成することができる。
実施の形態４．
本発明の実施の形態４に係る半導体装置の構成について、図６を参照して説明する。図６は、本実施の形態に係る半導体装置の一例である、Ｎチャネルトレンチ埋め込み縦型ＭＯＳＦＥＴの表面レイアウトを示す図である。本実施の形態において、図１に示す実施の形態１と異なる点は、Ｐ＋ベースダイオード領域６の形成位置である。なお、図６において、図１〜３と同様の構成要素には同一の符号を付し説明を省略する。
本実施の形態においては、Ｐ＋ベースダイオード領域６は、複数のゲートトレンチ７にまたがって形成されている。すなわち、図６に示すように、本実施の形態に係るＭＯＳＦＥＴは、実施の形態１と同様に、ストライプ状に配置されたゲートトレンチ７を有している。ゲートトレンチ７間には、Ｎ＋ソース領域４とＰ＋ベース領域５とが形成されている。Ｎ＋ソース領域４とＰ＋ベース領域５とは、ゲートトレンチ７に略直交する方向に、交互に配置される。
そして、例えば、図６中、左から２つ目と３つ目、３つ目と４つ目、４つ目と５つ目のそれぞれのゲートトレンチ７間にＰ＋ベースダイオード領域６がまたがって形成されている。すなわち、Ｐ＋ベースダイオード領域６は、左から３つ目のアレイ、４つ目のアレイ、５つ目のアレイにまたがって形成されている。また、本実施の形態においては、Ｐ＋ベースダイオード領域６は、１つのＮ＋ソース領域４と２つのＰ＋ベース領域５に対応するサイズとなっている。例えば、図６に示すように、左から４つ目のアレイにおいて、下から３つ目のＰ＋ベース領域５と次のＰ＋ベース領域５の間に１つのＮ＋ソース領域４を挟んだ領域に対応して、Ｐ＋ベースダイオード領域６が形成されている。なお、本実施の形態に係るＭＯＳＦＥＴの他の構成については、図１〜３で示したものと略同一である。
このように、Ｐ＋ベースダイオード領域６を、複数のゲートトレンチ７にまたがって形成した場合でも、実施の形態１のように、アバランシェ電流をＰ＋ベースダイオード領域６に集中させることができる。これにより、寄生トランジスタをオンさせることなく、素子の破壊を防止することが可能となる。また、図７、８に示すように、Ｐ＋ベースダイオード領域６を、複数のゲートトレンチ７にまたがって形成しているため、各Ｐ＋ベースダイオード領域６に流れるアバランシェ電流を小さくすることができる。
また、図６に示すように、本実施の形態に係るＭＯＳＦＥＴでは、Ｐ＋ベースダイオード領域６は、任意のＰ＋ベース領域５とその隣のＰ＋ベース領域５の行間に１つのＮ＋ソース領域４を挟んだ領域に対応し、複数のゲートトレンチ７間にまたがって形成されている。従って、この領域にマスクパターンが形成されないようにしたマスクを用いることで、Ｐ＋ベースダイオード領域６を形成することができる。このため、従来のマスクパターンのうち、Ｐ＋ベースダイオード領域６に対応する当該上下のＰ＋ベース領域５行間で、複数のゲートトレンチ７にまたがった領域のマスクパターンを反転させるだけでよく、マスクパターンを容易に形成することができる。
以上説明したように、本発明によれば、性能を低下させることなく（オン抵抗Ｒｏｎを増大させることなく）、相反するアバランシェ耐量も向上することが可能となる。
実施の形態１に係るトレンチ埋め込み縦型ＭＯＳＦＥＴの平面構造を示すレイアウト図である。 図１のＡ−Ａ'断面図である。 図１のＢ−Ｂ'断面図である。 実施の形態２に係るトレンチ梅子に縦型ｍＯＳＦＥＴの平面構造を示すレイアウト図である。 実施の形態３に係るトレンチ梅子に縦型ｍＯＳＦＥＴの平面構造を示すレイアウト図である。 実施の形態４に係るトレンチ梅子に縦型ｍＯＳＦＥＴの平面構造を示すレイアウト図である。 図６のＡ−Ａ'断面図である。 図６のＢ−Ｂ'断面図である。 従来のストライプトレンチ構造を有するトレンチ埋め込み縦型ＭＯＳＦＥＴの構成を示す図である。 図９のＡ−Ａ'断面図である。 図９のＢ−Ｂ'断面図である。 従来のストライプトレンチ構造を有するＭＯＳＦＥＴの構成を示す図である。 従来のストライプトレンチ構造を有するＭＯＳＦＥＴの構成を示す図である。 図１２、１３のＡ−Ａ'断面図である。 図１２、１３のＢ−Ｂ'断面図である。 従来のトレンチ埋め込み縦型ＭＯＳＦＥＴの問題点を説明するための図である。
符号の説明
１ Ｎ型シリコン基板１
２ Ｎ型ドレイン領域
３ Ｐベース領域
４ Ｎ＋ソース領域
５ Ｐ＋ベース領域
６ Ｐ＋ベースダイオード領域
７ ゲートトレンチ
８ ゲート電極
９ ゲート酸化膜
１０ 層間絶縁膜
１１ ソース電極

Claims (7)

  1. 縞状に交互に配置されたＮ＋ソース領域及びＰ＋ベース領域と、
    前記Ｎ＋ソース領域及び前記Ｐ＋ベース領域が延在する方向に交差するように、ストライプ状に配置された複数のゲートトレンチと、
    ２つの前記ゲートトレンチに接するように形成されたＰ＋ベースダイオード領域と、
    を備える半導体装置。
  2. 前記Ｐ＋ベースダイオード領域の大きさは、少なくとも１つの前記Ｎ＋ソース領域と２つのＰ＋ベース領域に対応する大きさである請求項１に記載の半導体装置。
  3. 前記Ｐ＋ベースダイオード領域は、隣接する２つの前記Ｐ＋ベース領域と、当該２つのＰ＋ベース領域間に形成された前記Ｎ＋ソース領域とにわたって形成されている請求項１又は２に記載の半導体装置。
  4. 前記Ｐ＋ベースダイオード領域は、前記Ｐ＋ベース領域をまたぐように形成されている請求項１又は２に記載の半導体装置。
  5. 前記Ｐ＋ベースダイオード領域は、２つの前記ゲートトレンチ間において、基板端から当該基板端の反対側の基板端にわたって形成されている請求項１、２に記載の半導体装置。
  6. 前記Ｐ＋ベースダイオード領域は、前記複数のゲートトレンチにまたがって形成されている請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記ゲートトレンチ内に形成されたゲート電極と、
    前記ゲート電極上に形成された絶縁膜とを備え、
    前記ゲートトレンチは、前記ゲート電極、前記絶縁膜とで埋め込まれている請求項１〜６のいずれか１項に記載の半導体装置。
JP2007242011A 2007-09-19 2007-09-19 半導体装置 Pending JP2009076540A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007242011A JP2009076540A (ja) 2007-09-19 2007-09-19 半導体装置
US12/232,074 US7956409B2 (en) 2007-09-19 2008-09-10 Semiconductor device having trench gate structure
CN2008101497393A CN101393915B (zh) 2007-09-19 2008-09-19 具有沟槽栅极结构的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007242011A JP2009076540A (ja) 2007-09-19 2007-09-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2009076540A true JP2009076540A (ja) 2009-04-09
JP2009076540A5 JP2009076540A5 (ja) 2010-09-16

Family

ID=40453518

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007242011A Pending JP2009076540A (ja) 2007-09-19 2007-09-19 半導体装置

Country Status (3)

Country Link
US (1) US7956409B2 (ja)
JP (1) JP2009076540A (ja)
CN (1) CN101393915B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312233B2 (en) 2014-09-30 2019-06-04 Mitsubishi Electric Corporation Semiconductor device
US11189723B2 (en) 2019-12-10 2021-11-30 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431484B2 (en) 2011-07-29 2016-08-30 Infineon Technologies Austria Ag Vertical transistor with improved robustness
CN103904124B (zh) * 2014-04-10 2016-08-17 电子科技大学 具有u型延伸栅的soi槽型ldmos器件
US9905558B1 (en) * 2016-12-22 2018-02-27 Texas Instruments Incorporated Conductivity modulated drain extended MOSFET
CN113632237B (zh) * 2019-03-22 2022-09-13 日立能源瑞士股份公司 具有低传导损耗的反向传导绝缘栅功率半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102607A (ja) * 1995-06-02 1997-04-15 Siliconix Inc トレンチゲートパワーｍｏｓｆｅｔ
JP2000031484A (ja) * 1998-06-02 2000-01-28 Siliconix Inc 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998837A (en) 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6351009B1 (en) 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4059846B2 (ja) * 2003-12-26 2008-03-12 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102607A (ja) * 1995-06-02 1997-04-15 Siliconix Inc トレンチゲートパワーｍｏｓｆｅｔ
JP2000031484A (ja) * 1998-06-02 2000-01-28 Siliconix Inc 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ
JP2006012967A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312233B2 (en) 2014-09-30 2019-06-04 Mitsubishi Electric Corporation Semiconductor device
US11189723B2 (en) 2019-12-10 2021-11-30 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20090072300A1 (en) 2009-03-19
US7956409B2 (en) 2011-06-07
CN101393915A (zh) 2009-03-25
CN101393915B (zh) 2011-12-14

Similar Documents

Publication Publication Date Title
JP5511124B2 (ja) 絶縁ゲート型半導体装置
JP5630114B2 (ja) 炭化珪素半導体装置
JP5048273B2 (ja) 絶縁ゲート型半導体装置
JP4609656B2 (ja) トレンチ構造半導体装置
US8476702B2 (en) Semiconductor device
JP2008085188A (ja) 絶縁ゲート型半導体装置
JP2008108962A (ja) 半導体装置
US10249708B2 (en) Semiconductor device
JP2014187141A (ja) 半導体装置
JP2009088385A (ja) 半導体装置及びその製造方法
WO2016080322A1 (ja) 半導体装置および半導体装置の製造方法
KR20080095768A (ko) 반도체 장치
JP2009076540A (ja) 半導体装置
US11362207B2 (en) Semiconductor device
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
US9257501B2 (en) Semiconductor device
JP2007317683A (ja) 半導体装置
KR20180109719A (ko) 반도체 장치
US20220013666A1 (en) Semiconductor device
JP4966351B2 (ja) 半導体装置
JP6252022B2 (ja) 半導体装置
JP4820899B2 (ja) 半導体装置
JP4749665B2 (ja) 半導体装置
JP2013033799A (ja) 半導体装置
JP7147510B2 (ja) スイッチング素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100513

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130604