KR20180109719A - 반도체 장치 - Google Patents

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미츠히로 요시무라
마사히로 하타케나카
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에이블릭 가부시키가이샤
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Abstract

(과제) 트렌치 연장 형성 방향의 채널 형성 밀도의 저하를 억제한 반도체 장치를 제공한다.
(해결 수단) 제 1 높이의 제 1 표면과, 제 2 높이의 제 2 표면을 갖는 반도체 기판에 있어서, 이면에 형성된 이면 반도체 전극층과, 이면 반도체 전극층 상에 형성된 베이스 영역과, 제 1 표면 및 제 2 표면에서부터, 이면 반도체 전극층의 상면에 이르는 깊이를 갖는 트렌치와, 트렌치의 내측을 덮는 게이트 절연막과, 제 3 높이까지 매립된 게이트 전극과, 게이트 전극 상에 형성된 절연막과, 트렌치의 연장 형성 방향으로 교대로 배치된, 제 1 표면을 갖고 베이스 콘택트 영역이 형성된 제 1 영역, 및 제 2 표면을 갖고 소스 영역이 형성된 제 2 영역을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 트렌치 게이트를 구비한 종형 (縱型) 트랜지스터를 갖는 반도체 장치에 관한 것이다.
종래의 종형 트랜지스터의 하나로서, 예를 들어, 특허문헌 1 에 나타나 있는 바와 같이, 게이트 전극을 기판에 형성한 트렌치 내의 하부에만 형성하고, 소스 전극과 게이트 전극을 절연하는 절연막을 트렌치 내 상부에 매립하고, 또한 그 상면이 기판 표면과 거의 동일한 평면을 이루도록 형성하고, 당해 평면 상에 소스 전극을 형성하는 구성으로 한 종형 MOSFET 이 제안되어 있다. 이로써, 게이트 전극을 트렌치 상부까지 매립하고, 절연막을 기판 표면 상에 형성한 경우에 필요로 되고 있었던, 절연막 상에 형성하는 소스 전극과 기판 표면의 소스 영역 및 베이스 콘택트 영역을 접속하기 위한 콘택트 개구를 필요로 하지 않게 함으로써, 인접하는 트렌치 간격을 축소하고, 장치의 횡 방향에 있어서의 사이즈를 작게 하는 것을 가능하게 하고 있다.
또한, 특허문헌 1 (특히, 도 2, 5 참조) 에는, 스트라이프상의 트렌치를 따라, 기판 표면에 소스 영역과 베이스 콘택트 영역을 교대로 배치함으로써, 인접하는 트렌치의 간격을 축소하고, 장치의 횡 방향 사이즈를 더욱 작게 하는 것도 가능한 것이 개시되어 있다.
일본 공개특허공보 2003-101027호
특허문헌 1 에 개시된, 소스 영역과 베이스 콘택트 영역을 교대로 배치하는 구조에서는, 베이스 콘택트 영역에 있어서 채널이 형성되지 않기 때문에, 트랜지스터의 트렌치 연장 형성 방향의 채널 형성 밀도를 높게 하기 위해서는, 트렌치 연장 형성 방향의 베이스 콘택트 영역의 폭 (이후, 여기에서 말하는 폭은 트렌치 연장 형성 방향의 길이이다) 을 좁게 할 필요가 있다. 그러나, 도 16 (동 도면에 있어서는, 최상면의 소스 전극은 생략하고 있다) 에 나타내는 바와 같이, 이와 같은 구조에서는 소스 영역 (507) 과 베이스 콘택트 영역 (509) 사이의 접합 부근에, 마스크 맞춤 어긋남이나 열 확산에 의해, 정미 (正味) 의 불순물 농도가 저하되고 고저항이 되는 불확정 영역 (530) 이 형성되는 것이 발명자에 의해 발견되었다. 이 불확정 영역 (530) 은, 소스 영역 (507) 과 베이스 콘택트 영역 (509) 의 폭을 좁혀 버린다. 이 때문에, 소스 영역 (507) 과 베이스 콘택트 영역 (509) 은, 이 불확정 영역 (530) 의 발생을 고려하여 폭을 미리 넓게 설정해 둘 필요가 있어, 장치의 트렌치 연장 형성 방향의 사이즈를 작게 하고, 트렌치 연장 형성 방향의 채널 형성 밀도의 저하를 억제하는 것이 곤란하다.
따라서, 본 발명은, 장치의 트렌치 연장 형성 방향의 사이즈를 작게 하고, 트렌치 연장 형성 방향의 채널 형성 밀도의 저하를 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해, 그래서, 본 발명은 이하와 같은 반도체 장치로 한다.
즉, 제 1 높이에 형성된 제 1 표면과, 상기 제 1 높이와 상이한 제 2 높이에 형성된 제 2 표면을 갖는 반도체 기판과, 상기 제 1 표면 및 상기 제 2 표면 상에 접하여 형성된 제 1 전극과, 상기 반도체 기판의 이면 상에 접하여 형성된 제 2 전극을 구비하는 반도체 장치로서, 상기 반도체 기판은, 상기 반도체 기판의 이면으로부터 소정의 두께를 가지고 형성된 제 1 도전형의 이면 반도체 전극층과, 상기 이면 반도체 전극층 상에 형성된 제 2 도전형의 베이스 영역과, 상기 제 1 표면 및 상기 제 2 표면에서부터, 상기 이면 반도체 전극층의 상면에 이르는 깊이를 갖는 트렌치와, 상기 제 2 표면과 상기 트렌치의 바닥면 사이에 위치하는 제 3 높이로부터 아래인, 상기 트렌치의 측면 및 바닥면에 형성된 게이트 절연막과, 상기 트렌치 내에 상기 게이트 절연막을 개재하여 상기 제 3 높이까지 매립된 게이트 전극과, 상기 트렌치 내의 상기 게이트 절연막 및 상기 게이트 전극 상에, 상기 제 1 높이와 상기 제 2 높이 중 어느 높은 쪽 높이의 위치에 상면이 형성된 절연막과, 상기 트렌치를 따라 교대로 배치된, 상기 제 1 표면을 갖는 제 1 영역, 및 상기 제 2 표면을 갖는 제 2 영역을 구비하고, 상기 제 1 영역에 있어서는, 상기 베이스 영역에 접하는 부분과, 상기 제 1 전극에 접하는 부분을 갖는, 상기 베이스 영역보다 고농도의 제 2 도전형의 베이스 콘택트 영역을 갖고, 상기 제 2 영역에 있어서는, 상기 베이스 영역에 접하는 부분과, 상기 제 2 표면에서부터 상기 제 3 높이까지 상기 트렌치 외측면을 따른 부분과, 상기 제 1 전극에 접하는 부분을 갖는 소스 영역을 갖는 것을 특징으로 하는 반도체 장치로 한다.
또한, 상기 「베이스 영역」, 「베이스 콘택트 영역」은, 각각 「보디 영역」, 「보디 콘택트 영역」등이라고 칭해지는 경우도 있지만, 본 명세서에 있어서는, 「베이스 영역」, 「베이스 콘택트 영역」이라고 칭한다.
본 발명에 의하면, 소스 영역과 베이스 콘택트 영역 사이의 접합 부근에 있어서, 불확정 영역의 발생을 억제할 수 있기 때문에, 장치의 트렌치 연장 형성 방향의 사이즈를 작게 하는 것이 가능하다. 또, 베이스 콘택트 영역이나 채널 형성에 필요한 소스 영역을 희생하는 경우가 없기 때문에, 트렌치 연장 형성 방향의 채널 형성 밀도의 저하를 억제할 수 있다.
도 1 은 본 발명의 제 1 실시형태의 반도체 장치의 구조를 나타내는 사시도이다.
도 2 는 도 1 에 나타내는 반도체 장치의 평면 구조를 나타내는 도면이다.
도 3 은 도 2 에 나타내는 반도체 장치의 A-A' 에 있어서의 단면도이다.
도 4 는 도 2 에 나타내는 반도체 장치의 B-B' 에 있어서의 단면도이다.
도 5 는 도 2 에 나타내는 반도체 장치의 C-C' 에 있어서의 단면도이다.
도 6 은 제 1 실시형태의 반도체 장치의 소스 전극 및 드레인 전극을 제외한 부분의 사시도이다.
도 7 은 본 발명의 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 8 은 본 발명의 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 9 는 본 발명의 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10 은 본 발명의 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 사시도이다.
도 11 은 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 사시도이다.
도 12 는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 사시도이다.
도 13 은 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 사시도이다.
도 14 는 제 2 실시형태의 반도체 장치의 소스 전극 및 드레인 전극을 제외한 부분의 사시도이다.
도 15 는 도 14 에 나타내는 반도체 장치의 D-D' 에 있어서의 단면도이다.
도 16 은 소스 영역과 베이스 콘택트 영역이 인접하는 반도체 장치의, PN 접합 부분을 설명하기 위한 평면 구조를 나타내는 도면이다.
이하, 본 발명의 반도체 장치의 실시형태에 대하여, 도면을 참조하면서 설명한다.
도 1 은, 본 발명의 제 1 실시형태를 나타내는 종형 트랜지스터를 갖는 반도체 장치 (100) 를 설명하기 위한 사시도이다. 또, 도 2 는 반도체 장치 (100) 의 평면도이고, 도 3 은, 도 2 의 A-A' 에 있어서의 단면도이고, 도 4 는, 도 2 의 B-B' 에 있어서의 단면도이고, 도 5 는, 도 2 의 C-C' 에 있어서의 단면도이다. 이하, 종형 N 채널 MOSFET 을 예로 하여 반도체 장치 (100) 를 설명한다.
도 1 에 나타내는 바와 같이, 제 1 실시형태의 반도체 장치 (100) 의 반도체 기판 (120) 의 표면에는, 소스 전극 (111) 이 형성되고, 반도체 기판 (120) 의 이면에는, 드레인 전극 (112) 이 형성되어 있다. 이와 같이, 반도체 장치 (100) 는, 종 방향으로 전류가 흐르는 구조를 구비하고 있다.
반도체 기판 (120) 은, 이면측에 N 형의 고농도 영역 (101) 과 N 형의 드리프트 영역 (102) 으로 이루어지는 드레인층 (121) 을 구비하고, 드레인층 (121) 상에 P 형의 베이스 영역 (103) 을 구비하고 있다.
반도체 기판 (120) 은, 2 개의 상이한 높이의 표면을 구비하고 있다. 1 개는, 제 1 높이 (H1) 에 위치하는 제 1 표면이고, 다른 1 개는 제 2 높이 (H2) 에 위치하는 제 2 표면이다. 제 2 높이 (H2) 는, 제 1 높이 (H1) 보다 낮은 위치에 형성되어 있다.
트렌치 (104) 는, 반도체 기판 (120) 의 표면에서부터, 드리프트 영역 (102) 에 이르는 깊이를 갖는다. 그 트렌치 (104) 내에 있어서, 트렌치 (104) 의 바닥면에서부터 제 2 높이 (H2) 보다 낮은 제 3 높이 (H3) 까지의 내측면에는 게이트 절연막 (105) 이 형성되어 있다. 그 트렌치 (104) 내에는, 게이트 절연막 (105) 을 개재하여 제 3 높이 (H3) 의 위치까지, 폴리실리콘 등으로 이루어지는 게이트 전극 (106) 이 매립되어 있다. 이 게이트 전극 (106) 에 신호를 줌으로써, 베이스 영역 (103) 의 트렌치 (104) 의 외측면을 따라 종 방향으로 채널이 형성된다.
절연막 (110) 은, 제 1 높이 (H1) 에서부터 제 3 높이 (H3) 까지의, 트렌치 (104) 상의 영역에 형성되고, 게이트 전극 (106) 과 소스 전극 (111) 을 전기적으로 절연하고 있다.
P 형의 베이스 콘택트 영역 (109) 은, 반도체 기판 (120) 의 제 1 높이 (H1) 에서부터, 제 2 높이 (H2) 보다 위의 영역에 형성되어 있다. 그리고 제 1 높이 (H1) 에 있어서 소스 전극 (111) 과 접하여, 하측에 형성되어 있는 베이스 영역 (103) 의 전위를 소스 전위에 고정시키고 있다.
N 형의 소스 영역 (107) 은, 반도체 기판 (120) 의 제 2 높이 (H2) 에서부터 제 3 높이 (H3) 의 영역에 형성되어 있다. 소스 영역 (107) 은, 제 2 높이 (H2) 에 있어서 소스 전극 (111) 과 접하고, 제 3 높이에 있어서 베이스 영역 (103) 과 접하고 있다. 또, 도 1 의 지면 안쪽측에 트렌치 (104) 를 따라 형성되어 있는 소스 영역 (107) 과 베이스 콘택트 영역 (109) 은, 형성되어 있는 높이가 상이하기 때문에, 접촉하는 경우는 없다.
도 2 에 나타내는 바와 같이, 제 1 실시형태의 반도체 장치 (100) 의, 반도체 기판 (120) 표면에는, 트렌치 (104) 가 지면 상하 방향으로, 가는 폭으로 길게 일 방향으로 직선적으로 신장되는, 스트라이프상으로 레이아웃되어 있다 (동 도면에 있어서는, 소스 전극 (111) 은 생략하고 있다). 트렌치 (104) 사이의 반도체 기판 (120) 표면에 있어서는, 제 1 표면을 갖는 제 1 영역 (114) 과, 제 2 표면을 갖는 제 2 영역 (115) 이 트렌치 (104) 를 따라, 교대로 배치되어 있다.
제 1 영역 (114) 에 있어서는, P 형의 베이스 콘택트 영역 (109) 이 트렌치 (104) 의 외측면을 따라 형성되어 있다. 또, 제 2 영역 (115) 에 있어서는, 트렌치 (104) 의 외측면을 따라 N 형의 소스 영역 (107) 이 형성되어 있다. P 형의 베이스 콘택트 영역 (109) 이 트렌치 (104) 의 연장 형성 방향으로 배치되는 간격 (X) (어느 베이스 콘택트 영역 (109) 에서부터 다음의 베이스 콘택트 영역 (109) 까지의 거리) 은, 모두 동일할 필요는 없지만, 종형 N 채널 MOSFET 의 특성의 안정화를 위해서, 어느 한계값 이하인 것이 바람직하다.
또, 제 1 실시형태를 나타내는 도 2 에 있어서는, 제 1 영역 (114) 과 제 2 영역 (115) 이 트렌치 (104) 의 연장 형성 방향에 대해 수직인 방향으로, 모두 동일한 형상으로 배치되어 있지만, 도 2 와 같은 형상이나 배치에 한정할 필요는 없다. 예를 들어, 제 1 영역 (114) 과 제 2 영역 (115) 이, 트렌치 (104) 의 연장 형성 방향에 대해 수직인 방향으로, 트렌치 (104) 를 개재하여 교대로 배치되어 있어도 상관없다.
트렌치 (104) 의 상부에는 절연막 (110) 이 매립되어 있어, 트렌치 (104) 의 연장 형성 방향에 대해 수직인 방향으로 배치되어 있는 제 1 영역 (114) 끼리 및 제 2 영역 (115) 끼리를 분리시키고 있다.
도 3 은, 도 2 의 제 2 영역 (115) 과 트렌치 (104) 를 포함한 A-A' 에 있어서의 단면의 모습을 나타낸 도면이다. 반도체 장치 (100) 는, 반도체 기판 (120) 에 있어서, N 형의 고농도 영역 (101) 과, N 형의 드리프트 영역 (102) 으로 이루어지는 드레인층 (121) 과, P 형의 베이스 영역 (103) 과, N 형의 소스 영역 (107) 을 구비하고 있다. 또, 트렌치 (104) 가 일정 간격을 가지고 지면 횡 방향으로 복수 형성되고, 그 트렌치 (104) 사이에 소스 영역 (107) 이 형성되어 있다.
N 형의 고농도 영역 (101) 은, 종형 N 채널 MOSFET 의 드레인이 되는 영역에서, 드레인 전극 (112) 과의 사이에서 오믹 접촉을 얻기 위해, 1 × 1020/㎤ 이상의 불순물 농도로 하고 있다. 또, 이와 같이 높은 농도로 함으로써 저항률을 낮춰, 드레인 저항을 저감시키고 있다.
N 형의 드리프트 영역 (102) 은, 마찬가지로 종형 N 채널 MOSFET 의 드레인이 되는 영역 중, 드레인 내압을 확보하기 위한 영역이며, 그 원하는 내압값에 따라 불순물 농도와 종 방향의 두께가 정해진다.
P 형의 베이스 영역 (103) 은, 종형 N 채널 MOSFET 의 채널을 형성시키기 위한 영역이다. 베이스 영역 (103) 의 불순물 농도와 종 방향의 두께는, 원하는 임계값 전압이나, 드레인 내압 등으로 정해진다. 베이스 영역 (103) 은, 드리프트 영역 (102) 이 형성되는 N 형 영역에, 도전형을 반전시키도록 반도체 기판 (120) 표면으로부터 P 형 불순물을 주입하여 형성되기 때문에, 드리프트 영역 (102) 보다 불순물 농도가 높다.
트렌치 (104) 는, 제 2 높이 (H2) 에 위치하는 반도체 기판 (120) 의 제 2 표면에서부터 드리프트 영역 (102) 의 상면에 이르는 깊이에 형성되어 있다. 그 트렌치 (104) 내에 있어서, 트렌치 (104) 의 바닥면에서부터 제 3 높이 (H3) 의 위치까지의 내측면에는 게이트 절연막 (105) 이 형성되어 있다. 또 트렌치 (104) 내에는 게이트 절연막 (105) 을 개재하여 제 3 높이 (H3) 의 위치까지, 폴리실리콘 등으로 이루어지는 게이트 전극 (106) 이 매립되어 있다. 게이트 절연막 (105) 과 게이트 전극 (106) 상에는, 절연막 (110) 이 형성되어, 게이트 전극 (106) 과 소스 전극 (111) 을 전기적으로 절연하고 있다. 이 게이트 전극 (106) 에 신호가 주어짐으로써, 베이스 영역 (103) 에 있어서의 트렌치 (104) 의 외측면을 따른 영역에 종 방향으로 채널이 형성된다.
절연막 (110) 은, 트렌치 (104) 의 제 3 높이 (H3) 에서부터, 반도체 기판 (120) 의 제 2 표면이 위치하는 제 2 높이 (H2) 를 넘어, 제 1 표면이 위치하는 제 1 높이 (H1) 까지 형성되어 있다. 절연막 (110) 에 있어서의 제 2 높이 (H2) 보다 위에 위치하는 측면은, 트렌치 (104) 의 내측면의 연장 상에 동일 평면을 이루어 형성되고, 소스 전극 (111) 과 접하고 있다.
이와 같은 구조는, 반도체 기판 (120) 의 제 1 표면에서부터 트렌치 (104) 를 형성하고, 다음으로 게이트 절연막 (105) 을 형성하고, 게이트 전극 (106), 절연막 (110) 을 트렌치 (104) 내에 매립한 후에, 반도체 기판 (120) 표면을 제 1 높이 (H1) 에서부터 제 2 높이 (H2) 까지 에칭함으로써 얻어진다.
소스 영역 (107) 은, 베이스 영역 (103) 상에 형성되고, 제 2 높이 (H2) 의 부분 (상면) 에 있어서 소스 전극 (111) 과 접속되어 있다. 소스 영역 (107) 의 소스 전극 (111) 과 접하는 면에 있어서의 불순물 농도는, 소스 전극 (111) 과의 사이에서 오믹 접촉을 얻기 위해, 1 × 1020/㎤ 이상의 농도로 하고 있다. 또, 소스 영역 (107) 은, 트렌치 (104) 의 외측면에 접한 부분 (측면) 을 갖고, 적어도 하측 부분 (바닥면) 이 제 3 높이 (H3) 의 위치에 이르는 깊이에서 인접하는 트렌치 사이에 일정하게 형성되어 있다. 이와 같은 구성에 의해, 드레인 전극 (112) 으로부터 유입된 전류는, 고농도 영역 (101), 드리프트 영역 (102), 베이스 영역 (103) 의 트렌치 (104) 외측면에 형성되는 채널을 거쳐, 소스 영역 (107) 으로부터 소스 전극 (111) 으로 흘러들어간다.
제 1 실시형태에 있어서는, 이 소스 영역 (107) 은, 고농도의 N 형 불순물을 제 2 높이 (H2) 에서부터 제 3 높이 (H3) 에 도달시켜 형성하고 있기 때문에, 제 1 높이 (H1) 에서부터 열 확산에 의해 제 3 높이 (H3) 에 도달시키는 것보다도, 소스 저항을 낮게 할 수 있다. 이것은, 열 확산에 의한 N 형 불순물 농도의 저하나, 전류 주행 방향이 되는 소스 영역 (107) 의 깊이를 억제할 수 있기 때문이다.
소스 전극 (111) 은, 소스 영역 (107) 과 도 3 에 있어서 도시되지 않은 베이스 콘택트 영역 (109) 을 덮도록 형성되고, 소스 영역 (107) 과, 베이스 콘택트 영역 (109) 의 전위를 소스 전위에 고정시키고 있다. 제 2 영역 (115) 과 절연막 (110) 의 표면은, 상이한 높이로 되어 있고, 그 요철을 메우도록 소스 전극 (111) 이 형성되어 있기 때문에, 앵커 효과에 의해, 소스 전극 (111) 과, 절연막 (110) 및 반도체 기판 (120) 사이에 높은 밀착성이 얻어져 있다. 한편, 소스 전극 (111) 의 상면은, 평탄하게 되어 있다. 이 요철 단차의 매립과, 소스 전극 (111) 표면의 평탄화가 단일의 금속의 퇴적에 의해 실시하기가 어려운 경우에는, 소스 전극 (111) 을 고융점 금속과 Al 이나 Cu 등의 금속의 조합에 의해 구성해도 된다. 즉, 고융점 금속의 매립과 에칭 백을 실시함으로써, 요철 단차가 깊은 부분에만 고융점 금속을 형성하여 표면을 평탄화한 후에, Al 이나 Cu 등의 금속을 퇴적하는 구성으로 한다. 이와 같은 소스 전극 (111) 의 최표면의 평탄화는, 이후의 와이어 본딩 등에 있어서의 표면 볼록부로의 응력 집중에 의한 물리적인 데미지를 억제하고, 장기 신뢰성을 향상시킨다.
도 4 는, 도 2 의 제 1 영역 (114) 과 트렌치 (104) 를 포함한 B-B' 에 있어서의 단면의 모습을 나타낸 도면이다. 반도체 장치 (100) 는, 반도체 기판 (120) 에 있어서, N 형의 고농도 영역 (101) 과, N 형의 드리프트 영역 (102) 으로 이루어지는 드레인층 (121) 과, P 형의 베이스 영역 (103) 과, 베이스 콘택트 영역 (109) 을 구비하고 있다. 또, 트렌치 (104) 가 일정 간격을 가지고 지면 횡 방향으로 복수 형성되고, 그 트렌치 (104) 사이에 베이스 콘택트 영역 (109) 이 형성되어 있다.
트렌치 (104) 는, 반도체 기판 (120) 의 제 1 표면이 위치하는 제 1 높이 (H1) 에서부터, 드리프트 영역 (102) 의 상면에 이르는 깊이에 형성되어 있다. 그 트렌치 (104) 내에 있어서, 트렌치 (104) 의 바닥면에서부터 제 3 높이 (H3) 의 위치까지의 내측면에는 게이트 절연막 (105) 이 형성되어 있다. 그 트렌치 (104) 내에는, 게이트 절연막 (105) 을 개재하여 제 3 높이 (H3) 의 위치까지, 폴리실리콘 등으로 이루어지는 게이트 전극 (106) 이 매립되어 있다. 게이트 절연막 (105) 과 게이트 전극 (106) 상에는, 절연막 (110) 이 형성되어, 게이트 전극 (106) 과 소스 전극 (111) 을 전기적으로 절연하고 있다.
절연막 (110) 은, 트렌치 (104) 내에 있어서, 제 3 높이 (H3) 에서부터, 제 1 높이 (H1) 에까지 형성되어 있고, 상면은, 소스 전극 (111) 과 접하고 있다.
베이스 콘택트 영역 (109) 은, 트렌치 (104) 의 외측면에 접한 부분 (측면) 을 갖고, 하측 부분 (바닥면) 이 도 4 에 있어서 도시되지 않은 제 2 높이 (H2) 보다 높은 위치가 되는 깊이에서 인접하는 트렌치 사이에 일정하게 형성되어 있다. 그리고, 베이스 콘택트 영역 (109) 은, 상면이 소스 전극 (111) 과 접하고, 하면이 베이스 영역 (103) 과 접하고 있다. 베이스 콘택트 영역 (109) 의 소스 전극 (111) 과 접하는 부분 (상면) 에 있어서의 불순물 농도는, 소스 전극 (111) 과의 사이에서 오믹 접촉을 얻기 위해, 1 × 1020/㎤ 이상의 농도로 하고 있다.
이와 같은 구성에 의해, 베이스 콘택트 영역 (109) 을 통해 베이스 영역 (103) 에, 소스 전극 (111) 으로부터 소스 전위가 주어져, 트랜지스터에 있어서, 의도하지 않는 기생 소자의 동작이 억제되어, 안정적인 MOSFET 동작이 확보되어 있다.
도 5 는, 도 2 의 제 1 영역 (114) 과 제 2 영역 (115) 에 걸친, 트렌치 (104) 근방의 C-C' 에 있어서의 단면의 모습을 나타낸 도면이다.
베이스 콘택트 영역 (109) 은, 높이가 낮은 제 2 영역 (115) 사이에 끼인, 볼록형의 실리콘 단차 상의 제 1 영역 (114) 에 형성되어 있다. 베이스 콘택트 영역 (109) 은, 제 1 높이 (H1) 에 위치하는 제 1 표면에서부터, 제 2 높이 (H2) 보다 높은 위치까지의 깊이로 형성되고, 그 바닥면은, 베이스 영역 (103) 에 접하고 있다.
소스 영역 (107) 은, 제 2 영역 (115) 에 있어서, 제 1 높이 (H1) 보다 낮은, 제 2 높이 (H2) 로부터 아래의 영역에 균일한 깊이로 형성되고, 그 하측 부분 (바닥면) 은, 베이스 영역 (103) 에 접하고 있다.
소스 전극 (111) 은, 제 1 높이 (H1) 의 위치의 제 1 표면과, 제 2 높이 (H2) 의 위치의 제 2 표면에 접하여 반도체 기판 (120) 상에 형성되고, 소스 영역 (107) 과 베이스 콘택트 영역 (109) 에 소스 전위를 공급하고 있다. 특히 베이스 콘택트 영역 (109) 은, 제 1 표면에 추가하여, 도 5 의 좌우의 측면에 있어서도, 소스 전극 (111) 과 접해 있기 때문에, 평면에서 볼 때에 있어서 작은 면적이라 하더라도, 안정적으로 소스 전위에 고정되어 있다.
여기에서, 실시형태의 효과를 분명히 하기 위해서, 도 16 에 기초하여, 종래 기술의 구조에 있어서의 문제점에 대하여 설명한다.
앞서 서술한 바와 같이, 베이스 콘택트 영역 (509) 은, 소스 전위를 베이스 영역에 주는 역할이 있다. 그러나, 베이스 콘택트 영역 (509) 으로부터 먼 위치, 예를 들어 간격 (Y) 사이의 중간 지점의 베이스 영역을, 정상적으로 소스 전위에 고정시키는 것은 곤란하다. 그 이유는, 드레인 전압의 인가에 의해, 베이스 영역과 드리프트 영역의 접합에 의해 발생하는 임펙트 이온이나 리크 등에 기초하는 전류가, 임펙트 이온이나 리크가 발생한 위치에서부터, 베이스 콘택트 영역을 향하여 흘러들어가기 때문이다. 임펙트 이온이나 리크의 발생 지점이 베이스 콘택트 영역에서부터 멀수록, 베이스 저항 성분이 높기 때문에, 그 위치에 있어서 소스 전위에 대해 전압 상승이, 일어나기 쉬워진다.
베이스 영역의 어느 위치에서의 전위가 소스 전위에 대해 증대되면, 그 위치에 있어서의 소스 영역ㆍ베이스 영역ㆍ드리프트 영역으로 구성되는 NPN 기생 바이폴러 트랜지스터가 동작하기 쉬워져, 종형 N 채널 MOSFET 의 특성을 안정화시키는 것이 곤란해진다. 그와 같은 불안정성을 억제하기 위해서는, 베이스 콘택트 영역을 넓히거나, 베이스 콘택트 영역을 배치하는 간격 (도 16 에 있어서의 간격 (Y)) 을 어느 한계값 이하로 작게 하는 것 등을 실시하여, 베이스 저항을 저감시키는 것이 유효하다. 그러나, 그것은 동시에 채널 형성에 필요한 소스 영역을 희생하게 되기 때문에, 가능한 한 베이스 콘택트 영역 (509) 을 좁게 하면서, 소스 전위를 효율적으로 베이스 영역에 공급할 것이 요구된다.
또한, 소스 영역 (507) 과 베이스 콘택트 영역 (509) 을 동일 평면에 있어서 인접하여 형성하면, 그 접합 부근에 있어서, 마스크 맞춤 어긋남이나 열 확산에 의해, 정미의 불순물 농도가 저하되고 고저항이 되는 불확정 영역 (530) 이 형성된다. 그리고, 그 불확정 영역 (530) 은, 실효적인 베이스 콘택트 영역 (509) 의 폭을 설계값보다 좁혀 버려, 베이스 영역을 소스 전위에 고정시키는 것을 곤란하게 하고, 전위를 불안정화시킨다. 그 때문에, 트랜지스터의 안정 동작을 확실하게 확보하기 위해, 불확정 영역 (530) 의 발생을 고려하여 베이스 콘택트 영역 (509) 을 넓게 설정해 둘 필요가 있다. 또, 한편, 불확정 영역 (530) 의 발생은, 소스 영역 (507) 을 희생하게 되므로, 실효적인 소스 영역 (507) 의 폭도 설계값보다 좁혀 버린다. 이것이, 앞서 서술한 베이스 콘택트 영역 (509) 을 미리 넓게 설정함에 따른 채널 폭의 감소와 아울러, 트렌치 연장 형성 방향의 채널 형성 밀도를 저하시켜, 트랜지스터의 온 저항을 증대시키는 것으로 이어진다.
그에 반해, 제 1 실시형태에 있어서는, 도 1 내지 도 6 에 나타내는 바와 같은 구성으로 함으로써, 평면에서 볼 때에 있어서의 칩 면적의 증가를 수반하지 않고, 소스 영역 (107) 과 베이스 콘택트 영역 (109) 을 종 방향으로 이간시킬 수 있다. 그 때문에, 도 16 에 나타내는 바와 같은 불확정 영역 (530) 의 발생을 억제할 수 있다.
제 1 실시형태는, 이와 같은 불확정 영역의 발생의 억제에 의해, 소스 영역 (107) 을 유효하게 배치하고, 트랜지스터의 온 저항의 저감을 가능하게 하고 있다. 또, 베이스 콘택트 영역 (109) 은, 상면과 측면에서 소스 전극 (111) 과 접해 있기 때문에 평면에서 볼 때에 있어서 폭의 좁은 면적으로, 베이스 영역 (103) 의 전위를 안정화시킬 수 있어, 안정적인 MOSFET 동작을 가능하게 하고 있다.
도 6 은, 도 1 로부터 소스 전극 (111) 과 드레인 전극 (112) 을 제외한, 반도체 기판 (120) 의 모습을 나타낸 종형 트랜지스터를 갖는 반도체 장치 (100) 의 사시도이다.
도 6 에 나타내는 바와 같이, 반도체 기판 (120) 표면에 있어서는, 트렌치 (104) 가 스트라이프상으로 레이아웃되고, 트렌치를 따라 그 연장 형성 방향이 되고, 높이가 상이한 제 1 영역 (114) 과 제 2 영역 (115) 에 교대로 접해 있다. 제 1 영역 (114) 의 제 1 표면에는 베이스 콘택트 영역 (109) 이 형성되고, 제 2 영역 (115) 의 제 2 표면에는 소스 영역 (107) 이 형성되어 있어, 소스 영역 (107) 과 베이스 콘택트 영역 (109) 은 접하는 면이 없다. 절연막 (110) 은, 게이트 전극 (106) 상의 제 3 높이 (H3) 에서부터 제 1 높이 (H1) 사이의 영역에 형성되어 있다.
이상 서술한 바와 같이, 제 1 실시형태는, 소스 영역 (107) 과 베이스 콘택트 영역 (109) 을 종 방향으로 이간하여 접하지 않는 구성으로 함으로써, 소스 영역 (107) 과 베이스 콘택트 영역 (109) 사이의 접합 부근의 불확정 영역의 발생을 억제할 수 있기 때문에, 트렌치 연장 형성 방향의 사이즈를 축소할 수 있다.
또한, 좁힌 베이스 콘택트 영역 (109) 의 폭만큼, 소스 영역 (107) 의 폭을 넓혀 채널을 형성시킬 수 있기 때문에, 트렌치 연장 형성 방향의 채널 형성 밀도를 높여, 트랜지스터의 온 저항을 저감시킬 수 있다. 한편, 불확정 영역의 발생의 억제는, 기생 바이폴러 트랜지스터의 동작을 억제하여, MOSFET 동작의 안정화를 실현할 수 있다. 또, 제 1 높이 (H1) 보다 낮은 제 2 높이 (H2) 의 제 2 영역 (115) 에 소스 영역 (107) 을 형성하고, 그 깊이를 얕게 하고 있기 때문에, 불순물 농도를 높게 할 수 있고, 소스 저항을 저감시켜 트랜지스터의 온 저항을 저감시킬 수 있다. 또 이와 같은 반도체 기판 (120) 의 국소적인 에칭에 의한 단차는, 앵커 효과에 의해 소스 전극 (111) 의 밀착성을 향상시켜, 장기 신뢰성의 확보를 실현한다.
다음으로, 도 7 내지 도 13 에 기초하여, 제 1 실시형태에 관련된 반도체 장치의 제조 방법에 대하여, 종형 N 채널 MOSFET 을 예로 설명한다.
먼저, 도 7 의 단면도에 나타내는 바와 같이, N 형의 고농도 영역 (101) 과, N 형이고 고농도 영역 (101) 보다 불순물 농도가 낮은 드리프트 영역 (102) 을 구비한 반도체 기판 (120) 을 준비한다. 이 반도체 기판 (120) 은, 이 시점에서는 어느 위치에 있어서도 동일한 제 1 높이 (H1) 의 표면을 구비하고 있다.
다음으로, 도 8 의 단면도에 나타내는 바와 같이, P 형의 베이스 영역 (103) 을, 이온 주입과 열 확산에 의해 형성한다. 다음으로, 반도체 기판 (120) 표면에 있어서 스트라이프상의 레이아웃이 되는 트렌치 (104) 를, N 형의 드리프트 영역 (102) 의 상면에 이르는 깊이로 형성한다. 다음으로, 트렌치 (104) 의 내측면과 바닥면을 포함하는 영역에 게이트 절연막 (105) 을 형성한다.
다음으로, 도 9 의 단면도에 나타내는 바와 같이, 폴리실리콘막을 트렌치 (104) 에 간극 없이 매립하도록 퇴적하고, 도전성을 갖게 하기 위해서 고농도의 불순물을 도입한다. 다음으로, 트렌치 (104) 내의 제 3 높이 (H3) 의 위치까지 폴리실리콘막이 매립된 상태가 될 때까지, 에칭 백법에 의해 폴리실리콘막을 일부 제거하여, 게이트 전극 (106) 을 형성한다.
여기까지의 공정의 순서는, 이것에 한정되는 것은 아니며, 도 9 의 구조가 얻어지는 제조 공정이라면 어떠한 순서여도 상관없다. 예를 들어, 트렌치 (104) 를 형성하는 공정 후에, 베이스 영역 (103) 을 형성하는 순서로 해도 상관없다.
다음으로, 도 10 의 사시도에 나타내는 바와 같이, 실리콘 산화막이나 실리콘 질화막 등, 이후에 실시하는 실리콘 에칭에 대해 에칭 선택성이 높은 절연막을 트렌치 (104) 내의 게이트 전극 (106) 상에 간극 없이 매립하도록 퇴적한다. 다음으로, 트렌치 (104) 내에 있어서 반도체 기판 (120) 표면의 제 1 높이 (H1) 까지 절연막이 매립된 상태가 될 때까지, 에칭 백법에 의해 반도체 기판 (120) 상의 절연막을 제거하여, 절연막 (110) 을 형성한다.
다음으로, 베이스 콘택트 영역을 형성하기 위한 P 형 불순물 주입을, P 형 불순물 (I1) 에 나타내는 바와 같이 반도체 기판 (120) 의 표면 전체면에 실시하여, 고농도 P 형 불순물층 (108) 을 형성한다. 고농도 P 형 불순물층 (108) 의 표면은, 이후에 상면에 형성되는 소스 전극과의 사이에서 오믹 접촉을 얻기 위해, 1 × 1020/㎤ 이상의 불순물 농도가 되도록 불순물 주입량을 설정한다. 또 고농도 P 형 불순물층 (108) 의 바닥면은, 제 3 높이 (H3) 보다 충분히 높은 위치가 되도록, P 형 불순물 주입량과, 앞서의 폴리실리콘막의 에칭 백 조건을 선택한다.
다음으로, 도 11 에 나타내는 바와 같이, 포토레지스트를 반도체 기판 (120) 전체면에 도포하고, 이후에 베이스 콘택트 영역이 되는 영역과, 그 베이스 콘택트 영역에 인접하는 트렌치 (104) 를 덮도록, 포토리소그래피 기술로 포토레지스트 (113) 를 패터닝 형성한다. 이 포토레지스트 (113) 는, 이후에 실시하는 실리콘 에칭을 실시하기 위한 마스크가 되는 것이며, 포토레지스트에 한정되지 않고, 실리콘 산화막 등의 절연막이어도 상관없다.
다음으로, 도 12 에 나타내는 바와 같이, 포토레지스트 (113) 를 마스크로 하여, 노출된 반도체 기판 (120) 을, 반도체 기판 (120) 표면의 제 1 높이 (H1) 에서부터 제 2 높이 (H2) 까지 에칭한다. 이 때, 포토레지스트 (113) 에 덮여 있지 않은 고농도 P 형 불순물층은, 실리콘 에칭에 의해 제거되어, 베이스 콘택트 영역 (109) 이 만들어진다. 그 때문에, 제 2 높이 (H2) 는, 제 3 높이 (H3) 보다 높고, 베이스 콘택트 영역 (109) 의 바닥면보다 낮은 높이로 설정한다. 또, 제 2 높이 (H2) 는, 이후에 제 2 높이 (H2) 와 제 3 높이 (H3) 사이에 형성되는 소스 영역의 저항 성분이 충분히 작아지는 높이를 선택한다. 이 때, 실리콘 에칭에 의해 제 2 높이 (H2) 에 생긴 새로운 반도체 기판 (120) 의 표면이 제 2 표면이 된다. 절연막 (110) 은, 실리콘 에칭에 대해 선택비가 높은 재료를 선택하고 있기 때문에, 에칭되지 않고 남아, 상면은 제 1 높이 (H1) 를 유지하고 있다.
다음으로, 도 13 에 나타내는 바와 같이, 포토마스크 공정을 실시하지 않고, 포토레지스트 (113) 를 남긴 채로, N 형의 불순물 주입을 실시하여, 소스 영역 (107) 을 형성한다. 소스 영역 (107) 이 형성되는 제 2 표면은, 이후에 상면에 형성되는 소스 전극과의 사이에서 오믹 접촉을 얻기 위해, 1 × 1020/㎤ 이상의 불순물 농도가 되도록 불순물 주입량을 설정한다. 이 때, 절연막 (110) 은, 트렌치 (104) 의 측면의 연장 상에 측면을 구비하고 있기 때문에, 도 13 의 N 형 불순물 (I2) 에 나타내는 N 형의 불순물 주입을 차폐하는 경우는 없다. 다만 주입시의 각도 편차나, 채널링을 방지하기 위한 경사 주입 등에 의해, 제 2 표면에 있어서의 주입의 균일성이 염려되는 경우에는, 방향을 바꾼 복수 회의 주입이나, 회전 주입 등을 채용해도 상관없다.
이 후, 포토레지스트 (113) 를 제거하고, 필요에 따라 불순물의 활성화를 위한 열처리를 실시하여, 도 6 에 나타내는 구성으로 한다.
다음으로, 도시하지 않지만, 소스 전극을 반도체 기판 표면 전체면에 형성하고, 그 후에, 드레인 전극을 반도체 기판 이면 전체면에 형성한다. 앞서 서술한 바와 같이, 이 소스 전극의 형성에 있어서는, 고융점 금속의 매립과 에칭 백을 실시함으로써, 단차 내에만 고융점 금속을 형성하여 평탄화한 후에, Al 이나 Cu 등의 금속을 퇴적하는 제조 방법으로 해도 상관없다.
이상과 같은 제조 방법에 있어서는, 게이트 전극 (106), 절연막 (110), 베이스 콘택트 영역 (109), 소스 영역 (107) 을, 포트리소그래피 공정을 개재하지 않고 형성할 수 있기 때문에, 공정의 삭감이나, 마스크의 맞춤 어긋남 등의 제조 편차를 고려한 설계에 의한 칩 면적 증대의 억제를 할 수 있어, 높은 비용 저감 효과가 얻어진다.
도 12 에 있어서의 실리콘 에칭 공정에 있어서는, 베이스 콘택트 영역 (109) 을 만들기 위한 포토마스크를 사용한다. 다만, 그 패턴은, 도 11 과 같이, 트렌치 연장 형성 방향에 대해, 수직 방향으로 형성되는 것이며, 트렌치 (104) 나 소스 영역 (107) 과의 사이의 마스크 어긋남 등을 상정하여 여유 영역을 형성할 필요는 없다. 예를 들어, 만일 도 11 에 있어서, 포토레지스트 (113) 가 지면 앞쪽, 혹은 안쪽측으로 어긋났다고 해도, 그에 따라, 베이스 콘택트 영역 (109) 이 앞쪽, 혹은 안쪽측으로 이동하는 만큼에 그쳐, 소스 영역의 토탈 폭이 바뀌는 경우는 없기 때문에, 트랜지스터의 온 저항에 영향을 미치는 경우는 없다.
또, 도 13 에 있어서의 소스 영역 (107) 형성 공정에 있어서는, 게이트 전극 (106) 에 근접된 제 2 높이 (H2) 에서부터 N 형 불순물을 주입하여 소스 영역 (107) 을 형성하고 있기 때문에, 실리콘 에칭을 하지 않고 제 1 높이 (H1) 에서부터 주입하는 경우에 비해, N 형 불순물의 확산을 위한 열처리 공정의 시간을 단축시킬 수 있다.
이와 같이, 도 7 내지 도 13 에 나타내는 제조 방법은, 제조 공정의 단축이나, 칩 면적의 억제에 의해, 저렴한 반도체 장치를 제공하는 것을 가능하게 하고 있다.
도 14 는, 본 발명의 제 2 실시형태를 나타내는, 종형 트랜지스터를 갖는 반도체 장치 (200) 를 설명하기 위한 사시도이다 (동 도면에 있어서는, 소스 전극이나 드레인 전극은 생략하고 있다). 도 14 에 나타내는 바와 같이, 반도체 장치 (200) 의 반도체 기판 (220) 에 있어서는, N 형의 고농도 영역 (201) 과, N 형의 드리프트 영역 (202) 으로 이루어지는 드레인층 (221) 과, P 형의 베이스 영역 (203) 과, N 형의 소스 영역 (207) 을 구비하고 있다. 또, 트렌치 (204) 가 일정 간격을 가지고 지면 횡 방향으로 복수 형성되어 있다.
반도체 기판 (220) 은, 2 개의 상이한 높이의 표면을 구비하고 있다. 1 개는, 제 2 높이 (H2) 에 위치하는, 제 2 표면이고, 다른 1 개는 제 1 높이 (H1) 에 위치하는 제 1 표면이다. 제 2 실시형태에 있어서는, 제 2 높이 (H2) 는, 제 1 높이 (H1) 보다 높은 위치에 형성되어 있다.
트렌치 (204) 는, 반도체 기판 표면에 있어서 스트라이프상으로 레이아웃되고, 그 트렌치 (204) 를 따라, 제 1 표면의 제 1 영역 (214) 과 제 2 표면의 제 2 영역 (215) 이 교대로 배치되어 있다.
트렌치 (204) 는, 반도체 기판 (120) 의 표면에서부터, 드리프트 영역 (202) 에 이르는 깊이를 갖는다. 그 트렌치 (204) 내에 있어서, 트렌치 (204) 의 바닥면에서부터 제 3 높이 (H3) 의 위치까지의 내측면에는 게이트 절연막 (205) 이 형성되어 있다. 그 트렌치 (204) 내에는, 게이트 절연막 (205) 을 개재하여 제 3 높이 (H3) 의 위치까지, 폴리실리콘 등으로 이루어지는 게이트 전극 (206) 이 매립되어 있다. 이 게이트 전극 (206) 에 신호를 줌으로써, 베이스 영역 (203) 의 트렌치 (204) 의 외측면을 따라 종 방향으로 채널이 형성된다. 제 3 높이 (H3) 는, 제 2 높이 (H2) 보다 낮고, 제 1 높이 (H1) 보다 높다.
절연막 (210) 은, 제 2 높이 (H2) 에서부터, 제 3 높이 (H3) 까지의, 트렌치 (204) 상의 영역에 형성되고, 게이트 전극 (206) 과 도 14 에 도시되지 않은 소스 전극을 전기적으로 절연하고 있다.
P 형의 베이스 콘택트 영역 (209) 은, 반도체 기판 (220) 의 제 1 높이 (H1) 로부터 아래의 영역에 형성되어 있다. 그리고 제 1 높이 (H1) 에 있어서 도 14 에 도시되지 않은 소스 전극과 접하여, 하측에 형성되어 있는 베이스 영역 (203) 의 전위를 소스 전위에 고정시키고 있다.
소스 영역 (207) 은, 반도체 기판 (220) 의 제 2 높이 (H2) 에서부터 제 3 높이 (H3) 의 영역에 형성되어 있다. 소스 영역 (207) 은, 제 2 높이 (H2) 에 있어서 도 14 에 도시되지 않은 소스 전극과 접하고, 제 3 높이 (H3) 에 있어서 베이스 영역 (203) 과 접하고 있다. 또, 도 14 의 지면 안쪽측에 트렌치 (204) 를 따라 형성되어 있는 소스 영역 (207) 과 베이스 콘택트 영역 (209) 은, 형성되어 있는 높이가 상이하기 때문에, 접촉하는 경우는 없다.
제 2 실시형태가 제 1 실시형태와 상이한 점은, 제 1 높이 (H1) 에 위치하는 소스 영역 (207) 과, 제 2 높이 (H2) 에 위치하는 베이스 콘택트 영역 (209) 의 높이 관계가 반대로 되어 있는 것이다. 또, 게이트 전극 (206) 의 상면이 위치하는 제 3 높이 (H3) 가 소스 영역 (207) 의 하측 부분 (바닥면) 에 맞춰, 제 1 높이 (H1) 보다 높게 되어 있는 것도, 제 1 실시형태와 상이하다.
제 2 실시형태의, 소스 전극을 제외한 평면도는, 도 2 와 동일하고, 트렌치가 반도체 기판 표면에 있어서 스트라이프상으로 레이아웃되고, 그 연장 형성 방향으로, 소스 영역을 포함하는 제 1 영역과 베이스 콘택트 영역을 포함하는 제 2 영역이 교대로 배치되어 있다.
도 15 는, 도 14 의 제 1 영역 (214) 과 제 2 영역 (215) 을 포함한 D-D' 에 있어서의 단면의 모습을 나타낸 도면이다.
베이스 콘택트 영역 (209) 은, 제 1 영역 (214) 에 있어서, 제 1 높이 (H1) 에 위치하는 제 1 표면에 형성되고, 베이스 영역 (203) 의 바닥면을 넘지 않는 위치까지의 깊이를 가지며, 그 측면 및 바닥면은, 베이스 영역 (203) 에 접해 있다.
소스 영역 (207) 은, 제 2 영역 (215) 에 있어서, 제 2 높이 (H2) 에 위치하는 제 1 표면에 형성되고, 적어도 도 15 에 도시되지 않은 제 3 높이 (H3) 에 이르는 균일한 깊이를 가지며, 그 바닥면은, 베이스 영역 (203) 에 접해 있다.
소스 전극 (211) 은, 상이한 높이의 제 1 표면과 제 2 표면에 접하여 반도체 기판 (220) 상에 형성되고, 소스 영역 (207) 과 베이스 콘택트 영역 (209) 에 소스 전위를 공급하고 있다.
도 15 에 나타내는 바와 같이, 제 2 실시형태에 있어서도, 소스 영역 (207) 과 베이스 콘택트 영역 (209) 을 종 방향으로 이간시킴으로써, 칩 면적의 증가를 수반하지 않고 도 16 의 불확정 영역 (530) 과 같은 영역의 형성을 억제할 수 있다.
제 2 실시형태의 도 15 에 있어서는, 베이스 콘택트 영역 (209) 은, 소스 영역 (207) 보다 깊은 영역의 베이스 영역 (203) 중에 형성되어 있기 때문에, 베이스 영역 (203) 에 대한 소스 전위의 고정 효과가 크다. 그 때문에, NPN 기생 바이폴러 트랜지스터 동작의 억제 효과가 높다. 이로써, 베이스 콘택트 영역 (209) 의 폭을 삭감하고, 소스 영역 (207) 의 폭을 늘려 트렌치 연장 형성 방향의 채널 형성 밀도를 높여, 온 저항의 저감을 실시해도, MOSFET 동작의 안정성은 저해되지 않는다.
이상 서술한 바와 같이, 제 2 실시형태는, 소스 영역 (207) 과 베이스 콘택트 영역 (209) 을 종 방향으로 이간시키는 구성으로 함으로써, 소스 영역 (207) 과 베이스 콘택트 영역 (209) 사이의 접합 부근의 불확정 영역을 억제할 수 있기 때문에, 트렌치 연장 형성 방향의 사이즈를 축소할 수 있다.
또한, 좁힌 베이스 콘택트 영역 (209) 의 폭만큼, 소스 영역 (207) 의 폭을 넓혀 채널을 형성시킬 수 있기 때문에, 트렌치 연장 형성 방향의 채널 형성 밀도를 높여, 트랜지스터의 온 저항을 저감시킬 수 있다. 한편, 불확정 영역의 발생의 억제는, 기생 바이폴러 트랜지스터의 동작을 억제하고, MOSFET 동작의 안정화를 실현할 수 있다. 또 이와 같은 반도체 기판 (220) 의 국소적인 에칭에 의한 단차는, 앵커 효과에 의해 소스 전극 (211) 의 밀착성을 향상시켜, 장기 신뢰성의 확보를 실현한다.
이상 서술한, 제 1 실시형태와 제 2 실시형태의 구조는, 지금까지 예로서 서술한 종형 N 채널 MOSFET 에 한정되는 것은 아니고, 도전형의 극성을 바꿈으로써, 종형 P 채널 MOSFET 에도 적용하는 것은 말할 필요도 없다. 또한, 고농도 영역을, 드리프트 영역과 반대의 도전형으로 함으로써, 절연 게이트 바이폴러 트랜지스터에도 본 실시형태를 적용할 수 있다.
또, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능한 것은 말할 필요도 없다. 예를 들어, 본 실시형태에 있어서는 트렌치의 레이아웃을 직선적인 스트라이프상으로 하였지만, 반드시 직선일 필요는 없으며, 일 방향으로 신장되는 트렌치의 형상이라면, 본 발명을 적용하는 것이 가능하다.
101, 201 : 고농도 영역
102, 202 : 드리프트 영역
103, 203 : 베이스 영역
104, 204 : 트렌치
105, 205 : 게이트 절연막
106, 206 : 게이트 전극
107, 207, 507 : 소스 영역
108 : 고농도 P 형 불순물층
109, 209, 509 : 베이스 콘택트 영역
110, 210 : 절연막
111 : 소스 전극
112 : 드레인 전극
113 : 포토레지스트
114, 214 : 제 1 영역
115, 215 : 제 2 영역
120, 220 : 반도체 기판
121, 221 : 드레인층
530 : 불확정 영역
H1 : 제 1 높이
H2 : 제 2 높이
H3 : 제 3 높이
I1 : P 형 불순물
I2 : N 형 불순물

Claims (4)

  1. 제 1 높이에 형성된 제 1 표면과, 상기 제 1 높이와 상이한 제 2 높이에 형성된 제 2 표면을 갖는 반도체 기판과, 상기 제 1 표면 및 상기 제 2 표면 상에 접하여 형성된 제 1 전극과, 상기 반도체 기판의 이면 상에 접하여 형성된 제 2 전극을 구비하는 반도체 장치로서, 상기 반도체 기판은,
    상기 반도체 기판의 이면으로부터 소정의 두께를 가지고 형성된 제 1 도전형의 이면 반도체 전극층과,
    상기 이면 반도체 전극층 상에 형성된 제 2 도전형의 베이스 영역과,
    상기 제 1 표면 및 상기 제 2 표면에서부터, 상기 이면 반도체 전극층의 상면에 이르는 깊이를 갖는 트렌치와,
    상기 제 1 표면과 상기 트렌치의 바닥면 사이에 위치하는 제 3 높이로부터 아래인, 상기 트렌치의 측면 및 바닥면에 형성된 게이트 절연막과,
    상기 트렌치 내에 상기 게이트 절연막을 개재하여 상기 제 3 높이까지 매립된 게이트 전극과,
    상기 트렌치 내의 상기 게이트 절연막 및 상기 게이트 전극 상에, 상기 제 1 높이와 상기 제 2 높이 중 어느 높은 쪽 높이의 위치에 상면이 형성된 절연막과,
    상기 트렌치를 따라 교대로 배치된, 상기 제 1 표면을 갖는 제 1 영역, 및 상기 제 2 표면을 갖는 제 2 영역을 구비하고,
    상기 제 1 영역에 있어서는, 상기 베이스 영역에 접하는 부분과, 상기 제 1 전극에 접하는 부분을 갖는, 상기 베이스 영역보다 고농도의 제 2 도전형의 베이스 콘택트 영역을 갖고,
    상기 제 2 영역에 있어서는, 상기 베이스 영역에 접하는 부분과, 상기 제 2 표면에서부터 상기 제 3 높이까지 상기 트렌치 외측면을 따른 부분과, 상기 제 1 전극에 접하는 부분을 갖는 소스 영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 높이는, 상기 제 1 높이보다 낮고, 또한 상기 베이스 콘택트 영역의 상기 베이스 영역에 접하는 부분보다 낮은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 높이는, 상기 제 2 높이보다 낮고, 또한 상기 소스 영역의 상기 베이스 영역에 접하는 부분보다 낮은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치가, 상기 이면 반도체 전극층과 상기 제 2 전극 사이에, 제 2 도전형의 컬렉터층을 구비하는 절연 게이트 바이폴러 트랜지스터인 것을 특징으로 하는 반도체 장치.
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