JP2009016480A - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いVsus耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体基板の主面上に順次に形成された第1導電型の第1の半導体層、第2導電型の第2の半導体層及び第1導電型の第3の半導体層において、この第3の半導体層に対し、マスクを介して等方性エッチング処理を施し、ゲートトレンチの間において、前記第3の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成するとともに、これらコンタクトトレンチの開口部の平面レベルよりも下方に位置するようにして第2導電型の不純物領域を形成する。次いで、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第1の電極を形成する。
【選択図】図1
【解決手段】第1導電型の半導体基板の主面上に順次に形成された第1導電型の第1の半導体層、第2導電型の第2の半導体層及び第1導電型の第3の半導体層において、この第3の半導体層に対し、マスクを介して等方性エッチング処理を施し、ゲートトレンチの間において、前記第3の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成するとともに、これらコンタクトトレンチの開口部の平面レベルよりも下方に位置するようにして第2導電型の不純物領域を形成する。次いで、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第1の電極を形成する。
【選択図】図1
Description
本発明は、電界効果トランジスタ、特に縦型電界効果トランジスタ(MOSFET)などの半導体装置、及びその製造方法に関する。
電力制御用の半導体装置としては、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等のMOS型トランジスタがあり、近年では省エネルギー化等の観点から、より高効率なものが要望されている。電力制御用半導体装置に対しては、素子の導通損失の低減、すなわち「オン抵抗」の低減による高効率化が求められており、これまでそのようなオン抵抗の低減は、主にセルを微細化することによって図られてきた。
また、素子構造に「トレンチゲート構造」を採用することにより、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった。現在では、トレンチゲート構造による更なる微細化が進められ、素子のオン抵抗は大幅に改善されるに至っている。さらに、ソース領域に第2のトレンチを形成し、そのトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」も採用されてきている。
例えば、特許文献1に記載の技術においては、ゲートトレンチ間のソース領域を部分的に貫通して側壁が全面ソース領域で構成されたコンタクトトレンチを、ゲートトレンチの溝方向に複数配列することによって、ソース電極とソース領域との間のコンタクト面積を増大させ、コンタクト抵抗低減によるオン抵抗の低減を図る技術が開示されている。
しかしながら、特許文献1に記載の技術においては、セルを微細化することによって、コンタクトトレンチ内への電極材料の埋め込み性が劣化するようになり、その結果、前記コンタクトトレンチ内に形成したソース電極内に空洞が生じるようになる場合がある。その結果、コンタクトトレンチ内でのコンタクト抵抗が増大し、オン抵抗が増大してしまうという問題も生じる。かかる問題に対処すべく、特許文献2では、トレンチコンタクトを線状に形成することによって、前記トレンチコンタクトに対する埋め込み性を改善し、前記コンタクト抵抗を低減してオン抵抗を減少させることが開示されている。
特開2006−59940号公報
特開2006−294853号公報
しかしながら、特許文献2に記載の技術では、コンタクトトレンチを埋設するようにして不純物領域を形成しているので、ソース電極とのコンタクトが前記コンタクトトレンチの上面でなされるようになる。この結果、得られる半導体装置、すなわちトランジスタのVsus(Vsustain)耐量が弱くなってしまうという問題が生じてしまう。
また、特許文献1及び2に記載の技術においては、コンタクトトレンチはRIE(反応性イオンエッチング)などの異方性エッチングによって形成するため、このコンタクトトレンチ内に不純物領域を形成する際には、前記コンタクトトレンチの側面にも前記不純物が打ち込まれてしまい、コンタクト抵抗、すなわちオン抵抗を増大させてしまう結果となってしまっていた。
本発明は、特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いVsus耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、トレンチコンタクト構造を有するトレンチゲート型の半導体装置であって、半導体基板の上部側に形成された第1導電型の第1の半導体層と、前記第1の半導体層上に形成された第2導電型の第2の半導体層と、前記第2の半導体層上に形成された第1導電型の第3の半導体層と、前記第2の半導体層及び前記第3の半導体層を厚さ方向に貫通し、前記第1の半導体内に達するようにして形成された複数のゲートトレンチと、前記複数のゲートトレンチ内においてゲート絶縁膜を介して形成された複数のゲート電極と、前記ゲートトレンチの間において、前記第3の半導体層の厚さ方向において形成された、縦方向の断面が楕円形状の複数のコンタクトトレンチと、前記複数のコンタクトトレンチ内の下部よりも下方にのみ位置するようにして形成された第2導電型の不純物領域と、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして形成された第1の電極と、前記半導体基板の裏面上に形成された第2の電極と、を具えることを特徴とする、半導体装置に関する。
また、本発明の一態様は、トレンチコンタクト構造を有するトレンチゲート型の半導体装置の製造方法であって、半導体基板の主面上に第1導電型の第1の半導体層を形成する工程と、前記第1の半導体層上に第2導電型の第2の半導体層を形成する工程と、前記第2の半導体層上に第1導電型の第3の半導体層を形成する工程と、前記第1の半導体層、前記第2の半導体層及び前記第3の半導体層に対し、第1のマスクを介してエッチング処理を施し、前記第2の半導体層及び前記第3の半導体層を厚さ方向に貫通し、前記第1の半導体内に達するようにして複数のゲートトレンチを形成する工程と、前記複数のゲートトレンチ内においてゲート絶縁膜を介して複数のゲート電極を形成する工程と、前記第3の半導体層に対し、第2のマスクを介して等方性エッチング処理を施し、前記ゲートトレンチの間において、前記第3の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成する工程と、前記複数のコンタクトトレンチ内の下部に対してのみ第2導電型のイオン注入を行ない、これらコンタクトトレンチの下部よりも下方にのみ位置する第2導電型の不純物領域を形成する工程と、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第1の電極を形成する工程と、前記半導体基板の裏面上に第2の電極を形成する工程と、を具えることを特徴とする、半導体装置の製造方法に関する。
上記態様によれば、特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いVsus耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供することができる。
以下、本発明の具体的な実施形態について説明する。
(半導体装置)
図1は、本発明の一実施形態であるMOS型トランジスタからなる半導体装置の構成を概略的に示す斜視図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。
図1は、本発明の一実施形態であるMOS型トランジスタからなる半導体装置の構成を概略的に示す斜視図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。
図1に示す半導体装置10においては、n+型シリコン基板11の主面上に、第1の半導体層としてのn−型エピタキシャルシリコン半導体層12、第2の半導体層としてのp型シリコン半導体層13、及び第3の半導体層としてのn+型シリコン半導体層14が順次に形成されている。また、p型シリコン半導体層13及びn+型シリコン半導体層14を厚さ方向に貫通するとともに、n−型エピタキシャルシリコン半導体層12内に至るようにして、複数のゲートトレンチ21が互いに略平行となるようにして形成されている。
なお、MOS型トランジスタの一種であるIGBTの場合は、上述のn+型シリコン基板11に代わりp+型シリコン基板の主面上にn+型シリコン半導体層を介して第1の半導体層としてのn−型シリコン半導体層12が形成されている。また、上述及び後述する各層の導電型については、全て反対導電型であっても勿論よい。
また、各ゲートトレンチ21内には、ゲート絶縁膜22を介してゲート電極23が形成されている。さらに、各ゲート電極23上には埋め込み層間絶縁膜24が形成されている。また、ゲートトレンチ21間には、n+型シリコン半導体層14の厚さ方向において、ゲートトレンチ21の長さ方向に沿った縦断面が楕円形状のコンタクトトレンチ31が複数形成されている。
さらに、各コンタクトトレンチ31の下部31Aには、p+不純物領域32が形成されている。コンタクトトレンチ31内には、図示しない第1の電極が形成されているが、p+不純物領域32が形成されていることにより、前記第1の電極と、コンタクトトレンチ31とのコンタクト抵抗を低減することができる。また、n+型シリコン基板11の裏面上には第2の電極15が形成されている。
本実施形態において、n−型エピタキシャルシリコン半導体層12はドレイン層として機能し、p型シリコン半導体層13はベース層として機能し、n+型シリコン半導体層14はソース層として機能する。また、前記第1の電極はソース電極として機能し、第2の電極15はドレイン電極として機能する。この結果、本実施形態における半導体装置は、縦型電界効果トランジスタ(MOSFET)として機能する。
本実施形態では、図示しない第1の電極であるソース電極が、楕円形状に形成されたコンタクトトレンチ31を埋設するようにして形成している。その結果、ゲートオフ時に発生するキャリアの移動度が十分に高くなるので、Vsus耐性の低下を抑制することができる。
また、以下に説明する製造方法に従って、p+不純物領域32を形成する際の不純物注入がコンタクトトレンチ31の下部31Aのみに行われ、その側面には行われないために、n+型シリコン半導体層14の、コンタクトトレンチ31に露出した側面に上記不純物が注入されることがなくなり、前記側面におけるn型不純物の濃度を実質的に低減させることがない。また、上記ソース電極は、コンタクトトレンチ31を埋設するようにして形成されるので、前記ソース電極とコンタクトトレンチ31との接触面積が増大することになる。結果として、前記ソース電極とコンタクトトレンチ31とのコンタクト抵抗が低減されるので、オン抵抗も低減されるようになる。
さらに、コンタクトトレンチ31は、n+型シリコン半導体層14においてのみ形成されるため、セルサイズが十分に小さくなっても、そのアスペクト比は小さく保持することができる。したがって、複雑な技術などを用いることなく、コンタクトトレンチ31内に上述したソース電極を、隙間を生じることなく形成することができるようになる。
また、以下に示すように、コンタクトトレンチ31はゲートトレンチ21〜層間絶縁膜24までを形成した後に等方性エッチングによって形成するが、コンタクトトレンチ31は、n+型シリコン半導体層14において形成するものであるため、その形成の際における横方向エッチングは層間絶縁膜24によって抑止されるようになる。したがって、コンタクトトレンチ31を簡易に形成することができる。また、層間絶縁膜24のエッチング抑止効果によって、ソース層であるn+型シリコン半導体層14に対するパターニングを省略することができる。
(半導体装置の製造方法)
次に、上記半導体装置の製造方法について説明する。なお、本例では、上記半導体装置の製造方法における特徴部分を中心に説明する。
次に、上記半導体装置の製造方法について説明する。なお、本例では、上記半導体装置の製造方法における特徴部分を中心に説明する。
図2〜7は、本実施形態における製造方法を説明するための工程図である。図2は、製造過程にあるアセンブリの上平面図であり、図3は、図2に示すアセンブリの断面図である。図4は、同じく製造過程にあるアセンブリの上平面図であり、図5は、図4に示すアセンブリをA−A線に沿って切った場合の断面図であり、図6は、図4に示すアセンブリをB−B線に沿って切った場合の断面図である。また、図7及び図8は、それぞれ図5及び図6に相当する次工程下のアセンブリ状態を示す断面図である。
図2及び3に示すように、最初に、例えば、基板濃度1×1020cm−3のn+型シリコン基板11上に、1×1016cm-3程度の不純物濃度のn−型エピタキシャルシリコン半導体層12を約5μmの厚さに成長させる。次いで、n−型エピタキシャルシリコン半導体層12上に、p型不純物、例えばボロン(B)を1×1013cm−2〜1×1014cm−2で含むp型シリコン半導体層13を厚さ約1μm程度に形成する。次いで、p型シリコン半導体層13上に、n型不純物濃度、例えばヒ素(As)を1×1020cm−3程度の割合で含むn+型シリコン半導体層14を厚さ0.4μm程度に形成する。
なお、IGBTの場合はp+型シリコン基板の上部側にn−型シリコン半導体層12を形成することになる。
次いで、このようにして得た積層体に対して、図示しない所定のパターン形状に加工されたレジストからなる第1のマスクを形成し、RIEなどの異方性エッチング処理を実施して、p型シリコン半導体層13及びn+型シリコン半導体層14を厚さ方向に貫通するとともに、n−型エピタキシャルシリコン半導体層12内に至るようにして、複数のゲートトレンチ21を形成する。次いで、前記第1のマスクを除去した後、ゲートトレンチ21に対して例えば熱酸化処理を施し、その内壁面にゲート絶縁膜22を形成する。その後、CVD法などの成膜技術を用いることによって、ゲートトレンチ21を埋設するようにして、n型不純物が高濃度にドープされたポリシリコンなどを形成してゲート電極23を形成するとともに、層間絶縁膜24を形成する。
次いで、図4〜6に示すように、上述のようにして得たアセンブリに対して、ゲートトレンチ21の略直交するような開口部を有するようにパターニングされたレジストからなる第2のマスク35を形成する。次いで、第2のマスク35を介して、n+型シリコン半導体層14にCDE(chemical dry etching)などの等方性エッチング処理を行う。すると、第2のマスク35の下方には、n+型シリコン半導体層14が厚さ方向において部分的に除去して形成された、縦断面形状が楕円形のトレンチコンタクト31が形成されるようになる。
この際、層間絶縁膜24は、上記等方性エッチングにおける横方向エッチングのストッパーとして機能する。また、層間絶縁膜24のエッチング抑止効果によって、ソース層であるn+型シリコン半導体層14に対するパターニングを省略することができる。
なお、CDE(chemical dry etching)などの等方性エッチング処理を用いてトレンチコンタクト31を形成するため、図5に示すように、トレンチコンタクト31は、第2のマスク35の開口幅よりも大きな径の断面形状を有するようにして形成される。
また、等方性エッチングであれば、CDE以外の方法を用いることもできるが、上述のような縦断面形状が楕円形のトレンチコンタクト31は、上記CDEを利用することによって簡易に形成することができる。
次いで、第2のマスク35を介して、例えばボロン(BF2)などをトレンチコンタクト31内に向けてイオン注入する。この際、第2のマスク35の端部は、トレンチコンタクト31内に突出し、庇状となっているので、前記イオン注入は、n+型シリコン半導体層14の、コンタクトトレンチ31に露出した側面に対して実施されることなく、トレントコンタクト31の下部31Aに対してのみに実施されるようになる。したがって、n+型シリコン半導体層14の、前記側面におけるn型不純物の濃度を実質的に低減させることがなく、トレントコンタクト31内の下方にのみn+型シリコン半導体層14からp型シリコン半導体層13に達するp+不純物領域32を形成することができる。
次いで、図7及び8に示すように、第2のマスク35を除去した後、得られたアセンブリ上に、トレンチコンタクト31を埋設するようにして電極材料を堆積し、上記ソース電極として機能する第1の電極16を形成する。その後、n+型シリコン基板11の裏面側にドレイン電極として機能する第2の電極15を形成し、図1に示すような縦型電界効果トランジスタを形成する。
上述のように、本実施形態における製造方法では、第1の電極(ソース電極)16を、楕円形状に形成されたコンタクトトレンチ31を埋設するようにして形成するので、ゲートオフ時に発生するキャリアの移動度が十分に高くなり、Vsus耐性の低下を抑制することができる。
また、コンタクトトレンチ31に対して庇状に張り出した第2のマスク35を介してイオン注入が実施されるので、p+不純物領域32を形成する際の不純物注入がコンタクトトレンチ31の下部31Aのみに行われ、その側面には行われないために、n+型シリコン半導体層14の、コンタクトトレンチ31に露出した側面に上記不純物が注入されることがなくなり、前記側面におけるn型不純物の濃度を実質的に低減させることがない。また、上記ソース電極16は、コンタクトトレンチ31を埋設するようにして形成されるので、ソース電極16とコンタクトトレンチ31との接触面積が増大することになる。結果として、ソース電極16とコンタクトトレンチ31とのコンタクト抵抗が低減されるので、オン抵抗も低減されるようになる。
さらに、コンタクトトレンチ31は、n+型シリコン半導体層14においてのみ形成されるため、セルサイズが十分に小さくなっても、そのアスペクト比は小さく保持することができる。したがって、複雑な技術などを用いることなく、コンタクトトレンチ31内に上述したソース電極16を、隙間を生じることなく形成することができるようになる。
また、コンタクトトレンチ31は等方性エッチングによって形成するが、コンタクトトレンチ31は、n+型シリコン半導体層14において形成するものであるため、その形成の際における横方向エッチングは層間絶縁膜24によって抑止されるようになる。したがって、コンタクトトレンチ31を簡易に形成することができる。また、層間絶縁膜24のエッチング抑止効果によって、ソース層であるn+型シリコン半導体層14に対するパターニングを省略することができる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
10 半導体装置(縦型電界効果トランジスタ)
11 n+型シリコン基板
12 n−型エピタキシャルシリコン半導体層(第1の半導体層)
13 p型シリコン半導体層(第2の半導体層)
14 n+型シリコン半導体層(第3の半導体層)
15 ドレイン電極(第2の電極)
16 ソース電極(第1の電極)
21 ゲートトレンチ
22 ゲート絶縁膜
23 ゲート電極
24 層間絶縁膜
31 コンタクトトレンチ
32 p+型不純物領域
11 n+型シリコン基板
12 n−型エピタキシャルシリコン半導体層(第1の半導体層)
13 p型シリコン半導体層(第2の半導体層)
14 n+型シリコン半導体層(第3の半導体層)
15 ドレイン電極(第2の電極)
16 ソース電極(第1の電極)
21 ゲートトレンチ
22 ゲート絶縁膜
23 ゲート電極
24 層間絶縁膜
31 コンタクトトレンチ
32 p+型不純物領域
Claims (5)
- トレンチコンタクト構造を有するトレンチゲート型の半導体装置であって、半導体基板の主面の上部側に形成された第1導電型の第1の半導体層と、
前記第1の半導体層上に形成された第2導電型の第2の半導体層と、
前記第2の半導体層上に形成された第1導電型の第3の半導体層と、
前記第2の半導体層及び前記第3の半導体層を厚さ方向に貫通し、前記第1の半導体内に達するようにして形成された複数のゲートトレンチと、
前記複数のゲートトレンチ内においてゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲートトレンチの間において、前記第3の半導体層の厚さ方向において形成された、縦方向の断面が楕円形状の複数のコンタクトトレンチと、
前記複数のコンタクトトレンチの下部よりも下方にのみ位置するようにして形成された第2導電型の不純物領域と、
前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして形成された第1の電極と、
前記半導体基板の裏面上に形成された第2の電極と、
を具えることを特徴とする、半導体装置。 - 前記不純物領域は、前記複数のコンタクトトレンチそれぞれの下方に前記第3の半導体層から前記第2の半導体層に達して形成されていることを特徴とする、請求項1に記載の半導体装置。
- トレンチコンタクト構造を有するトレンチゲート型の半導体装置の製造方法であって、半導体基板の主面の上部側に第1導電型の第1の半導体層を形成する工程と、
前記第1の半導体層上に第2導電型の第2の半導体層を形成する工程と、
前記第2の半導体層上に第1導電型の第3の半導体層を形成する工程と、
前記第1の半導体層、前記第2の半導体層及び前記第3の半導体層に対し、第1のマスクを介してエッチング処理を施し、前記第2の半導体層及び前記第3の半導体層を厚さ方向に貫通し、前記第1の半導体内に達するようにして複数のゲートトレンチを形成する工程と、
前記複数のゲートトレンチ内においてゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記第3の半導体層に対し、第2のマスクを介して等方性エッチング処理を施し、前記ゲートトレンチの間において、前記第3の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成する工程と、
前記複数のコンタクトトレンチ内の下部に対してのみ第2導電型のイオン注入を行い、これらコンタクトトレンチの下部よりも下方にのみ位置する第2導電型の不純物領域を形成する工程と、
前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第1の電極を形成する工程と、
前記半導体基板の裏面上に第2の電極を形成する工程と、
を具えることを特徴とする、半導体装置の製造方法。 - 前記第2導電型の不純物領域を形成する工程は、前記第2のマスクを介してイオン注入を行うことを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記等方性エッチング処理が、CDE(chemical dry etching)であることを特徴とする、請求項3又は4に記載の半導体装置の製造方法。
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