JP2018056463A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】スイッチング特性が良好であり、オフ時の耐圧が高い半導体装置を得る。【解決手段】トレンチＴの隅側の形状は、深さＰ１よりも下側でＲ形状、すなわち曲率半径がＲ１の曲面形状とされる。また、トレンチＴの側壁におけるゲート酸化膜２１の図中左右方向に沿った厚さをＴ０、トレンチＴの底部中央部でのゲート酸化膜２１の図中上下方向に沿った厚さをＴ１として、Ｔ１＞Ｔ０となるように形成される。ゲート酸化膜２１は、深さＰ２よりも下側でＲ形状（曲率半径Ｒ２）とされる。また、Ｒ２≦Ｒ１とされる。【選択図】図２

Description

本発明は、トレンチ内にゲート電極が設けられた半導体装置の構造、その製造方法に関する。
大電流のスイッチング動作のために、パワーＭＯＳＦＥＴが用いられており、動作電流を大きくとるために、ゲート電極を半導体基板中のトレンチ（溝）内に設けたトレンチゲート型の素子が特に好ましく用いられている。トレンチゲート型のパワーＭＯＳＦＥＴにおいては、オン時にはトレンチ側壁に誘起されたチャネルを介してソース・ドレイン間に電流が流れる。特許文献１に記載されるように、パワーＭＯＳＦＥＴのスイッチング特性を向上させるためには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを小さくすることと、オン抵抗（オン時のソース・ドレイン間の抵抗）を低減することとが要求される。ここで、帰還容量Ｃｒｓｓはゲート・ドレイン間の容量となり、入力容量Ｃｉｓｓは、ゲート・ソース間の容量と帰還容量Ｃｒｓｓとの和となる。このため、良好なスイッチング特性を実現するためには、ゲート・ソース間の容量とゲート・ドレイン間の容量を共に低減することが要求される。ここで、ゲート・ドレイン間の容量の成分として、例えばゲート電極とトレンチ底部との間に形成される容量がある。この容量成分は、本来のＭＯＳ動作には直接関わらず、この構造において付随的に形成される寄生容量であるため、この容量成分を低減することがＣｒｓｓの低減においては特に重要である。ゲート酸化膜を厚くすればこの容量成分を低減させることができるが、オン抵抗の減少のためには、ゲート酸化膜をある程度薄くすることが要求される。
このため、特許文献１に記載のパワーＭＯＳＦＥＴにおいては、シリコンで構成された半導体基板において、トレンチ内におけるチャネル誘起と直接関係のない部分であるトレンチの底部や上部における酸化膜（ゲート酸化膜）を局所的に厚くすることによって、ゲート・ドレイン間容量とゲート・ソース間容量を低減している。一方、チャネルが形成される部分であるトレンチの側壁におけるゲート酸化膜は薄くされる。この構造によって、寄生容量を低減してＣｉｓｓ、Ｃｒｓｓを低減すると共に、オン抵抗を低減することができる。
また、特にパワーＭＯＳＦＥＴはソースとドレイン間に高電圧が印加されて動作するため、オフ時におけるソース（ゲート）・ドレイン間の耐圧が高いことも要求される。一様な膜厚のゲート酸化膜が用いられた場合には、ゲート酸化膜の絶縁破壊は、特にトレンチ底部において発生しやすいため、特許文献１に記載の技術においては、トレンチの底部における酸化膜を厚くすることによって、この耐圧も高まる。
特開２００９−９４４８４号公報
パワーＭＯＳＦＥＴを更に高電圧に対応させるためには、近年、シリコンよりも禁制帯幅が広く、かつ同様にＭＯＳＦＥＴを形成することのできる炭化ケイ素（ＳｉＣ）が、シリコンの代わりに用いられている。ＳｉＣで構成された半導体基板を用いて同様にトレンチ型のパワーＭＯＳＦＥＴを構成することによって、耐圧が高く高電圧動作により適したパワーＭＯＳＦＥＴを得ることができる。
ＳｉＣを用いた場合でも、ゲート酸化膜としてはシリコンを用いた場合と同様のＳｉＯ２が用いられ、この場合には、特にゲート酸化膜の絶縁破壊による耐圧低下の問題が顕著となった。このため、ＳｉＣが用いられ、高電圧の動作が行われる場合には、特許文献１に記載の技術のようにトレンチ底部の酸化膜を局所的に厚くした構造でも、耐圧は不十分となった。
この点について以下に説明する。まず、図６（ａ）は、トレンチ内のゲート酸化膜厚が一様である従来の半導体装置（パワーＭＯＳＦＥＴ）の模式的な断面を示す。ここでは、パワーＭＯＳＦＥＴにおけるトレンチ周囲の領域についてのみが単純化して記載されている。ここで用いられる半導体基板９０においては、ドレイン側と連結した低濃度のｎ型であるｎ−層９１（ドリフト層）上に、ｐ型のｐ層９２（ボディ層）、高濃度のｎ型であるｎ＋層９３（ドレイン領域）が下側から順次形成されている。トレンチＴは、半導体基板９０の表面からｎ＋層９３及びｐ層９２を貫通してｎ−層９１まで達するように形成されており、その内壁にはゲート酸化膜９４が一様な厚さで形成されている。ゲート電極９５は、このトレンチＴを埋め込むように形成されている。ここで、ゲート酸化膜９４の厚さは、オン電流やゲート容量を考慮し、良好なスイッチング特性が得られる範囲で薄く設定される。チャネルはゲート電極９５と対向してトレンチＴの側壁を構成するｐ層９２に誘起され、オン時にはｎ＋層９３とｎ−層９１との間をチャネルを介した電流が流れ、かつｎ−層９１を図中上下方向に流れる。オフ時（ゲート電圧が接地電圧あるいはソース電圧と等しい場合）においては、チャネルは形成されず、ｎ＋層９３とｎ−層９１との間は空亡層によって絶縁される。この構造、高電圧が印加されるドレイン（ｎ−層９１）側と接地電位となるゲート電極９５とは近接し、これらの間の耐圧はゲート酸化膜９１の絶縁破壊によって定まり、ゲート酸化膜９４において電界集中が最も大きくなる箇所は図６（ａ）における領域Ａであった。すなわち、形状が急峻に変化するトレンチＴ底部の隅におけるゲート酸化膜９４において絶縁破壊が発生しやすかった。
一方、図６（ｂ）は、特許文献１に記載の技術のように、トレンチＴ内の酸化膜（ゲート酸化膜９４）を、トレンチＴの側壁では図６（ａ）と同様に薄く、かつトレンチＴの底部ではゲート・ドレイン間容量を低減するために厚く設定した場合の構造である。前記の通り、この構造によって、図６（ａ）の構造よりも耐圧を高めることができる。このため、図６（ａ）の構造よりもオフ時において高い電圧を印加し、この構造において絶縁破壊が発生する箇所を調べたところ、図６（ｂ）における領域Ｂで絶縁破壊が発生した。すなわち、トレンチＴの底部でゲート酸化膜を厚くしたことによって耐圧は高まるものの、やはりトレンチＴの底部側におけるゲート酸化膜９４の隅の部分で絶縁破壊が発生した。すなわち、図６（ｂ）の構造においても、トレンチＴの底部側で局所的に絶縁破壊が発生することは、ゲート酸化膜９４が一様に薄い図６（ａ）の場合と同様であった。
このため、特許文献１に記載の技術においては、耐圧は改善されるものの、トレンチＴ内のゲート酸化膜９４中において局所的に絶縁破壊が生ずるために耐圧が制限されるという点は同様であった。このため、その耐圧は、高電圧用のパワーＭＯＳＦＥＴとしては、やはり不十分であった。
このため、スイッチング特性が良好であり、オフ時の耐圧が高い半導体装置が望まれた。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成された前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域上に形成された前記第１導電型の第３半導体領域と、を具備する半導体基板が用いられ、前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通する深さで形成されるトレンチと、前記トレンチの内面に形成されたゲート酸化膜と、前記トレンチの内面との間に前記ゲート酸化膜を介して形成されたゲート電極と、を具備し、前記第１半導体領域と前記第３半導体領域との間に流れる電流のオン・オフが前記ゲート電極の電位で制御される半導体装置であって、前記トレンチの延伸方向と垂直な断面視において、前記トレンチの開口幅をＤとして、前記トレンチの底部の隅の曲率半径Ｒ１がＤ／１０≦Ｒ１≦Ｄ／２の範囲であり、前記ゲート酸化膜は、前記トレンチ内における底部側の膜厚が、前記トレンチ内の側面における膜厚よりも厚く、かつ前記トレンチの底部の隅から前記トレンチの中央に向かって徐々に厚くされたことを特徴とする。
本発明の半導体装置は、前記トレンチの底部の隅に形成される前記ゲート酸化膜の曲率半径Ｒ２が、前記曲率半径Ｒ１に対し０．１〜１．０の範囲であることを特徴とする。
本発明の半導体装置において、前記曲率半径Ｒ１によって形成されるＲ形状の開始点Ｐ１は、前記曲率半径Ｒ２によって形成されるＲ形状の開始点Ｐ２よりも前記半導体基板の深い位置に配置されたことを特徴とする。
本発明の半導体装置は、上面視における前記トレンチに隣接した領域において、前記ゲート電極は、前記側面における膜厚よりも厚く形成された前記ゲート酸化膜を介して、前記半導体基板の表面と対向する部分を具備することを特徴とする。
本発明の半導体装置は、上面視における前記トレンチに隣接した領域において、前記側面における膜厚よりも厚く形成された前記ゲート酸化膜を介して、前記半導体基板の表面と対向する部分を具備することを特徴とする。
本発明の半導体装置において、前記半導体基板は炭化ケイ素（ＳｉＣ）で構成されたことを特徴とする。
本発明の半導体装置において、前記半導体基板は４Ｈ−ＳｉＣで構成され、前記半導体基板の表面は〔０００１〕Ｃ面で構成されたことを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記半導体基板に前記トレンチを形成するトレンチ形成工程と、前記トレンチ形成工程後に、前記半導体基板を熱酸化することによって、前記底部側の膜厚が、前記側面における膜厚よりも厚い前記ゲート酸化膜を形成するゲート酸化工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記トレンチ形成工程と前記ゲート酸化工程の間に、非酸化雰囲気での熱処理を行うことによって前記底部の隅の断面をＲ形状とするＲ形状形成工程を具備することを特徴とする。
本発明は以上のように構成されているので、スイッチング特性が良好でありオフ時の耐圧が高い半導体装置を得ることができる。
本発明の実施の形態に係る半導体装置の断面図である。 本発明の実施の形態に係る半導体装置におけるトレンチ底部の構造を拡大して示す断面図である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。 本発明の実施の形態に係る半導体装置の変形例の断面図である。 従来のトレンチゲート型の半導体装置中のゲート酸化膜における電界集中が発生する箇所を模式的に示す図である。
以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１００の断面図である。この半導体装置１００はトレンチゲート型のパワーＭＯＳＦＥＴであり、高濃度にドナーが添加されたｎ型（第１導電型）のｎ＋層（ドレイン層）１１、低濃度にドナーが添加されたｎ−層（ドリフト層：第１半導体領域）１２、低濃度にアクセプタが添加されたｐ型（第２導電型）のｐ層（ボディ層：第２半導体領域）１３、高濃度にドナーが添加されたｎ＋層（ソース領域：第３半導体領域）１４、高濃度にアクセプタが添加されたｐ＋層１５が形成され、全体がＳｉＣで構成された半導体基板１０が用いられる。ＳｉＣの結晶型は六方晶系の４Ｈ−ＳｉＣとされ、半導体基板１０表面の面方位は〔０００１〕Ｃ面とされる。
また、この半導体基板１０にはその表面側（ｎ＋層１４側）からｎ−層１２に達するトレンチ（溝）Ｔが形成されており、図１においては、トレンチＴの延伸方向に垂直な断面が示されている。また、トレンチＴの内面にＳｉＯ２で構成されたゲート酸化膜２１が形成された状態で、ゲート電極（制御電極）２２が、トレンチＴの内部を埋め込むように形成される。
また、半導体基板１０の上面（表面）側ではｎ＋層１４及びｐ＋層１５と接続されたソース電極（第１主電極）２３が形成され、下面（裏面）側ではｎ＋層１１と裏面全体にわたり接するドレイン電極（第２主電極）２４が形成される。上面側においては、ゲート電極２２とソース電極２３とはＳｉＯ２で構成された層間絶縁層２５によって絶縁される。前記の通り、ソース電極２３・ドレイン電極２４間に流れる電流のオン・オフがゲート電極２２に印加される電圧で制御され、この電流は、ｐ層１３におけるトレンチＴの側壁となる領域、ｎ−層（ドリフト層）１２を上下方向に流れる。
また、実際にはトレンチＴは半導体基板１０において図１における左右方向に複数並行に形成され、各トレンチＴに対応して図１の構造が複数形成される。この際、ソース電極２３、ドレイン電極２４はこれらの構造の間で共通とされ、各構造におけるゲート電極２２は、図示の範囲外で電気的に接続される。このため、図１の構造をもつトレンチ型のパワーＭＯＳＦＥＴが複数並列に接続され、これによって、共通のソース電極２３、ドレイン電極２４間に大電流を流すことができ、そのオン・オフはゲート電極２２に印加された電圧で定まる。通常はソース電極２３は接地電位とされ、ドレイン電極２４には５００Ｖ以上の高電圧が印加されて使用される。ソース電極２３の電位は、オフ時には零（接地電位）、オン時には１０Ｖ程度とされる。上記の点については、従来より知られるトレンチゲート型のパワーＭＯＳＦＥＴと同様である。
この半導体装置１００は、トレンチＴの断面形状、及びその内面に形成されたゲート酸化膜２１の断面形状に特徴を有する。図１におけるトレンチＴの底部側の形状を拡大して図２に示す。この構造においては、トレンチＴの断面形状における底部の両隅がＲ形状とされている。また、この形状のトレンチＴの内面に形成されたゲート酸化膜２１の底部の両隅もこれに伴ってＲ形状とされるが、その膜厚は一様ではなく、底面側で厚く形成される。
図２においては、トレンチＴの底面左側のみについて詳細に記載されているが、実際にはトレンチＴ及びその内部の構造は、トレンチＴの中心から左右対称である。まず、トレンチＴの隅側の形状は、深さＰ１よりも下側でＲ形状、すなわち曲率半径がＲ１の曲面形状とされる。深さＰ１は、ｐ層１３よりも下側のｎ−層１２中に位置する。また、トレンチＴの側壁におけるゲート酸化膜２１の図中左右方向（半導体基板１０の厚さ方向と垂直な方向）に沿った厚さをＴ０、トレンチＴの底部中央部でのゲート酸化膜２１の図中上下方向（半導体基板１０の厚さ方向）に沿った厚さをＴ１として、Ｔ１＞Ｔ０となるように、すなわち、ゲート酸化膜２１はトレンチＴ内において側壁よりも底部において厚く形成される。トレンチＴ側壁における厚さＴ０のゲート酸化膜２１は、ＭＯＳ構造におけるチャネル形成に直接寄与する部分であり、Ｔ０はこの特性に応じて適宜設定される。具体的には、Ｔ０は３０ｎｍ以上１００ｎｍ以下の範囲とされる。一方、Ｔ１はＴ１＞Ｔ０の範囲で５０ｎｍ以上４００ｎｍ以下とされる。
また、上記のようにトレンチＴの底面側の形状がＲ形状（曲率半径Ｒ１）とされていることに対応して、ゲート酸化膜２１は、深さＰ２よりも下側でＲ形状（曲率半径Ｒ２）とされる。深さＰ２も、ｐ層１３よりも下側のｎ−層１２中に位置するが、深さＰ１よりも浅い、すなわち、よりｐ層１３に近い側にある。また、Ｒ２≦Ｒ１とされる。このため、トレンチＴの底部における中央部から外れた箇所におけるゲート酸化膜２１の上下方向に沿った厚さをＴ２とすると、Ｔ２＜Ｔ１となる。ただし、Ｔ２＞Ｔ０であり、Ｔ０＜Ｔ２＜Ｔ１となる。
このため、この半導体装置１００においても、特許文献１に記載の構造と同様に、ゲート電極２２とトレンチＴ底部のｎ−層１２との間の容量が低減され、ゲート・ドレイン間容量を低減することができる。また、この構造においては、トレンチＴの断面形状、ゲート酸化膜２１の断面形状が緩やかとなるため、図６（ａ）（ｂ）のような電界集中が発生しにくい。すなわち、上記の構成により、トレンチＴ及びその内部のゲート酸化膜２１（ゲート電極２２）の断面形状において、形状が急峻に変動する箇所をなくし、かつトレンチＴの底部側で特にゲート酸化膜２１を厚くすることができる。これによって、図６（ａ）（ｂ）に示されたようなゲート酸化膜２１内における電界集中が発生しやすくなる箇所が形成されることを抑制することができる。これによって、図６（ｂ）の構造と比べて、更に耐圧を高めることができる。一方で、トレンチＴの側壁におけるゲート酸化膜２１は底部よりも薄く保つことができる。このため、良好なスイッチング特性と高い耐圧を得ることができる。
ここで、図２において、Ｒ１が大きいほうが上記の効果が顕著となるが、トレンチTの開口幅をＤとしてＲ１＞Ｄ／２とした場合には、トレンチＴ底面の中央部の形状が鋭くなる（急峻に変動する）ことがある。トレンチＴ内の断面形状を緩やかにしてこれを抑制するためには、底面中央部に平坦な部分が設けられるように、Ｄ／１０≦Ｒ１≦Ｄ／２の範囲内とすることが好ましい。これに対応して、Ｒ２は、Ｒ１以下であり、Ｒ１の０．１〜１．０の範囲であることが好ましく、更に好ましくは０．５〜１．０、更には０．７〜１．０の範囲とすることが好ましい。また、前記の通り、深さＰ２は深さＰ１よりも浅いが、これらの間の差（深さの差）は、ゲート酸化膜２１の底部における最大厚さＴ１の７０％程度とすることが好ましい。Ｔ１を上記のように５０ｎｍ以上４００ｎｍ以下とした場合、Ｐ２とＰ１の差は３０ｎｍ〜２８０ｎｍ程度となる。トレンチＴの開口幅Ｄは０．２μｍ以上、１．５μｍ以下であり、典型的には１μｍ程度である。トレンチＴの深さは上記の構造には直接関連しないが、典型的には１μｍ程度であり、ｐ層１３、ｎ＋層１４の厚さに応じて適宜設定される。
以上の構成によって、トレンチＴ内における側壁のゲート酸化膜２１を薄く維持したまま底面側のゲート酸化膜２１を厚くし、かつトレンチＴ内の構造全体の形状変化を緩やかにすることにより、ゲート酸化膜２１中における局所的な電界集中を抑制することができる。
また、上記の半導体装置１００を、以下に説明するように、容易に製造することができる。図３、（ａ）〜（ｅ）、図４（ｆ）〜（ｈ）は、この製造工程を示す工程断面図です。ここでは、図１の構造が２つ並列に形成された部分についての断面が示されている。
まず、図３（ａ）に示されるように、ｎ＋層（ドレイン層）１１、ｎ−層（ドリフト層）１２、ｐ層１３、ｎ＋層１４、ｐ＋層１５が形成された半導体基板１０を準備する。半導体基板１０は４Ｈ−ＳｉＣの単結晶で構成されている。ｎ−層１２、ｐ層１３は、ｎ＋層１１上にエピタキシャル成長あるいは不純物拡散又はイオン注入を順次行うことによって形成することができる。また、ｎ＋層１４、ｐ＋層１５は、ｐ層１３に対して不純物拡散又はイオン注入を局所的に行うことによって、半導体基板１０の表面に局所的に形成することができる。なお、イオン注入で各層を形成する場合には、イオン注入の後でドナー、アクセプタの活性化のための熱処理を行う必要があるが、この段階ではイオン注入のみを行い、熱処理は、後で一括して行ってもよい。
次に、図３（ｂ）に示されるように、トレンチＴを形成する（トレンチ形成工程）。この工程は、例えばフォトレジストをマスクとしてＳｉＣを局所的にドライエッチングすることによって行われる。ドライエッチングは異方性であるため、これによって半導体基板１０は表面から垂直に掘り下げされる。この際、トレンチＴの開口幅はフォトレジストの開口で定まり、その深さは、エッチング時間によって制御することができ、トレンチＴの底面がｎ−層１２中に来るように調整される。この段階では、トレンチＴの断面形状は略矩形となり、図２における底部の両隅の曲率半径Ｒ１は零に近く、両隅が直角に近い形状となっている。
次に、図３（ｃ）に示されるように、非酸化雰囲気で高温の熱処理を行うことによって、半導体基板１０を構成するＳｉＣにリフロー状態を発生させ、トレンチＴ底部の両隅をＲ形状とすることができる（Ｒ形状形成工程）。この際の曲率半径は、熱処理時間によって調整することができる。
その後、図３（ｄ）に示されるように、酸化雰囲気での熱処理を行うことによって、トレンチＴの内部を含む半導体基板１０の全面にゲート酸化膜２１を形成することができる（ゲート酸化工程）。この際、半導体基板１０を構成する４Ｈ−ＳｉＣの熱酸化速度には面方位依存性があり、特に〔０００１〕Ｃ面の熱酸化速度は他の面（例えばこれと直交する面）と比べて大きい。このため、図２に示されたような、トレンチＴ内部において底部側で厚く、側壁で薄くゲート酸化膜２１を形成することができる。この際、トレンチＴの両隅側は前記の通りＲ形状とされるため、この部分では面方位が〔０００１〕Ｃ面から徐々に変動する。このため、これに応じてゲート酸化膜２１の膜厚もトレンチＴの形状に応じて徐々に変化し、底部中央側で厚く、両隅側に向かって徐々に薄くなるように変動する。これによって、図１、２に示されたゲート酸化膜２１の断面形状を実現することができる。
その後、図３（ｅ）に示されるように、高濃度に不純物が添加された導電性の多結晶シリコン層３０をＣＶＤによって半導体基板１０の前面に形成する。この際、多結晶シリコン層３０によってトレンチＴ内が埋め込まれるような条件で十分に厚く多結晶シリコン層３０を成膜する。
その後、図４（ｆ）に示されるように、平面視におけるトレンチＴの周辺のみにおいて多結晶シリコン層３０及びゲート酸化膜２１が残存するように、これらをエッチングする。この工程は、これらを残存させるべき領域にフォトレジスト等のマスクを形成し、多結晶シリコン層３０、ゲート酸化膜２１を順次エッチングすることによって行われる。これによって残存した多結晶シリコン層３０はゲート電極２２となる。トレンチＴ内のゲート電極２２の形状は、トレンチＴ内のゲート酸化膜２１の形状を反映する。
その後、図４（ｇ）に示されるように、半導体基板１０の表面側において露出するゲート電極２２、ゲート酸化膜２１を覆うように、層間絶縁層２５を局所的に形成する。層間絶縁層２５は、ゲート酸化膜２１と同様にＳｉＯ２で構成されるが、層間絶縁層２５は、ＣＶＤによって前面に形成された後に、図４（ｆ）の工程と同様に、不要部分をエッチング除去することによって、図４（ｇ）の形態とすることができる。
その後、図４（ｈ）に示されるように、半導体基板１０の表面側にソース電極２３、裏面側にドレイン電極２４を、それぞれ全面にわたり形成する。ソース電極２３、ドレイン電極２４は、それぞれ、これらが接する層とオーミック接触する金属材料で構成される。なお、前記の通り、複数並行して形成されたゲート電極２２は、図示の範囲外で電気的に接続される。
上記の工程により、図１の半導体装置１００を製造することができる。なお、上記の例においては、トレンチ形成工程の後でトレンチＴ底面の両隅をＲ形状とするためにＲ形状形成工程を行ったが、トレンチ形成工程におけるドライエッチング条件を調整してＲ形状を実現することもできる。また、ウェットエッチング等を用いてＲ形状を実現することもできる。
また、上記の例では、半導体基板１０の面方位を選択することによって、上記のようなゲート酸化膜２１の膜厚分布（断面形状）を実現したが、例えば熱酸化と他のＳｉＯ２成膜方法（ＣＶＤ等）を併用することによって、上記と同様のゲート酸化膜２１の膜厚分布を実現することもできる。ただし、特にＳｉＣを材料として用いる場合には、半導体基板１０の面方位を〔０００１〕Ｃ面とすることのみによって、上記の構造を特に容易に形成することができる。
なお、図１の構造においては、ゲート酸化膜２１は、上向きの面においては厚く、横向きの面（トレンチＴの側面）においては薄くなっている。この際、Ｒ形状形成工程においては、トレンチＴの底面側だけでなくトレンチＴの開口上部側もＲ形状となる。このため、半導体基板１０における上面側のトレンチＴ周囲の部分、あるいはトレンチＴの上端部付近においては、トレンチＴの底面と同様に、ゲート酸化膜２１は厚く形成される。このため、これらの部分においては、ゲート電極２２は厚いゲート酸化膜２１を介してｎ＋層１４と対向する。このため、このようにゲート電極２２をトレンチＴの上部側まで形成した場合でも、ゲート・ドレイン間の容量が増大することが抑制される。
このようにゲート電極２２をトレンチＴの上部側にも設けることにより、この部分を用いた配線構造を形成することができ、配線設計の自由度を高めることができる。上記の構造においては、こうした場合においてもゲート・ソース間の容量の増大を抑制することができる。
なお、このようにゲート電極２２をトレンチＴの上部側で形成せず、トレンチＴの内部側においてのみ設けることもできる。図５は、こうした構造を具備する半導体装置２００（上記の実施の形態の変形例）を図１に対応させて示す断面図である。この構造においては、ゲート電極２２の下部側の構造は図１と同様であるため、ゲート・ドレイン間の容量はゲート電極２２の上部の形状に関わらずゲート・ドレイン間容量は小さく、かつゲート酸化膜２１における電界集中が抑制されるという点については同様である。図５の構造は、多結晶シリコン層３０の形成（図３（ｅ））後にこれをエッチバックし、図４（ｇ）以降の工程を同様に行うことによって実現できる。
トレンチＴの幅Ｄを１μｍ、ゲート酸化膜厚としてＴ０＝５０ｎｍ、Ｔ１＝３００ｎｍ、Ｒ１＝０．３５μｍ、Ｒ２＝０．３０μｍとした図１の構造（実施例）と、Ｄ、Ｔ０を同様とした図６（ａ）の構造（比較例：Ｔ１＝Ｔ０、Ｒ１＝Ｒ２≒０）について、電界強度のシミュレーションを行ったところ、実施例では特定の箇所で電界集中は発生せず、オフ時におけるゲート酸化膜中の最大電界強度は３．０ＭＶ／ｃｍ（耐圧１５００Ｖに対応）となった。一方、比較例では図６（ａ）に示されたような電界集中が発生し、オフ時におけるゲート酸化膜中の最大電界強度（図６（ａ）におけるＡで発生）は５．０ＭＶ／ｃｍ（耐圧９００Ｖに対応）となった。すなわち、上記の構造によって、耐圧が向上することが確認された。この際、チャネルが形成される部分の構造は実施例と比較例では変わりがなく、かつ実施例では比較例よりもゲート・ドレイン間容量が低下しているために、スイッチング特性は向上している。
なお、上記の例では、トレンチＴ内のゲート酸化膜２１中の電界強度がオフ時の耐圧に与える影響が特に顕著であるＳｉＣを用いた場合について記載されたが、半導体基板が他の材料で構成された場合であっても、同様に耐圧が要求されるトレンチゲート型の素子においては、上記の構成が有効であることは明らかである。この際、上記のようなゲート酸化膜の膜厚分布を容易に実現できる半導体基板の面方位も、材料に応じて設定することができる。
また、上記の例では、ｎチャネル型のパワーＭＯＳＦＥＴについて記載されたが、ｐチャネル型であっても同様の構成が可能である。この場合には、上記と導電型をすべて逆転させた第１の半導体領域、第２の半導体領域、第３の半導体領域等を用いて、同様の効果を得ることができる。
１０、９０ 半導体基板
１１ ｎ＋層（ドレイン層）
１２、９１ ｎ−層（ドリフト層：第１半導体領域）
１３、９２ ｐ層（ボディ層：第２半導体領域）
１４、９３ ｎ＋層（ソース領域：第３半導体領域）
１５ ｐ＋層
２１、９４ ゲート酸化膜
２２、９５ ゲート電極（制御電極）
２３ ソース電極（第１主電極）
２４ ドレイン電極（第２主電極）
２５ 層間絶縁層
３０ 多結晶シリコン層
１００、２００ 半導体装置（パワーＭＯＳＦＥＴ）
Ｔ トレンチ（溝）

Claims (9)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域上に形成された前記第１導電型と逆の第２導電型の第２半導体領域と、
    前記第２半導体領域上に形成された前記第１導電型の第３半導体領域と、
    を具備する半導体基板が用いられ、
    前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通する深さで形成されるトレンチと、
    前記トレンチの内面に形成されたゲート酸化膜と、
    前記トレンチの内面との間に前記ゲート酸化膜を介して形成されたゲート電極と、
    を具備し、前記第１半導体領域と前記第３半導体領域との間に流れる電流のオン・オフが前記ゲート電極の電位で制御される半導体装置であって、
    前記トレンチの延伸方向と垂直な断面視において、
    前記トレンチの開口幅をＤとして、前記トレンチの底部の隅の曲率半径Ｒ１がＤ／１０≦Ｒ１≦Ｄ／２の範囲であり、
    前記ゲート酸化膜は、
    前記トレンチ内における底部側の膜厚が、前記トレンチ内の側面における膜厚よりも厚く、かつ前記トレンチの底部の隅から前記トレンチの中央に向かって徐々に厚くされたことを特徴とする半導体装置。
  2. 前記トレンチの底部の隅に形成される前記ゲート酸化膜の曲率半径Ｒ２が、前記曲率半径Ｒ１に対し０．１〜１．０の範囲であることを特徴とする請求項１に記載の半導体装置。
  3. 前記曲率半径Ｒ１によって形成されるＲ形状の開始点Ｐ１は、前記曲率半径Ｒ２によって形成されるＲ形状の開始点Ｐ２よりも前記半導体基板の深い位置に配置されたことを特徴とする請求項２に記載の半導体装置。
  4. 前記トレンチの延伸方向と垂直な断面視において、
    前記側面における前記ゲート酸化膜の膜厚は３０ｎｍ以上１００ｎｍ以下であり、
    前記トレンチの底部の前記中央における前記ゲート酸化膜の膜厚は５０ｎｍ以上４００ｎｍ以下であることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
  5. 上面視における前記トレンチに隣接した領域において、
    前記ゲート電極は、
    前記側面における膜厚よりも厚く形成された前記ゲート酸化膜を介して、前記半導体基板の表面と対向する部分を具備することを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
  6. 前記半導体基板は炭化ケイ素（ＳｉＣ）で構成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
  7. 前記半導体基板は４Ｈ−ＳｉＣで構成され、前記半導体基板の表面は〔０００１〕Ｃ面で構成されたことを特徴とする請求項６に記載の半導体装置。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記半導体基板に前記トレンチを形成するトレンチ形成工程と、
    前記トレンチ形成工程後に、前記半導体基板を熱酸化することによって、前記底部側の膜厚が、前記側面における膜厚よりも厚い前記ゲート酸化膜を形成するゲート酸化工程と、
    を具備することを特徴とする半導体装置の製造方法。
  9. 前記トレンチ形成工程と前記ゲート酸化工程の間に、
    非酸化雰囲気での熱処理を行うことによって前記底部の隅の断面をＲ形状とするＲ形状形成工程を具備することを特徴とする請求項８に記載の半導体装置の製造方法。
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