JP5840308B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5840308B2
JP5840308B2 JP2014554125A JP2014554125A JP5840308B2 JP 5840308 B2 JP5840308 B2 JP 5840308B2 JP 2014554125 A JP2014554125 A JP 2014554125A JP 2014554125 A JP2014554125 A JP 2014554125A JP 5840308 B2 JP5840308 B2 JP 5840308B2
Authority
JP
Japan
Prior art keywords
trench
well region
silicon carbide
carbide semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014554125A
Other languages
English (en)
Other versions
JPWO2014103256A1 (ja
Inventor
裕 福井
裕 福井
泰宏 香川
泰宏 香川
梨菜 田中
梨菜 田中
阿部　雄次
雄次 阿部
昌之 今泉
昌之 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2014554125A priority Critical patent/JP5840308B2/ja
Application granted granted Critical
Publication of JP5840308B2 publication Critical patent/JP5840308B2/ja
Publication of JPWO2014103256A1 publication Critical patent/JPWO2014103256A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置に関するものであり、特に、電力用半導体装置として用いられるトレンチゲート型炭化珪素半導体装置およびその製造方法に関する。
パワーエレクトロニクス機器において、電気モータ等の負荷を駆動するための電力供給の実行・停止を切り替えるために、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されている。特に近年では、次世代の高耐圧・低損失なスイッチングデバイスとして、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが注目されている。
電力用半導体装置として使用される場合、縦型ＭＯＳＦＥＴ構造が使用されることが多い。縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型、トレンチ型（トレンチゲート型）などがある。
トレンチゲート型ＳｉＣ‐ＭＯＳＦＥＴは、４°オフなどのオフ角を有する基板に形成すると、形成されるトレンチ側壁面によってオン電流、閾値電圧が変わることが知られていた（例えば特許文献１）。
特開２０１１−１００９６７号公報
特許文献１によれば、オフ角を有する４Ｈ−ＳｉＣ単結晶半導体基板より構成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいて、オフ角に依存して結晶面の異なるトレンチ側壁面ごとにドレイン電流および閾値電圧にばらつきが生じる。つまり、オフ角を有する基板上に形成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいては、トレンチ側壁面ごとにＭＯＳＦＥＴが異なるオン状態になるため、動特性が不安定になる、あるいは、特定のトレンチ側壁面のチャネル面への電流集中が生じる場合があった。
この発明は、上記のような課題を解決するためになされたものであり、トレンチ側壁面の結晶面によるドレイン電流および閾値電圧のばらつきを低減することが可能な、トレンチゲート型の縦型炭化珪素半導体装置およびその製造方法を提供することを目的とする。
本発明の炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、前記ウェル領域と前記ソース領域とに接続されたソース電極と、前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域とを備え、前記トレンチの第１側壁面から前記高濃度ウェル領域までの距離は、前記トレンチ内で前記トレンチの第１側壁面と前記ゲート電極を介して対向する前記トレンチの第２側壁面から前記高濃度ウェル領域までの距離より小さいものである。
また、本発明の炭化珪素半導体装置の製造方法は、オフ角を有する炭化珪素半導体基板の第１の主面上に炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、前記ドリフト領域の表面上に炭化珪素で構成される第２導電型のウェル領域を形成工程と、前記ウェル領域の表層部に選択的に炭化珪素で構成される第１導電型のソース領域を形成する工程と、前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチを形成する工程と、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ウェル領域と前記ソース領域と接するソース電極を形成する工程と、前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面にドレイン電極を形成する工程と、前記ウェル領域内に、前記トレンチの第１側壁面からの距離が、前記トレンチの第１側壁面と前記ゲート電極を介して対向する前記トレンチの第２側壁面からの距離より小さくなるように、前記ウェル領域より第２導電型不純物濃度が高い第２導電型の高濃度ウェル領域を形成する工程とを備えるものである。
本発明によれば、トレンチの側壁面ごとにオン状態を調整できるため、特定のトレンチの側壁面にできる電界効果トランジスタのチャネル面への電流集中を防ぐことでき、より低抵抗なトレンチゲート型炭化珪素半導体装置、または、より動作が安定した信頼性の高い炭化珪素半導体装置を得ることができる。
この発明の実施の形態１における炭化珪素半導体装置を模式的に表す断面図である。 この発明の実施の形態１における炭化珪素半導体装置を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置のトレンチの結晶面の関係を説明するための断面模式図である。 この発明の実施の形態１の炭化珪素半導体装置に関して、トレンチ側壁に形成されたＭＯＳＦＥＴの閾値電圧のトレンチ側壁面と高濃度ウェル領域との距離依存性を説明する図である。 この発明の実施の形態１の炭化珪素半導体装置に関して、トレンチ側壁に形成されたＭＯＳＦＥＴのドレイン電流密度のトレンチ側壁面と高濃度ウェル領域との距離依存性を説明する図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態２における炭化珪素半導体装置を模式的に表す断面図である。 この発明の実施の形態３における炭化珪素半導体装置を模式的に表す断面図である。 この発明の実施の形態３における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態３における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態３における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態３における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態３における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態３における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。
実施の形態１．
まず、本発明の実施の形態１における炭化珪素半導体装置の構成を説明する。ここでは、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、本発明の実施の形態１における炭化珪素半導体装置を模式的に示す断面図である。また、図２は、図１の炭化珪素半導体装置の構成を模式的に示す平面図である。図１は、図２のＡ−Ａ破線部の断面図である。図１、図２の炭化珪素半導体装置は、縦型のトレンチゲート型ＭＯＳＦＥＴである。
図１において、（０００１）面に対して［１１−２０］軸方向にオフ角θだけ傾斜した第１の主面２Ａを表面に備えた４Ｈのポリタイプを有する炭化珪素半導体基板１の第１の主面２Ａ上に炭化珪素で構成されるｎ型のドリフト領域４が形成されている。ドリフト領域４の表面上には、炭化珪素で構成されるｐ型のウェル領域５が形成されている。ウェル領域５の表層部には選択的にｎ型のソース領域６が形成されている。
ソース領域６の表面からウェル領域５を貫通してドリフト領域４に達するトレンチ７が形成されている。トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９がトレンチ７に埋め込まれるように形成されている。また、ゲート絶縁膜８およびゲート電極９を覆うように層間絶縁膜１０が形成されており、層間絶縁膜１０の一部を除去した位置にソース領域６とウェル領域５またはこれらと電気的に接続された領域に接触するように、ソース電極１１が形成されている。さらに、炭化珪素半導体基板１の第１の主面２Ａの反対の面である第２の主面２Ｂに接するようにドレイン電極１２が形成されている。
トレンチ７の第１側壁面１８から第１の距離ｄ１だけ離間したウェル領域５内に高濃度ウェル領域１３が形成され、トレンチ７の第２側壁面１９から第２の距離ｄ２だけ離間したウェル領域内に高濃度ウェル領域１３が形成されている。ここで、第１側壁面１８と第２側壁面とは、トレンチ７内でゲート電極９を介して対向した面であり、第１の距離ｄ１は第２の距離ｄ２より小さい。
なお、図１では、紙面の上側がオフ角θが付いた[０００１]方向であり、紙面の右側がオフ角θが付いた［１１−２０］方向である。
また、図２においては、平面視で格子状に形成されたトレンチ７の内部にゲート絶縁膜８を介してゲート電極９が形成されており、高濃度ウェル領域１３とトレンチ７側壁との距離は、ウェル領域５の中で［１１−２０］方向側の側壁である第１側壁面１８側で小さく、ウェル領域５の中で［−１−１２０］方向側の側壁である第２側壁面１９側で大きくなっている。
図２では、紙面の上側が[−１１００]方向であり、紙面の右側がオフ角θが付いた［１１−２０］方向である。
ここで、トレンチ７の第１側壁面１８と第２側壁面１９について、図３を用いて結晶面の関係を説明する。図３は、本発明の実施の形態１におけるトレンチの結晶面の関係を説明するための断面模式図である。
図３において、紙面の上側が[０００１]方向、紙面の右側が［１１−２０］方向であり、面１６がジャスト（０００１）面、面１７がオフ角θを有する（０００１）面、角度１５がオフ角θである。
本実施の形態の炭化珪素半導体基板１は、（０００１）面に対して［１１−２０］方向にオフ角θ傾斜した第１の主面２Ａを表面に備えているので、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのトレンチ７においては、第１の主面２Ａが図３の面１７に対応し、第１側壁面１８と第２側壁面１９はそれぞれ図３の面１８と面１９に対応する。
このような関係から、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのトレンチ７の第１側壁面１８と第２側壁面１９とは、それぞれ、オフ角θを有する（１１−２０）面とオフ角θを有する（−１−１２０）面とになる。
なお、図２で第１側壁面１８と第２側壁面１９とに直交する（１−１００）面および（−１１００）面のトレンチ７側壁面に対しては、トレンチ７の側壁と高濃度ウェル領域１３との距離ｄ３を第１側壁面１８／高濃度ウェル領域１３間距離ｄ１と第２側壁面１９／高濃度ウェル領域１３間距離ｄ２の間の距離に設定している。
次に、本発明の本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの動作について詳しく説明する。
図４は、トレンチ７の深さを１．２μｍ、ウェル領域５のアクセプタ濃度を３×１０１７／ｃｍ３、ウェル領域５の深さを０．９μｍ、高濃度ウェル領域１３のアクセプタ濃度を１×１０１８／ｃｍ３、高濃度ウェル領域１３の深さを０．９μｍ、ゲート絶縁膜８を厚さ５０ｎｍのＳｉＯ２とし、高濃度ウェル領域１３とゲートトレンチ７側面の距離を０．５μｍ、０．３μｍ、０．１μｍの３通りとした場合の、高濃度ウェル領域１３とトレンチ７側壁面の距離と、閾値電圧の関係について、デバイスシミュレーションを行なった結果である。
また、図５は、図４の組み合わせのトレンチゲート型ＭＯＳＦＥＴについて、高濃度ウェル領域１３とトレンチ７側壁面の距離に対するゲート電圧が１５Ｖ時のドレイン電流密度について、デバイスシミュレーションを行なった結果である。
図４に示すように、高濃度ウェル領域１３とトレンチ７側面の距離が近づくにつれて、閾値電圧が上昇している。このとき閾値電圧は、最大値で規格化すると０．５〜１の範囲で変化している。
また、図５に示すように、高濃度ウェル領域１３とトレンチ７側壁面との距離が小さくなるにつれて、ドレイン電流密度が減少している。
これらの結果は、高濃度ウェル領域１３とトレンチ７側壁面の水平距離を変えることで、ＭＯＳＦＥＴのオン時にトレンチ７側壁面のウェル領域５内に形成される導電性チャネル領域近傍のフェルミ準位が変わった結果であると説明できる。
このように、図４および図５の結果は、高濃度ウェル領域１３とトレンチ７側壁面の距離を調整することによって、トレンチ７側壁面のオン状態を調整することが可能であることを示している。
特許文献１にはトレンチの面により閾値電圧が変動することが記載されており、特許文献１の記載内容と図４および図５の結果と考え合わせることにより、各トレンチ７側壁面にできる電界効果トランジスタの閾値電圧を平準化できる。高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに電界効果トランジスタの閾値電圧が低くなるトレンチ７側壁面では、トレンチ７側壁面と高濃度ウェル領域１３との距離を小さくし、高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに閾値電圧が高くなるトレンチ側壁面では、トレンチ７側壁面と高濃度ウェル領域１３との距離を大きくすることによって、トレンチの各内壁面で閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
なお、ウェル領域５のアクセプタ濃度を３×１０１７／ｃｍ３、高濃度ウェル領域１３のアクセプタ濃度を１×１０１８／ｃｍ３程度で、オフ角θが８°の場合には、高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに電界効果トランジスタの閾値電圧が低くなるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．０５〜０．３μｍとし、対向面であるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．３５μｍ以上とすれば、より効果的に、閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
また、ウェル領域５のアクセプタ濃度を３×１０１７／ｃｍ３、高濃度ウェル領域１３のアクセプタ濃度を１×１０１８／ｃｍ３程度で、オフ角θが４°の場合には、高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに電界効果トランジスタの閾値電圧が低くなるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．０５〜０．４５μｍとし、対向面であるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．５０μｍ以上とすれば、より効果的に、閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
さらに、ウェル領域５のアクセプタ濃度を３×１０１７／ｃｍ３、高濃度ウェル領域１３のアクセプタ濃度を１×１０１８／ｃｍ３程度で、オフ角θが４°以下の場合においても、高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに電界効果トランジスタの閾値電圧が低くなるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．０５〜０．５μｍとし、対向面であるトレンチ７側壁面に対しては、トレンチ７側壁面と高濃度ウェル領域１３との距離を例えば０．５５μｍ以上とすれば、より効果的に閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
なお、ウェル領域５と高濃度ウェル領域１３のアクセプタ濃度、オフ角θについては前記の場合に限らずともよい。高濃度ウェル領域１３とトレンチ７側面の距離が一定の値のときに生じる閾値電圧の偏りに応じて、高濃度ウェル領域１３とトレンチ７側面の距離、ウェル領域５と高濃度ウェル領域１３の不純物濃度を調整することにより、より効果的に閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
次に、本発明の本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法について、図６〜図８を使用して説明する。
まず、（０００１）面に対して［１１−２０］軸方向にオフ角θだけ傾斜した面を表面に備えた４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１上に、ｎ型で比較的高抵抗の炭化珪素のエピタキシャル層３をエピタキシャル成長する。つづいて、図示しないアライメント用マークを反応性イオンエッチング法（ＲＩＥ法：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成する。その後、このアライメント用マークを基準とし、エピタキシャル層３表面にｐ型のウェル領域５、低抵抗ｎ型のソース領域６、及び図示しない低抵抗ｐ型ウェルコンタクト領域をイオン注入により形成する。ウェル領域５等が形成されないエピタキシャル層３がドリフト領域４になる。その結果、図６にその断面図を示す構造ができる。このとき、例えば、ソース領域６は１×１０１９／ｃｍ３以上のドナー不純物濃度、ウェル領域５は１×１０１６／ｃｍ３〜５ｘ１０１７／ｃｍ３程度の、ウェルコンタクト領域は１×１０２０／ｃｍ３以上のアクセプタ不純物濃度によって形成すればよい。
つづいて、図７に示すように、所定の箇所にレジストマスク３０を形成し、高濃度ウェル領域１３をイオン注入により形成する。高濃度ウェル領域１３はウェル領域５よりも高濃度でかつ５×１０１７／ｃｍ３〜５×１０１８／ｃｍ３程度のアクセプタ不純物濃度によって形成すればよい。イオン注入後に、レジストマスク３０を除去する。
次に、図８に示すように、トレンチ７形成用の別のレジストマスク３１を形成する。レジストマスク３１を形成後、ウェル領域５よりも深く、ドリフト領域４まで達するトレンチ７をＲＩＥ法により形成する。つづいて、レジストマスク３１を除去後、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の活性化アニールを行なう。次に、トレンチ７内部に厚さ５０ｎｍ程度のＳｉＯ２からなるゲート絶縁膜８、ドープトポリシリコン材料からなるゲート電極９を順次形成する。層間絶縁膜１０を形成後、ｐ型ウェルコンタクトの上部に、ソース電極１１を、基板１の裏面にドレイン電極１２を形成することで、図１に示すようなセル構造を持つ炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを作製できる。ここで、ｐ型ウェルコンタクトは、ウェル領域５の一部であり、ウェル領域５はソース電極１１と電気的に接続されている。
なお、高濃度ウェル領域１３は、トレンチ７のエッチング後にイオン注入を行なって形成してもよい。すなわち、図９に示すようにトレンチ７を形成した後に、図１０のようにトレンチ７などを覆うようにレジストマスク３２を形成して高濃度ウェル領域１３をイオン注入する。このとき、トレンチ７の形成と同時に、マーク形成領域２１にマーク２２を形成し、そのマーク２２を基準として高濃度ウェル領域１３形成用のレジストマスク３２を設け、イオン注入する。このような順序でトレンチ７と高濃度ウェル領域１３とを形成することにより、トレンチ７に対する高濃度ウェル領域１３の位置を、より精度よく制御することができる。
また、図１１〜図１４にその製造方法の断面図を示すように、高濃度ウェル領域１３注入用マスクとトレンチ７エッチング用マスクを同時に形成してもよい。
まず、先に説明した図６の構成に対して、図１１に示すように、トレンチ７と高濃度ウェル領域１３を形成するための例えば酸化珪素などの無機材料のマスク３３を形成し、その上に、マスク３３とエピタキシャル層３の表面を覆うようにメタルなどの無機材料のマスク３４を形成し、さらに、その上に、高濃度ウェル領域１３注入部分を覆うように有機材料または無機材料のマスク３５を形成する。
次に、図１２に示すように、マスク３５に覆われていないマスク３４を選択的に除去する。つづいて、マスク３５を除去後、図１３に示すように、エッチングによりトレンチ７を形成する。次に、マスク３４を選択的に除去した後、図１４に示すように、トレンチ７内部に埋め込まれ、マスク３３の高濃度ウェル領域１３注入部分にはみ出ないようにマスク３６を形成し、高濃度ウェル領域１３形成のためのイオン注入を行なう。イオン注入後マスク３３およびマスク３６を除去する。
ここで、マスク３６は、図１５、図１６に示すように形成してもよい。まず、図１５に示すように、トレンチ７を埋め込むようにマスク３３と選択性のあるマスク３６の層を全面に形成する。次に、図１６に示すように、マスク３６の層の上部のトレンチ７部分にレジストマスク３７を形成する。つづいて、レジストマスク３７を使用してマスク３６を形成する。
この製造方法によれば、トレンチ７側壁と高濃度ウェル領域１３との距離を一つのマスク（ここではマスク３３）で決めることができ、トレンチ７側壁と高濃度ウェル領域１３との距離をより精度よく形成することができる。
なお、本実施形態では、炭化珪素半導体基板１の第１の主面２Ａを［１１−２０］軸方向へ傾斜するオフ角θを有する（０００１）面としたが、第１の主面２Ａを［１１−２０］軸方向へ傾斜するオフ角θを有する（０００−１）面とした場合においても、同様のセル構造を備えたトレンチゲート型ＭＯＳＦＥＴを作製することによって、トレンチ７側壁面の結晶面に起因するドレイン電流および閾値電圧のばらつきを抑制することができる。
具体的には、平面視で矩形のセル構造のトレンチゲート型ＭＯＳＦＥＴの格子状に形成されたトレンチ７側壁の各４面において、［１１−２０］軸方向へ傾斜するオフ角θを有する（１１−２０）面に最も傾斜の近いトレンチ７の側壁面に対しては高濃度ウェル領域１３を近づけ、対向面である［１１−２０］軸方向へ傾斜するオフ角θを有する（−１−１２０）面に最も傾斜の近いトレンチ７の側壁面に対しては高濃度ウェル領域１３を遠ざけ、（１−１００）面、および（−１１００）面に最も傾斜の近いゲートトレンチ７の側面に対しては、トレンチ７の側壁と高濃度ウェル領域１３との距離をその間の距離に設定すればよい。
また、本発明では、便宜上トレンチ７は炭化珪素半導体基板１の第１の主面２Ａ、すなわち、エピタキシャル層３の表面に対して垂直に形成されているものとしているが、トレンチ７の側壁面が第１の主面２Ａに対してある程度のテーパー角を有しているトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいても、トレンチ７の側壁面が垂直である場合と同様の効果を奏する。
なお、本実施の形態においては、ｐ型のウェル領域５をイオン注入法で形成すると説明したが、ウェル領域５は、イオン注入法によってではなく、ドリフト領域４につづけてエピタキシャル法で形成してもよい。
オフ角については、例えば、１°以上１０°以下程度角度に対して有効である。３０°を越えるオフ角については、本発明の趣旨の影響が低下するため、オフ角は、大きくとも３０°とする。
また、本実施の形態においては、平面視において正方形などの矩形のセル構造のトレンチゲート型ＭＯＳＦＥＴを用いて説明を行なったが、セル構造は、これに限るものではなく、図１７、図１８にその平面図を示すように、平面視で六角形のセル構造であってもよい。図１７においては、［１１−２０］軸方向に近い２つのトレンチ７側壁面で、トレンチ７側壁面と高濃度ウェル領域１３との距離を最小にし、［１１−２０］軸方向と反対方向に近い２つのトレンチ７側壁面で、トレンチ７側壁面と高濃度ウェル領域１３との距離を最大にしている。
さらに、図１９にその平面図を示すように、ストライプ構造のセル構造であってもよい。
このように、セル構造が矩形以外であっても、セル構造が矩形の場合と同様の効果を得ることができる。
また、高濃度ウェル領域１３は、必ずしもウェル領域５と同じ深さに形成される必要はない。
例えば、図２０にその断面図を示すように、高濃度ウェル領域１３の底面がウェル領域５の底面より浅く形成されてもよい。また、図２１にその断面図を示すように、高濃度ウェル領域１３の底面がウェル領域５の底面より深く形成されてもよい。
高濃度ウェル領域１３の底面をウェル領域５の底面より深く形成した場合、高濃度ウェル領域１３から伸張する空乏層によってオフ時のパンチスルー破壊の発生を抑えられ、ＭＯＳＦＥＴをより高耐圧化できる。
なお、本実施の形態においては、トレンチゲート型のＭＯＳＦＥＴ炭化珪素半導体装置について説明してきたが、本発明は、ＭＯＳＦＥＴに限るものではなく、例えば、図２２にその断面模式図を示すように、炭化珪素半導体基板１の第２の主面側にｐ型の不純物を注入して裏面不純物領域２４を形成した、または、炭化珪素半導体基板１をｐ型にしたＩＧＢＴであっても、ＭＯＳＦＥＴの場合と同様の効果を奏する。
このように、本発明の適用により、動作が安定し、オフ時のリーク電流が低く、また、スイッチング損失が低い、高ノイズ信頼性のゲート特性を有するトレンチゲート型ＳｉＣ−ＩＧＢＴを実現できる。また特定のトレンチ７側面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。
なお、本実施の形態においては、ｎ型の不純物としては、窒素、リンなど、ｐ型の不純物としてはアルミニウム、ボロンなどを使用すればよい。
実施の形態２．
本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図２３は、本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１の炭化珪素半導体装置の高濃度ウェル領域１３の中に、高濃度ウェル領域１３よりさらにｐ型不純物濃度が高い第２高濃度ウェル領域２３を形成している。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。
図２３において、図の左右方向の第２高濃度ウェル領域２３ではない高濃度ウェル領域１３は、対向するトレンチ７側壁で同程度の幅にしている。また、ｐ型不純物濃度は、ウェル領域５＜高濃度ウェル領域１３＜第２高濃度ウェル領域２３の順の関係を満たしている。
次に、本実施の形態のトレンチゲート型ＭＯＳＦＥＴにおける第２高濃度ウェル領域２３の効果について説明する。
実施の形態１の図４に示した結果から、高濃度ウェル領域１３とトレンチ７側壁面との距離が０．５μｍ以下の場合に、閾値電圧の変動が特に顕著であることがわかる。一方で、炭化珪素半導体装置のオフ時の耐圧を確保するためには、高濃度ウェル領域１３のｐ型不純物濃度を１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度の高濃度にする必要がある。
オフ時の耐圧を確保しつつ、閾値電圧が高濃度ウェル領域１３とトレンチ７側面の距離の変動によって大きく変動しないようにするためには、第２導電型不純物濃度が１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度の第２高濃度ウェル領域２３を高濃度ウェル領域１３の内部に設け、第２高濃度ウェル領域２３とトレンチ７側面の距離を０．７μｍ以上に設定し、高濃度ウェル領域１３とトレンチ７側面の距離に応じてチャネル近傍のウェル領域５のフェルミ準位を調整できるように、すなわち、閾値電圧を調整できるように、高濃度ウェル領域１３を設けるとよい。
このように、本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴによれば、炭化珪素半導体装置のオフ時の耐圧と独立にウェル領域５のフェルミ準位を調整できるので、オフ時の耐圧を確保しつつ、より広範囲に閾値電圧を制御できる。
実施の形態３．
本発明の実施の形態３における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図２４は、本発明の実施の形態３における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１または２の炭化珪素半導体装置のトレンチ７の底部に、ｐ型のトレンチ底面保護ウェル領域１４を形成している。その他の部分については、実施の形態１または２で説明したものと同様であるので詳しい説明を省略する。
このように、トレンチ７の底部にｐ型のトレンチ底面保護ウェル領域１４を形成することにより、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制できる。
また、図２５の断面模式図に示すように、トレンチ７の底部のトレンチ底面保護ウェル領域１４の断面横方向にトレンチ７の側壁面からのはみ出し距離を、オフ角θを有する（１１−２０）面側とオフ角θを有する（−１−１２０）面側で違えており、（１１−２０）面側のはみ出し距離を大きくしてもよい。
本発明のように、高濃度ウェル領域１３とトレンチ７側面の距離が各トレンチ７側壁面によって異なっていると、チャネル面毎にパンチスルー破壊電圧が異なる。
したがって、高濃度ウェル領域１３とトレンチ７側面の距離に応じて（比例関係があるように）、トレンチ底面保護ウェル領域１４のトレンチ７側面の距離からのはみ出し距離を決めることにより、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制でき、パンチスルー破壊の発生を防止することができる。
ここで、トレンチ底面保護ウェル領域１４の第２導電型不純物濃度は、１×１０１７／ｃｍ３〜５×１０１８／ｃｍ３程度にするとよい。
次に、図２５にその断面図を示した本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法例を説明する。
実施の形態１では、図６〜図９を用いてトレンチ底面保護ウェル領域１４の無いトレンチゲート型ＭＯＳＦＥＴの製造方法を説明したが、図８のようにトレンチ７を形成した後のトレンチ底面保護ウェル領域１４の注入時に、イオン注入角をエピタキシャル層３の表面に垂直な方向、すなわち、炭化珪素半導体基板１の第１の主面２Ａに垂直な方向から［−１−１２０］方向にわずかに傾斜させることによって本実施の形態のトレンチゲート型ＭＯＳＦＥＴを容易に製造することができる。
また、図２６〜図３０にその模式化された断面を示すような方法でも本実施の形態のトレンチゲート型ＭＯＳＦＥＴを製造することができる。
図２６は、実施の形態１の図１１と同じように３種類のマスクを形成した断面模式図である。図２６においても、トレンチ７と高濃度ウェル領域１３を形成するための例えば酸化珪素などの無機材料のマスク３３の上に、マスク３３とエピタキシャル層３の表面を覆うようにメタルなどの無機材料のマスク３４が形成され、その上に、高濃度ウェル領域１３注入部分を覆うように有機材料または無機材料のマスク３５が形成されている。
次に、図２７に示すように、マスク３５に覆われていないマスク３４を除去する。つづいて、マスク３５を除去後、図２８に示すように、エッチングによりトレンチ７を形成する。このとき、マスク３４に覆われていないマスク３３の上部をあらかじめエッチングしておき、マスク３３に厚さの小さい箇所を形成しておいた後にトレンチ７をエッチングする。次に、マスク３４を除去後、図２９に示すように、ｐ型不純物イオンを注入する。
ここで、図２９の厚さの小さいマスク３３の位置をトレンチ底面保護ウェル領域１４に対応させて形成しておくことにより、図３０にその断面模式図を示すように、高濃度ウェル領域１３とトレンチ底面保護ウェル領域１４とを同一イオン注入工程で製造することができる。この製造方法によれば、トレンチ７側壁と高濃度ウェル領域１３との距離を精度よく形成することができる。
このように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴ構造により、最もパンチスルー破壊電圧が低いと考えられる（−１−１２０）面に最も傾斜の近いトレンチ７側面の下部に形成されるトレンチ底面保護ウェル領域１４のトレンチ７側壁からのはみ出し距離を大きくすることができ、より効果的にパンチスルー破壊を抑制できる。
なお、実施の形態１〜３においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。
また、実施の形態１〜３で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。
１ 炭化珪素半導体基板、３ エピタキシャル層、４ ドリフト領域、５ ウェル領域、６ ソース領域、７ トレンチ、８ ゲート絶縁膜、９ ゲート電極、１０ 層間絶縁膜、１１ ソース電極、１２ ドレイン電極、１３ 高濃度ウェル領域、１４ トレンチ底面保護ウェル領域、１８ 第１側壁面、１９ 第２側壁面、２２ マーク、２３ 第２高濃度ウェル領域、２４ 裏面不純物領域、３０〜３７ レジストマスク、マスク。

Claims (13)

  1. オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、
    前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、
    前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、
    前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域とに接続されたソース電極と、
    前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、
    前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と
    を備え、
    前記トレンチの第１側壁面から前記高濃度ウェル領域までの距離は、前記トレンチ内で前記トレンチの第１側壁面と前記ゲート電極を介して対向する前記トレンチの第２側壁面から前記高濃度ウェル領域までの距離より小さいことを特徴とする炭化珪素半導体装置。
  2. 前記第１側壁面に形成された電界効果トランジスタの閾値電圧は、前記第１側壁面と前記高濃度ウェル領域までの距離が前記第２側壁面と前記高濃度ウェル領域までの距離と同じであるときに、前記第２側壁面に形成された電界効果トランジスタの閾値電圧より低いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の主面が、（０００１）面から［１１−２０］軸方向へ傾斜するオフ角を有し、
    前記第１側壁面が、（１１−２０）面に近い面であり、
    前記第２側壁面が、（−１−１２０）面に近い面である
    ことを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記オフ角は、１°以上１０°以下であることを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記高濃度ウェルの第２導電型不純物濃度は、５×１０１７／ｃｍ３以上、５×１０１８／ｃｍ３以下であることを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記高濃度ウェル領域の内側であって前記トレンチ側壁からの距離が前記高濃度ウェル領域より大きい領域に、前記高濃度ウェル領域より第２導電型不純物濃度が高い第２導電型の第２高濃度ウェル領域を設けたことを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記トレンチの底部の前記ドリフト領域内に、トレンチ底面保護ウェル領域を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記トレンチ底面保護ウェル領域は、前記トレンチ側壁からのはみ出し距離が、前記第１側壁面側で前記第２側壁面より大きいことを特徴とする請求項７に記載の炭化珪素半導体装置。
  9. オフ角を有する炭化珪素半導体基板の第１の主面上に炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域の表面上に炭化珪素で構成される第２導電型のウェル領域を形成工程と、
    前記ウェル領域の表層部に選択的に炭化珪素で構成される第１導電型のソース領域を形成する工程と、
    前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチを形成する工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ウェル領域と前記ソース領域と接するソース電極を形成する工程と、
    前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面にドレイン電極を形成する工程と、
    前記ウェル領域内に、前記トレンチの第１側壁面からの距離が、前記トレンチ内で前記トレンチの第１側壁面と前記ゲート電極を介して対向する前記トレンチの第２側壁面からの距離より小さくなるように、前記ウェル領域より第２導電型不純物濃度が高い第２導電型の高濃度ウェル領域を形成する工程と
    を備えたことを特徴とする炭化珪素半導体装置の製造方法。
  10. 前記トレンチを形成する工程で設けたマークを基準として、高濃度ウェル領域を形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記トレンチと前記高濃度ウェル領域との間の距離を一つのマスクで決めることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  12. 前記トレンチの底面に第２導電型のトレンチ底面保護ウェル領域を形成する工程を更に備え、前記トレンチ底面保護ウェル領域は、前記トレンチを形成後に、イオン注入のイオンの角度を第１側壁面側に傾斜させて注入することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  13. 前記トレンチの底面に第２導電型のトレンチ底面保護ウェル領域を形成する工程と前記高濃度ウェル領域を形成する工程とを同じイオン注入で行なうことを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
JP2014554125A 2012-12-28 2013-12-19 炭化珪素半導体装置およびその製造方法 Active JP5840308B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014554125A JP5840308B2 (ja) 2012-12-28 2013-12-19 炭化珪素半導体装置およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012288406 2012-12-28
JP2012288406 2012-12-28
JP2014554125A JP5840308B2 (ja) 2012-12-28 2013-12-19 炭化珪素半導体装置およびその製造方法
PCT/JP2013/007461 WO2014103256A1 (ja) 2012-12-28 2013-12-19 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP5840308B2 true JP5840308B2 (ja) 2016-01-06
JPWO2014103256A1 JPWO2014103256A1 (ja) 2017-01-12

Family

ID=51020376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014554125A Active JP5840308B2 (ja) 2012-12-28 2013-12-19 炭化珪素半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US9425261B2 (ja)
JP (1) JP5840308B2 (ja)
CN (1) CN104871320B (ja)
DE (1) DE112013006303B4 (ja)
WO (1) WO2014103256A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199457B2 (en) 2015-12-03 2019-02-05 Mitsubishi Electric Corporation Silicon carbide semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180012974A1 (en) * 2014-11-18 2018-01-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112017002221T5 (de) * 2016-04-27 2019-01-10 Mitsubishi Electric Corporation Halbleiterbauelement und Leistungswandlervorrichtung
CN106024902B (zh) * 2016-07-22 2019-04-30 泰科天润半导体科技（北京）有限公司 具有高阻断特性的SiC基穿通型沟槽MOSFET的制作方法
CN108695387B (zh) * 2017-04-12 2021-07-16 比亚迪半导体股份有限公司 Mosfet、mosfet制备方法以及电子设备
JP7106896B2 (ja) * 2018-03-09 2022-07-27 富士電機株式会社 半導体装置
JP7259215B2 (ja) * 2018-06-01 2023-04-18 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
DE112019003465T5 (de) * 2018-08-07 2021-03-25 Rohm Co., Ltd. SiC-HALBLEITERVORRICHTUNG
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN111384171B (zh) * 2018-12-28 2021-07-23 中国科学院苏州纳米技术与纳米仿生研究所 高沟道迁移率垂直型umosfet器件及其制备方法
DE102019108062B4 (de) * 2019-03-28 2021-06-10 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
US12080790B2 (en) * 2020-10-28 2024-09-03 Wolfspeed, Inc. Power semiconductor devices including angled gate trenches
CN115188803B (zh) * 2022-09-09 2022-12-13 深圳芯能半导体技术有限公司 一种沟槽侧壁栅碳化硅mosfet及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005333068A (ja) * 2004-05-21 2005-12-02 Toshiba Corp 半導体装置
JP2007281265A (ja) * 2006-04-10 2007-10-25 Mitsubishi Electric Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
WO2013001782A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 炭化珪素半導体素子及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777783B2 (en) * 2001-12-26 2004-08-17 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
US20080038890A1 (en) * 2006-08-10 2008-02-14 General Electric Company Method for improved trench protection in vertical umosfet devices
JP5574923B2 (ja) * 2010-11-10 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005333068A (ja) * 2004-05-21 2005-12-02 Toshiba Corp 半導体装置
JP2007281265A (ja) * 2006-04-10 2007-10-25 Mitsubishi Electric Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
WO2013001782A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 炭化珪素半導体素子及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199457B2 (en) 2015-12-03 2019-02-05 Mitsubishi Electric Corporation Silicon carbide semiconductor device

Also Published As

Publication number Publication date
JPWO2014103256A1 (ja) 2017-01-12
DE112013006303B4 (de) 2024-06-20
WO2014103256A1 (ja) 2014-07-03
US20160071937A1 (en) 2016-03-10
US9425261B2 (en) 2016-08-23
CN104871320B (zh) 2017-08-11
DE112013006303T5 (de) 2015-09-17
CN104871320A (zh) 2015-08-26

Similar Documents

Publication Publication Date Title
JP5840308B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5893172B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) 炭化珪素半導体装置
US9917183B2 (en) Semiconductor device
US9136372B2 (en) Silicon carbide semiconductor device
JP4798119B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5717661B2 (ja) 半導体装置とその製造方法
JP4640436B2 (ja) 炭化珪素半導体装置の製造方法
US8563987B2 (en) Semiconductor device and method for fabricating the device
WO2016047438A1 (ja) 半導体装置
WO2017145594A1 (ja) 化合物半導体装置の製造方法および化合物半導体装置
CN110326109B (zh) 功率半导体装置和用于制造功率半导体装置的方法
CN101375402B (zh) 横向soi半导体器件及其制造方法
KR20090087833A (ko) 디프층을 포함하는 탄화규소 반도체 장치
CN110291620B (zh) 半导体装置及半导体装置的制造方法
JP2013058575A (ja) 半導体装置及びその製造方法
CN108292680B (zh) 碳化硅半导体装置
JP2015065365A (ja) 絶縁ゲート型炭化珪素半導体装置およびその製造方法
JP2018056463A (ja) 半導体装置及びその製造方法
JP2015230932A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2008282859A (ja) 半導体装置
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
CN108470772B (zh) 一种soi半导体器件及其形成方法
JP2015128184A (ja) 半導体装置
KR20190100012A (ko) 다중 에피 성장법으로 구현된 p 쉴드 구조의 전력 반도체 및 그 제조 방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151013

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151110

R150 Certificate of patent or registration of utility model

Ref document number: 5840308

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250