CN110326109B - 功率半导体装置和用于制造功率半导体装置的方法 - Google Patents

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Abstract

根据本发明的功率半导体装置是沟槽功率场效应晶体管，在沟道区内的所有位置，第一局部掺杂浓度小于1·1017 cm‑3。在基层中，第二局部掺杂浓度在基层内的所有位置是至少1·1017 cm‑3。在本发明中，沟道长度LCH满足以下不等式：（I）
Figure DEST_PATH_IMAGE001
，其中
Figure DEST_PATH_IMAGE002
是沟道区的介电常数，
Figure DEST_PATH_IMAGE003
是栅极绝缘层的介电常数，
Figure DEST_PATH_IMAGE004
是在垂直于在栅极绝缘层和沟道区之间的界面的方向上沟道区的厚度，以及
Figure DEST_PATH_IMAGE005
是在垂直于在栅极绝缘层和沟道区之间的界面的方向上栅极绝缘层的厚度。

Description

功率半导体装置和用于制造功率半导体装置的方法
技术领域
本发明涉及短沟道沟槽功率MOSFET和用于制造其的方法。
背景技术
从US 2011/018004 A1中，利用拥有其中p型体浓度低的窄区和其中p型体浓度高的宽区两者的碳化硅沟槽MOSFET，提供了一种带有大阻断电压的半导体装置。带有低掺杂级和50nm厚度的沟道区被描述成在栅极绝缘层上提供。
从US 2008/0283909 A1中，已知有一种半导体装置，其包含：在第一传导类型半导体层上提供的第二传导类型基区；在第二传导类型基区上提供的第一传导类型源极区；覆盖通过第二传导类型基区的沟槽的内壁并且到达第一传导类型半导体层的栅极绝缘膜；经由栅极绝缘膜埋在沟槽中的栅极电极及与在第一传导类型源极区下方的第二传导类型基区相邻、与栅极绝缘膜分开并且比第二传导类型基区具有更高杂质浓度的第二传导类型区；满足c≥d，其中d是从第一传导类型源极区的上表面到栅极电极的下端的深度，以及c是从第一传导类型源极区的上表面到第二传导类型基区的下表面的深度。
从US 2012/0080748 A1中，已知有一种带有短沟道长度和超级夹断区的沟槽MOSFET，其中超级夹断区通过形成用于防穿通的至少两个类型的夹断区来实现：带有宽台面宽度的第一类型夹断区，其被生成在两个相邻沟槽式栅极的下部之间并且在填充有金属插塞的沟槽式源极体接触部的反穿通区周围底部下方；带有窄台面宽度的第二类型夹断区，其被生成在体区下方并且在一个沟槽式栅极的上部和沿沟槽式源极体接触的侧壁的反穿通区之间。
根据US 2008/0206944 A1，一种已知方法使用简化的过程来完成沟槽DMOS晶体管和肖特基接触部的形成。在该过程中，施加仅四个掩模以创建期望的沟槽DMOS晶体管，即，沟槽图案掩模、接触部孔图案掩模、P+接触部图案掩模和传导线图案掩模。除沟槽DMOS晶体管之外，肖特基接触部被同时在沟槽DMOS晶体管中在传导层和掺杂体区之间的结处形成，而无附加的光刻过程。
从US 2006/0081920 A1中，已知有一种用于制造沟槽MOSFET的方法，其中沟槽被形成为第一类型的半导体衬底的堆叠，第一类型的半导体区在衬底上形成，第二类型的基层在半导体区上以及第一类型的源极区在基层的上表面附近。通过在此现有技术中公开的方法制造的半导体装置包含：第一类型的半导体衬底；在衬底上形成的第一类型的半导体区；栅极电极，其的一部分存在于选择性地形成在半导体区的一部分中的沟槽内，并且其延长顶端经由台阶部分具有宽的宽度；沿沟槽的壁表面在沟槽和栅极电极之间形成的栅极绝缘膜；在该区上经由膜以包围除沟槽的底部外的侧壁的第二类型的基层；在基层的上表面附近在沟槽外与膜相邻的第一类型的源极区；以及部分形成在顶端的底部表面和源极区的上表面之间并且形成为具有厚度大于沟槽内栅极绝缘膜的厚度的绝缘膜。
在功率金属氧化物半导体场效晶体管(MOSFET)装置的不同结构中，沟槽功率MOSFET具有导通状态电阻相对低的优点。在沟槽功率MOSFET中，电流从在晶片的第一主侧(即，第一主侧表面)上的源电极被垂直传导到与第一主侧相对的晶片的第二主侧(即，第二主侧表面)上的漏极电极。为实现高驱动能力，多个沟槽穿透在晶片的第一主侧下方的p掺杂基区。在每个沟槽内，形成有栅极介电质和栅极电极以通过场效应控制从n掺杂源极区通过在与沟槽相邻的p掺杂基区中沟道区到n掺杂漂移区的电流传导。在两个沟槽之间的区域对应于MOSFET单元。所有MOSFET单元被并联连接在源极电极和漏极电极之间以便降低导通状态电阻。在多个MOSFET单元的沟道区和和漏极电极接触的n+掺杂漏极层之间的n-掺杂漂移区在关断状态条件中允许大电压。在导通状态条件中，由于在其两端电位差，载荷子通过n-漂移区向n+掺杂漏极层漂移。
功率半导体行业正在强烈地朝微缩(scaling)发展，这要求装置静电的改进。在已知沟槽功率MOSFET中降低沟道长度能够强烈地降低导通状态损耗，然而，以阈值电压Vth的移位为代价和以反向阻断中的提前击穿为代价。
对于高反向阻断能力，至关重要的是以避免在耗尽的情况下泄漏电流到n+掺杂源极区的方式设计p掺杂基区。在普通沟槽功率MOSFET中，p掺杂基区被实现为具有大约1μm的典型厚度和大约1017cm-3的适中掺杂浓度的半导体层。降低p掺杂基区的层厚度且因此降低沟道长度将不可避免地要求更高掺杂，这又将由于库仑散射和Vth向正极性的相当大移位而使沟道移动性降级。
在现有技术文档WO 2015/104084 A1中，公开有一种带有多个沟槽MOSFET单元的碳化硅(SiC)沟槽MOSFET晶体管装置，其中具有比剩余p掺杂基区更高掺杂浓度的附加p+掺杂区被布置在相邻沟槽MOSFET单元之间以降低对沟槽(栅极介电质形成在其中)的下缘的栅极介电质起反应的电场。
从现有技术文档US 8 476 697 B1中，已知有一种具有大约0.5μm的沟道长度的SiC功率双扩散金属氧化物半导体场效晶体管(DMOSFET)。p掺杂基区具有大约1·1018cm-3到3·1018cm-3的峰值浓度以便避免穿通。p掺杂基区的掺杂分布图是倒退型掺杂分布图，带有在沟道区大约2.5·1017cm-3或更大和在p掺杂基区和n-掺杂漂移区之间的p-n结附近大约1·1018cm-3到3·1018cm-3的p型掺杂浓度。为避免在阈值的高氧化物场，沟道区反向掺杂有具有大约3·1017cm-3到8·1017cm-3的掺杂浓度的n型掺杂物，借此，在补偿后，表面是n型，带有大约1·1017cm-3到3·1017cm-3，高达60nm的反向掺杂深度的净掺杂浓度。也描述了一种碳化硅UMOSFET装置，其中通过在沟槽蚀刻后到沟槽侧壁的倾斜离子注入来获得表面n型层。然而，US 8 476 697 B1中公开的功率MOSFET遭受短沟道效应和高亚阈斜率。
从US 5 547 882 A中，已知有一种用于通过使用磷离子注入来形成半导体装置的倒退型半导体衬底沟道杂质分布图的方法，包括以下步骤：在半导体衬底上形成牺牲氧化物层；硼离子的离子注入以调整装置的阈值电压；去除牺牲氧化物层；在半导体衬底上形成栅极氧化物层；在栅极氧化物层上形成栅极多晶硅层；通过蚀刻栅极多晶硅层来形成栅极；首先通过注入磷离子以形成轻掺杂漏极区进行离子注入，以及其次通过注入磷离子到半导体衬底沟道以形成倒退型沟道杂质分布图以及以实现适当阈值电压进行离子注入。
发明内容
本发明的目的是在避免任何短沟道效应和具有低亚阈斜率的同时提供具有低导通状态电阻的功率半导体装置。
本发明的目的通过根据本公开的功率半导体装置而获得。根据本发明的功率半导体装置是沟槽功率场效晶体管，其包括具有第一传导率的漂移层、具有与第一传导类型不同的第二传导类型的基层、具有第一传导类型的源极层、具有第二传导类型的沟道区和用于控制沟道区的电传导性的沟槽栅极结构。在漂移层上提供基层以形成第一p-n结。在基层上提供源极层以形成第二p-n结。沟道区从源极层延伸到漂移层，以便沟道区与源极层形成第三p-n结，并且与漂移层形成第四p-n结。沟槽栅极结构包含电传导栅极电极和使栅极电极与沟道区电绝缘的栅极绝缘层。在沟道区内的所有位置处，第一局部掺杂浓度小于1·1017cm-3。在基层中，第二局部掺杂浓度在基层内的所有位置处是至少1·1017cm-3。沟道区和基层彼此直接接触。在本发明中，被定义为沿在沟道区和栅极绝缘层之间的界面从第三p-n结到第四p-n结的最短路径的长度的沟道长度LCH满足以下不等式：
Figure GDA0003677199360000031
其中εCH是沟道区的介电常数，εGI是栅极绝缘层的介电常数，tCH是在垂直于在栅极绝缘层和沟道区之间的界面的方向中的沟道区的厚度，以及tGI是在垂直于在栅极绝缘层和沟道区之间的界面的方向中的栅极绝缘层的厚度。
通过满足不等式(1)，在沟槽功率场效晶体管装置中的短沟道效应能够被避免，并且亚阈斜率是相对低的。通过本发明的功率半导体装置，能够实现甚至用于其中现有技术沟槽功率场效晶体管示出相当大的短沟道效应的短沟道长度的最佳阈值电压。
沟道区的厚度tCH是在从1nm到10nm的范围中。在此示范实施例中，在避免任何短沟道效应的同时，能够实现良好的栅极控制。1nm的下限确保阈值电压Vth的有效降低和沟道载流子移动性的增大，而上限确保短沟道效应能够被特别有效地降低。在另一示范实施例中，沟道区的厚度tCH是在从2nm到5nm的范围中。
在示范实施例中，沟道长度LCH小于0.6μm，或小于0.5μm，或小于0.4μm，或小于0.3μm。如在这些示范实施例中的短沟道长度LCH产生低导通状态电阻。这意味着与带有更大沟道长度LCH的实施例相比，导通状态损耗在此示范实施例中是相对低的。
在示范实施例中，在沟道区中第一局部掺杂浓度的平均值小于4·1016cm-3或小于2·1016cm-3。如在这些示范实施例中的在沟道区中第一局部掺杂浓度的低平均值是避免任何短沟道效应、降低亚阈斜率和实现良好关断状态能力的有效平均值。贯穿本说明书，术语掺杂浓度将指净掺杂浓度，即，施体的浓度和受体的浓度之间的差别的绝对值。
在示范实施例中，在基层中第二局部掺杂浓度的平均值是至少5·1017cm-3或至少1·1018cm-3或至少5·1018cm-3。基层中的此类高掺杂浓度能够有效地避免阻断模式中的透过击穿。
在示范实施例中，漂移层、基层、沟道区和源极层由碳化硅形成。碳化硅具有大的带隙、高导热性和高熔融点。这些属性使得碳化硅非常适合用于高温应用。另外，碳化硅具有高临界场和高电子饱和速度。因此，碳化硅特别适合用于高功率装置。它允许比硅更高的操作电场、更高的操作温度、更高的开关频率和更低的损耗。
在示范实施例中，基层的深度大于沟道区的深度。这意味着第一p-n结到与第二p-n结相对的漂移层的表面(即，在装置的漏极侧上的漂移层的表面)的最小距离小于第四p-n结到与第二p-n结相对的漂移层的表面的最小距离。在此类示范实施例中，深基层能够保护栅极绝缘层不受在装置的操作期间的高电场。
在示范实施例中，基电极区穿入基层以形成到基层的沟槽接触。利用到基层的此类沟槽接触，基层能够通过经沟槽在第二传导类型的相对低掺杂半导体层中施加第二传导类型的杂质而被形成。未被第二传导类型的杂质所掺杂的第二传导类型的低掺杂半导体层的部分形成在最终装置中的沟道区。因此，到基层的沟槽接触允许以有效和可靠的方式制造带有横向倒退型掺杂分布图的本发明的功率半导体装置。
在示范实施例中，在沟道区和基层之间的界面的局部掺杂浓度的梯度是至少1016cm--3/nm。在其中在沟道区和基层之间的界面的掺杂级急剧增大的此类实施例中，能够实现良好的栅极控制，并且能够最有效地避免短沟道效应。
根据本发明的功率半导体装置能够通过根据本公开的方法被制造。
根据本公开的一个方面的方法包括：提供半导体晶片，所述半导体晶片以从所述半导体晶片的第一主侧到所述半导体晶片的第二主侧的顺序包含第一传导类型的第一半导体层、第二传导类型的第二半导体层和所述第一传导类型的第三半导体层，其中所述第一半导体层形成在所述功率半导体装置中的源极层，并且其中所述第三半导体层形成在所述功率半导体装置中的漂移层；在所述半导体晶片的所述第一主侧上形成第一掩模图案；在所述第一掩模图案的侧壁形成第一侧壁间隔体；蚀刻所述第一半导体层和所述第二半导体层以形成在所述第一半导体层和所述第二半导体层中的沟槽，其中所述第一掩模图案和所述第一侧壁间隔体被用作蚀刻掩模；在形成所述沟槽后选择性地蚀刻所述第一掩模图案以显露在所述第一掩模图案下方的所述半导体晶片；使用所述第一侧壁间隔体至少作为掺杂掩模的一部分，选择性地施加所述第二传导类型的第一杂质到所述半导体晶片中以形成在所述第二半导体层中的基层和沟道区；去除包含所述第一侧壁间隔体的所述掺杂掩模；在所述沟槽的侧壁和底部上形成绝缘层以形成所述栅极绝缘层；在所述绝缘层上形成传导层以形成电传导栅极电极；以及在选择性地蚀刻所述第一掩模图案的所述步骤后在所述第一侧壁间隔体的侧壁上形成第二侧壁间隔体，其中所述第二侧壁间隔体在选择性地施加所述第一杂质的所述步骤中被用作所述掺杂掩模的一部分。
根据本公开的另一方面的方法包括：提供半导体晶片，所述半导体晶片以从所述半导体晶片的第一主侧到所述半导体晶片的第二主侧的顺序包含第一传导类型的第一半导体层、第二传导类型的第二半导体层和所述第一传导类型的第三半导体层，其中所述第一半导体层形成在所述功率半导体装置中的源极层，并且其中所述第三半导体层形成在所述功率半导体装置中的漂移层；在所述半导体晶片的所述第一主侧上形成第一掩模图案，其中所述第一掩模图案具有第一开口；使用所述第一掩模图案作为第一掺杂掩模，通过第一开口选择性地施加所述第二传导类型的第一杂质到所述半导体晶片中以形成在所述第二半导体层中的基层和沟道区；去除所述第一掩模图案的一部分以放大在所述第一掩模图案中的所述第一开口；在剩余的第一掩模图案的放大的第一开口中形成第二掩模图案；选择性地蚀刻所述剩余的第一掩模图案以显露在所述剩余的第一掩模图案下方的所述半导体晶片；蚀刻所述第一半导体层和所述第二半导体层以形成在所述第一半导体层和所述第二半导体层中的第一沟槽，其中所述第二掩模图案被用作蚀刻掩模；去除所述第二掩模图案；在所述第一沟槽的侧壁和底部上形成绝缘层以形成所述栅极绝缘层；以及在所述绝缘层上形成传导层以形成电传导栅极电极。
附图说明
下面将参照附图，解释本发明的具体实施方式，其中：
图1示出根据本发明的第一实施例的功率半导体装置的部分横截面视图；
图2示出在图1中的横截面视图的放大部分；
图3示出根据本发明的第二实施例的功率半导体装置的部分横截面视图；
图4示出在图3中的横截面视图的放大部分；
图5示出根据本发明的第三实施例的功率半导体装置的部分横截面视图；
图6示出在图5中的横截面视图的放大部分；
图7示出根据本发明的第四实施例的功率半导体装置的部分横截面视图；
图8示出在图7中的横截面视图的放大部分；
图9示出之间的比较
图10A到图10F示出部分横截面视图，图示了根据本发明的第一实施例的用于制造功率半导体装置的方法的不同步骤；
图11A到图11F示出部分横截面视图，图示了根据本发明的第二实施例的用于制造功率半导体装置的方法的不同步骤；
图12A到图12F示出部分横截面视图，图示了根据本发明的第三实施例的用于制造功率半导体装置的方法的不同步骤；
图13A到图13F示出部分横截面视图，图示了根据本发明的第四实施例的用于制造功率半导体装置的方法的不同步骤；
图14示出部分横截面视图，图示了根据本发明的修改的第二实施例的用于制造功率半导体装置的方法的不同步骤；
图15示出部分横截面视图，图示了根据本发明的另一修改的第二实施例的用于制造功率半导体装置的方法的不同步骤。
图中使用的引用标记及其含义在引用标记的列表中概述。通常，类似的元件贯穿本说明书具有相同引用标记。描述的实施例意在作为示例，并且将不限制本发明的范围。
具体实施方式
在图1中，示出了根据本发明的第一实施例的功率半导体装置的横截面视图。图2示出图1的放大部分。根据本发明的第一实施例的功率半导体装置是沟槽功率金属氧化物半导体场效晶体管(沟槽功率MOSFET)100。它包括具有第一主侧3和第二主侧4的半导体晶片2。作为示范，半导体晶片是碳化硅(SiC)晶片。贯穿本说明书，术语碳化硅可指任何多型的碳化硅，具体地说它可指4H-SiC或6H-SiC。以从第一主侧3到第二主侧4的顺序，SiC晶片2包括n+掺杂源极层5、p掺杂基层6、n-掺杂漂移层7和n+掺杂漏极层8。漂移层7和漏极层8形成n掺杂衬底层9。源极层5通过基层6与漂移层7分开，并且基层6通过漂移层7与漏极层8分开。具体地说，在漂移层7上提供基层6以形成第一p-n结，并且在基层6上提供源极层5以形成第二p-n结。
多个沟槽栅极结构穿透基层6。每个栅极电极结构包含电传导栅极电极10和栅极绝缘层11。栅极电极结构配置成通过在施加电位到栅极电极10时的电场控制与其相邻的沟道区15的电传导性。每个沟道区从源极层5延伸到漂移层7，以便沟道区15与源极层形成第三p-n结，并且与漂移层7形成第四p-n结。栅极绝缘层11使栅极电极10与漂移层7、与沟道区15和与源极层5电绝缘。具体地说，栅极绝缘层11被夹在沟道区15和栅极电极10之间以便分别与沟道区15和与栅极电极10直接接触。贯穿本专利申请的说明书，在两个层或区被描述成彼此直接接触时，无其它元件被布置在两个层或区之间。
在与第一主侧3平行且在其下方的平面中，栅极电极10可具有任何形状的横截面，示范地有纵线形状、蜂巢形状、多边形、圆形或椭圆形。
在沟道区15内的所有位置，在沟道区15中的第一局部掺杂浓度，即，最大掺杂浓度，小于1·1017cm-3(在沟道区内的某个位置的所有局部掺杂浓度被称为第一局部掺杂浓度)。在基层6中，第二局部掺杂浓度，即，在基层6中的最小掺杂浓度，在基层6的所有位置是至少1·1017cm-3(在基层6内的某个位置的所有局部掺杂浓度被称为第二局部掺杂浓度)。沟道区15和基层6彼此直接接触。在沟道区15中的最大掺杂浓度小于在基层6中的最小掺杂浓度。
在垂直于在栅极绝缘层11和沟道区15之间的界面的方向上沟道区15的厚度tCH、被定义为在栅极绝缘层11和沟道区15之间的界面上从源极层5到漂移层7(即，从第三p-n结到第四p-n结)的最短路径的长度的沟道长度LCH和在垂直于在栅极绝缘层11和沟道区15之间的界面的方向上栅极绝缘层11的厚度tGI满足以下不等式：
Figure GDA0003677199360000081
其中εCR是沟道区的介电常数，并且εGI是栅极绝缘层11的介电常数。
在第一实施例中，在垂直于在栅极绝缘层11和沟道区15之间的界面的方向上沟道区15的厚度tCH沿栅极绝缘层11和沟道区15之间的整个界面是恒定的。沟道区15的厚度tCH可以是在从1nm到10nm的范围中，或者在从2nm到5nm的范围中。沟道长度Lch可以是小于0.6μm，或小于0.5μm，或小于0.4μm，或小于0.3μm。
在第一实施例中，沟道长度可以是小于0.6μm，或小于0.5μm，或小于0.4μm，或小于0.3μm。
在第一实施例中，在基层(6)中第二局部掺杂浓度的平均值可以是至少5·1017cm-3或至少1·1018cm-3或至少5·1018cm-3。在沟道区(15)中第一局部掺杂浓度的平均值可以是小于4·1016cm-3或小于2·1016cm-3。在第一实施例中，在基层(6)中第二局部掺杂浓度的平均值可以是至少5·1017cm-3或至少1·1018cm-3或至少5·1018cm-3。其中，在某个区中局部掺杂浓度的平均值指的是局部净掺杂浓度|NA-ND|的平均值
Figure GDA0003677199360000082
其根据以下等式来计算：
Figure GDA0003677199360000083
其中NA是受体的局部浓度，ND是施体的局部浓度，
Figure GDA0003677199360000084
是局部净掺杂浓度，以及V是要为其计算平均值的某个区的体积。
在图1和2中示出的第一实施例中，基层6的深度大于沟道区15的深度，其中层或区的深度被定义为在SiC晶片的第一主侧3和在层或区中离SiC晶片的第一主侧3最远的位置之间的距离。
在第一实施例中，在沟道区15和基层6之间的界面的局部掺杂浓度的梯度可以是至少1016cm--3/nm。
漂移层7的厚度取决于标称电压，即，取决于在装置被设计用于的反方向上的最大阻断电压。例如，1kV的标称阻断电压要求大约6μm的漂移层7的厚度，并且5kV的标称阻断电压要求大约36μm的漂移层7的厚度。漂移层7的理想掺杂浓度也取决于标称电压，并且示范地是在1·1015cm-3和5·1016cm-3之间的范围中。源极层5的厚度示范地是在0.5μm和5μm之间，而源极层5的掺杂浓度示范地是1·1018cm-3或更大。在垂直于第一主侧3的方向上测量厚度。
源极电极7被布置在SiC晶片2的第一主侧3上。它形成到源极层5的欧姆接触。为避免由基层6、源极层5和漂移层7形成的寄生双极晶体管的触发，基层6也被电连接到源极电极17。在SiC晶片2的第二主侧4上，布置了漏极电极18，其形成到漏极层8的欧姆接触。
接着，参照图3和4描述根据第二实施例的功率半导体装置。其中，图3示出根据第二实施例的功率半导体装置的部分横截面视图，并且图4示出在图3中横截面视图的放大部分。由于根据第二实施例的功率半导体装置极其类似于上面参照图1和2描述的根据第一实施例的功率半导体装置的事实，因此，在下面将仅描述第一和第二实施例之间的差别。关于所有其它特征，参照上面第一实施例的描述。
根据第二实施例的功率半导体装置是沟槽功率MOSFET 200。第二实施例与第一实施例不同在于它包括具有比沟道区15的深度更大深度的基层26，而在第一实施例中基层6具有与沟道区15相同的深度。其中，沟道区15的深度被定义为在源极电极17和离源极电极17最远的沟道区15的下端之间的垂直距离(即，在与从源极电极17延伸到漏极电极18的最短线平行的垂直方向上的距离)。同样地，基层26的深度被定义为在源极电极17和离源极电极17最远的基层26的下端之间的垂直距离(即，在与从源极电极17延伸到漏极电极18的最短线平行的垂直方向上的距离)。其中，从源极电极17的垂直距离与从半导体晶片2的第一主侧3的垂直距离是相同的。换而言之，第一p-n结到与第二p-n结相对的漂移层的表面(即，在装置的漏极侧上的漂移层的表面)的最小距离小于第四p-n结到与第二p-n结相对的漂移层的表面的最小距离。在此类示范实施例中，比沟道区15更深的基层26能够保护栅极绝缘层11不受在沟槽功率MOSFET 200的操作期间的高电场。
除上面描述的分别在第一与第二实施例中在基区6和26的深度之间的差别外，根据第二实施例的功率半导体装置具有与上面为第一实施例所描述的相同特征。它可也具有上面为第一实施例所描述的所有可选特征。
接着，参照图5和6描述根据第三实施例的功率半导体装置。其中，图5示出根据第三实施例的功率半导体装置的部分横截面视图，并且图6示出在图5中横截面视图的放大部分。由于根据第三实施例的功率半导体装置极其类似于上面参照图1和2描述的根据第一实施例的功率半导体装置，因此，在下面将仅描述第一和第三实施例之间的差别。关于所有剩余特征，参照上面第一实施例的描述。
沟槽功率MOSFET 300与根据第一实施例的沟槽功率MOSFET 100不同在于基电极区32从半导体晶片2的第一主侧3透入基层36中。基电极区32由诸如高度p掺杂多晶硅的传导材料形成，并且与在半导体晶片2的第一主侧3上形成的源极电极17电接触。如下面将描述的，形成到基层36的沟槽接触的基电极区32允许以特别有效和有利的方式制造带有横向倒退型掺杂分布图的本发明的功率半导体装置。
除上面描述的在第一和第三实施例之间的差别外，根据第三实施例的功率半导体装置具有与上面为第一实施例所描述的相同特征。它可也具有上面为第一实施例所描述的所有可选特征。
接着，参照图7和8描述根据第四实施例的功率半导体装置。其中，图7示出根据第四实施例的功率半导体装置的部分横截面视图，并且图8示出在图7中横截面视图的放大部分。由于根据第四实施例的功率半导体装置极其类似于上面参照图3和4描述的根据第二实施例的功率半导体装置的事实，因此，在下面将仅描述第二和第四实施例之间的差别。关于所有剩余特征，参照上面第一和第二实施例的描述。
第四实施例的沟槽功率MOSFET 300与根据第二实施例的沟槽功率MOSFET 200不同在于基电极区42从半导体晶片2的第一主侧3透入基层46中。基电极区42由诸如高度p掺杂多晶硅的传导材料形成，并且与在半导体晶片2的第一主侧3上形成的源极电极17电接触。如下面将描述的，形成到基层46的沟槽接触的基电极区42允许如在第二实施例中的以特别有效和有利的方式制造带有横向倒退型掺杂分布图的本发明的功率半导体装置。另外，根据第四实施例的沟槽功率MOSFET 400具有与根据第二实施例的沟槽功率MOSFET200类似特征和优点。如在第二实施例中，基层46的深度大于沟道区15的深度。因此，如在第二实施例中，基层46能够有效地保护栅极绝缘层11不受在装置的操作期间的高电场。
除上面描述的在第二和第四实施例之间的差别外，根据第四实施例的功率半导体装置具有与上面为第二实施例所描述的相同特征。具体地说，它可也具有上面为第一实施例所描述的所有可选(示范)特征。
在图9中，示出有在0.5V的漏极电压的对于三个不同沟槽功率MOSFET装置的漏极电流ID–栅极电压VG特性。曲线A与根据本发明的第一沟槽功率MOSFET装置ID–VG特性有关，曲线B与根据本发明的第二沟槽功率MOSFET装置ID–VG特性有关，以及曲线C与根据具有不同于本发明的配置的比较性示例的沟槽功率MOSFET装置ID–VG特性有关。两个沟槽功率MOSFET装置分别具有0.2μm的沟道长度和50nm的沟道厚度tCH。曲线A与在基层中具有1·1019cm-3的恒定p型掺杂浓度的第一功率MOSFET装置有关，并且曲线B与在基层中具有1·1018cm-3的恒定p型掺杂浓度的第二功率MOSFET装置有关。第一和第二功率MOSFET装置均在沟道区中具有1·1016cm-3的恒定p型掺杂浓度。根据比较性示例的功率MOSFET装置没有任何横向倒退型掺杂分布图。具体地说，在根据比较性示例的功率MOSFET装置中在包含与栅极绝缘层直接相邻的区的基层中具有1·1017cm-3的恒定p型掺杂浓度。
如从图9能够看到的，根据比较性示例(曲线A)的沟槽功率MOSFET装置的ID–VG特性示出作为短沟道效应的明显证据的大约250mV/dec的高亚阈斜率。另外，沟道在比较性示例中未适当闭合。通过实现带有如在第一和第二功率MOSFET装置(曲线A和B)中的相对低掺杂沟道区和相对高掺杂基层的根据本发明的横向倒退型掺杂分布图，能够实现良好的关断状态能力、最佳阈值电压和大约120mV/dec的相对低亚阈斜率，这证明了根据本发明的设计的效力。另外，能够通过p基受体浓度来控制阈值电压而不降级在反型沟道中的电子移动性。
参照图10A到10F，描述了用于制造根据本发明的功率半导体装置的方法的第一实施例。图10A到10F示出在制造方法期间在不同阶段的装置的部分横截面。
在第一方法步骤中，提供了如图10A中示出的半导体晶片50。作为示范，半导体晶片50是碳化硅晶片。它具有第一主侧53和与第一主侧53的第二主侧54。以从第一主侧53到第二主侧54的顺序，半导体晶片50包含n+掺杂第一半导体层501、p掺杂第二半导体层502和n-掺杂第三半导体层503。半导体晶片50可在其第二主侧54上包含n掺杂漏极层(图10A到10F中未示出)。
在第二方法步骤中，如图10A中所示出的，在半导体晶片50的第一主侧53上形成第一掩模图案504。第一掩模图案504的材料作为示范是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。接着，如也在图10A中所示出的，在第一掩模图案504的侧壁形成第一侧壁间隔体505。第一侧壁间隔体505的材料可作为示范也是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。然而，侧壁间隔体505的材料必须与第一掩模图案504的材料不同以具有在这些材料之间的蚀刻选择性。
之后，如图10B中所示出的，沟槽506被蚀刻到半导体晶片50中，其中第一掩模图案504和第一侧壁间隔体505被用作蚀刻掩模。沟槽506穿透第一半导体层501和第二半导体层502到第三半导体层503中。
接着，如图10D中所示出的，通过选择性蚀刻去除第一掩模图案504以显露在第一掩模图案504下方的半导体晶片50，并且在第一侧壁间隔体505的侧壁上形成第二侧壁间隔体507。之后，使用第一侧壁间隔体505和第二侧壁间隔体507作为掺杂掩模，施加p型第一杂质到半导体晶片50中以形成在第二半导体层502中的基层56和沟道区515。沟道区515是第二半导体层502的剩余部分，即带有未修正掺杂浓度的部分，即由于p杂质的附加施加，基层56具有比沟道区515更高的掺杂浓度。同时，在沟槽506下方形成p掺杂阱区508。
如图10E中所示出的，之后通过选择性蚀刻，去除包含第一侧壁间隔体505和第二侧壁间隔体507的掺杂掩模。接着，在沟槽506的侧壁和底部上形成绝缘层以形成栅极绝缘层511。其中，掩模可用于仅在沟槽506内而不在半导体晶片50的其它部分上形成栅极绝缘层511。备选的是，绝缘层可先在整个装置上形成，并且可在此后才被图案化。
之后，在绝缘层上形成传导层以形成电传导栅极电极510。其中，掩模可用于仅在沟槽506内而不在半导体晶片50的其它部分上形成栅极电极510。可使用如用于形成栅极绝缘层的掩模相同的掩模。备选的是，传导层可先在整个装置上形成，并且可在此后才被图案化。传导层可与绝缘层一起被图案化。栅极绝缘层511和栅极电极510形成用于控制在沟道区515中传导性的栅极结构。
如图10F中所示出的，顶部栅极绝缘层519被形成以覆盖栅极电极510。之后，源极电极517和金属化层520被形成以通过在顶部栅极绝缘层519中的开口与源极层55和基层56接触。作为示范，源极电极517是硅化物层。
如图10F中所示出的沟槽MOSFET装置类似于如图1和2中所示出的沟槽MOSFET装置100。它与沟槽MOSFET装置100不同仅在于它包含在栅极结构下方的附加p型阱508。因此，关于所有层和区的尺寸和掺杂浓度，参照上面沟槽功率MOSFET 100的描述。另外，可在半导体晶片50的第二主侧54上形成漏极层和漏极电极。漏极层可如上所示被包含在半导体晶片50中。
参照图11A到11F，描述了用于制造根据本发明的功率半导体装置的方法的第二实施例。图11A到11F示出在制造方法期间在不同阶段的装置的部分横截面。
在第一方法步骤中，提供了如图11A中示出的半导体晶片50。半导体晶片50与上面参照图10A描述的半导体50是相同的。它可也包含n掺杂漏极层(图11A到11F中未示出)。
在第二方法步骤中，如图11A中所示出的，在半导体晶片50的第一主侧53上形成第一掩模图案604。第一掩模图案604的材料作为示范是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。接着，如也在图11A中所示出的，在第一掩模图案604的侧壁形成第一侧壁间隔体605。第一侧壁间隔体605的材料可作为示范也是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。然而，侧壁间隔体605的材料必须与第一掩模图案604的材料不同以具有在这些材料之间的蚀刻选择性。
之后，使用第一掩模图案604和第一侧壁间隔体605作为掺杂掩模，施加p型第一杂质到半导体晶片50中以形成在第二半导体层502中的基层56和沟道区515。
之后，如图11C中所示出的，在掺杂掩模的开口中形成第二掩模图案609。如图11D中所示出的，沟槽606被蚀刻到半导体晶片50中，其中第二掩模图案609和第一侧壁间隔体605被用作蚀刻掩模。沟槽606穿透第一半导体层501和第二半导体层502到第三半导体层503中。沟道区515是第二半导体层502的剩余部分，即带有未修正掺杂浓度的部分，即由于p杂质的附加施加，基层56具有比沟道区515更高的掺杂浓度。
在形成沟槽后，如图11D中所示出的，可通过使用第二掩模图案609和第一侧壁间隔体605作为掺杂掩模，经沟槽606的底部选择性地施加p型杂质到第三半导体层503中，形成p掺杂阱区508。
之后，如图11E中所示出的，在沟槽606中形成包含栅极绝缘层511和栅极电极510的栅极结构，并且通过选择性蚀刻，去除第二掩模图案609和第一侧壁间隔体605。最后，执行如上关于图10F所讨论的相同步骤以形成如图11F中所示出的结构。
如图11F中所示出的沟槽MOSFET装置类似于如图1和2中所示出的沟槽MOSFET装置100。它与沟槽MOSFET装置100不同仅在于它包含在栅极结构下方的附加p型阱508。因此，关于所有层和区的尺寸和掺杂浓度，参照上面沟槽功率MOSFET 100的描述。另外，如图1中所示出的沟槽功率MOSFET中，可在半导体晶片50的第二主侧54上形成漏极层8和漏极电极18。漏极层8可如上所示被包含在半导体晶片50中。
如图10F中所示出的沟槽功率MOSFET类似于如图1和2中所示出的沟槽功率MOSFET100。它与沟槽功率MOSFET 100不同仅在于它包含在栅极结构下方的附加p型阱508。因此，关于所有层和区的尺寸和掺杂浓度，参照上面沟槽功率MOSFET 100的描述。另外，可在半导体晶片50的第二主侧54上形成漏极层8和漏极电极18。漏极层8可如上所示被包含在半导体晶片50中。
参照图12A到12F，描述了用于制造根据本发明的功率半导体装置的方法的第三实施例。图12A到12F示出在制造方法期间在不同阶段的装置的部分横截面。
在第一方法步骤中，提供了如图12A中示出的半导体晶片50。半导体晶片50与上面参照图10A描述的半导体50是相同的。它可也包含n掺杂漏极层(图12A到12F中未示出)。
在第二方法步骤中，如图12A中所示出的，在半导体晶片50的第一主侧53上形成第一掩模图案604。第一掩模图案604的材料作为示范是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。接着，如也在图12A中所示出的，在第一掩模图案604的侧壁形成第一侧壁间隔体605。第一侧壁间隔体605的材料可作为示范也是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。然而，侧壁间隔体605的材料必须与第一掩模图案604的材料不同以在这两种材料之间具有蚀刻选择性。
之后，如图12A中所示出的，使用第一掩模图案604和第一侧壁间隔体605作为掺杂掩模，施加p型第一杂质到半导体晶片50中以形成在第二半导体层502中的基层56。
如图12B中所示出的，通过选择性蚀刻，去除第一侧壁间隔体605，并且如图12C中所示出的，在第一掩模图案604的开口中形成第二掩模图案709。作为示范，在整个结构上形成第二掩模图案604的材料的层，并且通过平面化去除在第一掩模图案604中开口外的此层的任何材料以形成第二掩模图案709。
之后，通过选择性蚀刻，去除第一掩模图案604。如图12D中所示出的，沟槽706被蚀刻到半导体晶片50中，其中第二掩模图案709被用作蚀刻掩模。沟槽706穿透第一半导体层501和第二半导体层502到第三半导体层503中。在形成沟槽后，如图12D中所示出的，可通过使用第二掩模图案709作为掺杂掩模，经沟槽706的底部选择性地施加p型杂质到第三半导体层503中，形成p掺杂阱区508。
之后，如图12E中所示出的，在沟槽706中形成包含栅极绝缘层511和栅极电极510的栅极结构，并且通过选择性蚀刻，去除第二掩模图案709。最后，执行如上关于图10F所讨论的相同步骤以形成如图12F中所示出的结构。
如图12F中所示出的沟槽功率MOSFET的结构类似于如图1和2中所示出的沟槽功率MOSFET 100。它与沟槽功率MOSFET 100不同仅在于它包含在栅极结构下方的附加p型阱508。因此，关于所有层和区的尺寸和掺杂浓度，参照上面沟槽功率MOSFET 100的描述。另外，可在半导体晶片50的第二主侧54上形成漏极层8和漏极电极18。漏极层8可如上所示被包含在半导体晶片50中。
参照图13A到13F，描述了用于制造根据本发明的功率半导体装置的方法的第四实施例。图13A到13F示出在制造方法期间在不同阶段的装置的部分横截面。
在第一方法步骤中，提供了半导体晶片80。作为示范，半导体晶片80是碳化硅(SiC)晶片。它具有第一主侧83和与第一主侧83的第二主侧84。以从第一主侧83到第二主侧84的顺序，半导体晶片80包含n+掺杂第一半导体层801、p掺杂第二半导体层802和n-掺杂第三半导体层803。半导体晶片80可在其第二主侧84上包含n掺杂漏极层(图13A到13F中未示出)。
在第二方法步骤中，如图13A中所示出的，在半导体晶片80的第一主侧83上形成第一掩模图案804。第一掩模图案804的材料作为示范是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。接着，如也在图13A中所示出的，在第一掩模图案804的侧壁形成第一侧壁间隔体805。第一侧壁间隔体805的材料可作为示范也是氧化硅、光刻胶、氮化硅、铝(Al)或多晶硅。然而，侧壁间隔体805的材料必须与第一掩模图案804的材料不同以具有在这些材料之间的蚀刻选择性。
之后，如图13A中所示出的，第一沟槽806被蚀刻到半导体晶片80中，其中第一掩模图案804和第一侧壁间隔体805被用作蚀刻掩模。第一沟槽806穿透第一半导体层501到第二半导体层502中，靠近在第二半导体层802和第三半导体层803之间的界面。作为示范，底部距在第二和第三半导体层802和803之间的界面100nm或更近。
接着，如图13B中所示出的，使用第一掩模图案和第一侧壁间隔体805作为掺杂掩模，施加p型第一杂质到半导体晶片50中在第一沟槽806内以形成在通过第二半导体层502中的基层56。具体地说，分别通过第一沟槽806的侧壁和底部施加p型第一杂质以至少在第二半导体层802中形成基层86。在示范实施例中，通过倾斜离子注入或者通过等离子体浸没离子注入(PIII)，执行施加p型第一杂质到第一沟槽806的侧壁和底部。等离子体浸没离子注入允许沿与第一沟槽816的侧壁平行的方向形成带有同质掺杂浓度分布图，即与深度(即，距半导体晶片80的第一主侧83的距离)几乎无关的掺杂浓度分布图的基层。
如图13C中所示出的，通过选择性蚀刻，去除第一侧壁间隔体805，并且在第一掩模图案804的开口内和第一沟槽806内形成第二掩模图案809。之后，第二沟槽816被蚀刻到半导体晶片80中，其中第二掩模图案809被用作蚀刻掩模。第二沟槽816穿透第一半导体层801和第二半导体层802到第三半导体层803中。在形成第二沟槽816后，可通过使用第二掩模图案809作为掺杂掩模，经第二沟槽816的底部选择性地施加p型杂质到第三半导体层803中，形成p掺杂阱区508。
之后去除第二掩模图案809，并且在第二沟槽816的侧壁和底部上形成绝缘层以形成栅极绝缘层511。其中，掩模可用于仅在第二沟槽816内而不在半导体晶片50的其它部分上形成栅极绝缘层811。备选的是，绝缘层可先在整个装置上形成，并且可在此后才被图案化。
之后，在栅极绝缘层511上形成传导层以形成电传导栅极电极510。其中，掩模可用于仅在第二沟槽816内而不在半导体晶片80的其它部分上形成栅极电极510。可使用与用于形成栅极绝缘层511的掩模相同的掩模。备选的是，传导层可先在整个装置上形成，并且可在此后才被图案化。传导层可与绝缘层一起被图案化。栅极绝缘层511和栅极电极510形成用于控制在沟道区815中传导性的栅极结构。
如图13F中所示出的，形成顶部栅极绝缘层519以覆盖栅极电极510，利用传导材料830填充第一沟槽806，形成源极电极以电接触源极层85和基层815。最后，在源极电极517上和在顶部栅极绝缘层519上形成金属化层520。作为示范，源极电极517是硅化物层。
如图13F中所示出的沟槽MOSFET装置类似于如图5和6中所示出的沟槽MOSFET装置300。它与沟槽MOSFET装置300不同仅在于它包含在栅极结构下方的附加p型阱808。因此，关于所有层和区的尺寸和掺杂浓度，参照上面沟槽功率MOSFET 300的描述。另外，可在半导体晶片80的第二主侧84上形成漏极层和漏极电极。漏极层可如上所示被包含在半导体晶片50中。
参照图14，描述了用于制造根据本发明的功率半导体装置的方法的修改的第二实施例。修改的第二实施例与参照图11A到11F所描述的第二实施例不同仅在于使用薄掩模层905而不是侧壁间隔体605。掩模层905的厚度薄到足以通过在第一掩模图案604中的开口内形成的掩模层905的部分905A来施加第一杂质到第二半导体层502中。第一掩模图案604中开口的侧壁上的部分905B与根据本发明的用于制造功率半导体装置的方法的第二实施例中的侧壁间隔体605具有相同作用。
参照图15，描述了用于制造根据本发明的功率半导体装置的方法的另一修改的第二实施例。仅将第一掩模图案604被用作掺杂掩模，而不是使用第一掩模图案604和侧壁间隔体605作为掺杂掩模。通过第一掩模图案604的一部分的各向同性蚀刻以放大在第一掩模图案604中的开口1060，从图15中示出的结构形成图12B中示出的结构。所有剩余方法步骤与在根据本发明的用于制造功率半导体装置的方法的第二实施例中是相同的。
在上面的描述中，描述了本发明的特定实施例。然而，上述实施例的备选和修改是可能的。
在用于制造根据本发明的功率半导体装置的方法的上述实施例中，在栅极结构下方形成p掺杂阱区508用于保护栅极绝缘层511不受在功率半导体装置的操作期间的高电场。然而，在方法的修改的实施例中，在栅极结构下方不形成p掺杂阱区508。在用于制造根据本发明的功率半导体装置的方法的第一实施例中，p掺杂阱区508与基层56一起被形成。相应地，将必需使用另一掩模层来防止在形成基层56期间p掺杂阱区5的形成。例如，参照图10A到10F描述的方法可被修改成通过在沟槽506的底部上形成第二掩模图案来制造图1、2中示出的沟槽功率MOSFET 100，其中第二掩模图案被用作在选择性地施加第一杂质的步骤中的掺杂掩模的一部分，并且在沟槽(506)的侧壁上形成绝缘层(11)的步骤之前去除第二掩模图案。
在上面描述中，沟槽功率MOSFET 100、200、300和400被描述为本发明的功率半导体装置的实施例。然而，本发明不限于沟槽功率MOSFET。例如，本发明的功率半导体装置的另一实施例是沟槽绝缘栅极双极晶体管(IGBT)。此类沟槽IGBT与上述沟槽功率MOSFET100、200、300和400不同在于在半导体晶片2的第二主侧4上的附加的p掺杂层。
在上述用于制造根据本发明的功率半导体装置的方法的第一到第三实施例中，沟槽506、606和706穿透第一半导体层501和第二半导体层502到第三半导体层503中。在修改的实施例中，沟槽506、606和706可不延伸到第三半导体层503中。对于在用于制造根据本发明的功率半导体装置的方法的第四实施例中的第二沟槽816也是如此。
通过特定传导类型解释了上面实施例。在上述实施例中半导体层的传导类型可能被交换，使得，在特定实施例中，被描述为p型层的所有层将是n型层，并且被描述为n型层的所有层将是p型层。例如，在修改的实施例中，源极层5可以是p掺杂层，基层6可以是n掺杂层，以及衬底层9可以是p掺杂层。
应注意的是，词语“包括”不排除其它元件或步骤，并且不定冠词“一(a或an)”不排除多个。此外，与不同实施例关联描述的元件可被组合。
参考标记列表
2，50，80 半导体晶片
3，53，83 第一主侧
4，54，84 第二主侧
5，55，85 (n+-掺杂)源极层
6，26，36，46，56，86 (p掺杂)基层
7 (n-掺杂)漂移层
8 (n+掺杂)漏极层
9 (n掺杂)衬底层
10 栅极电极
11 栅极绝缘层
15 (p掺杂)沟道区
17，517 源极电极
18 漏极电极
19 顶部栅极绝缘层
20 金属化层
32，42 基电极区
100，200，300，400 沟槽功率MOSFET
501，801 (n+掺杂)第一半导体层
502，802 (p掺杂)第二半导体层
503，803 (n-掺杂)第三半导体层
504，604，804，1604 第一掩模图案
505，605，805 第一侧壁间隔体
506，606，706 沟槽
507 第二侧壁间隔体
508 (p型)阱
510 栅极电极
511 栅极绝缘层
515 沟道区
517 源极电极
519 顶部栅极绝缘层
520 金属化层
609，709，809 第二掩模图案
806 第一沟槽
815 沟道区
816 第二沟槽
830 传导材料
1060 开口
LCH 沟道长度
tCH 沟道区的厚度。

Claims (19)

1.一种功率半导体装置，包括：
具有第一传导类型的漂移层（7）；
在所述漂移层（7）上提供并且具有不同于所述第一传导类型的第二传导类型的基层（6；26；36；46），所述基层（6；26；36；46）与所述漂移层（7）形成第一p-n结；
在所述基层（6；26；36；46）上提供并且具有所述第一传导类型的源极层（5），所述基层（6；26；36；46）与所述源极层（5）形成第二p-n结；
具有所述第二传导类型并且从所述源极层（5）延伸到所述漂移层（7）的沟道区（15），所述沟道区（15）与所述源极层（5）形成第三p-n结，并且与所述漂移层（7）形成第四p-n结，以及
用于控制所述沟道区（15）的电传导性的沟槽栅极结构，所述沟槽栅极结构包含电传导栅极电极（10）和使所述栅极电极（10）与所述沟道区（15）电绝缘的栅极绝缘层（11），
其中第一局部掺杂浓度在所述沟道区（15）内的所有位置小于1·1017 cm-3，并且在所述沟道区（15）中所述第一局部掺杂浓度的平均值小于4·1016 cm-3，
在所述基层（6；26；36；46）中，第二局部掺杂浓度在所述基层（6；26；36；46）内的所有位置是至少1·1017 cm-3，
所述沟道区（15）和所述基层（6；26；36；46）彼此直接接触，
其特征在于
Figure 88447DEST_PATH_IMAGE001
，
其中
Figure 71447DEST_PATH_IMAGE002
是沟道长度，其中所述沟道长度
Figure 158001DEST_PATH_IMAGE002
被定义为沿在所述沟道区（15）和所述栅极绝缘层（11）之间的界面从所述第三p-n结到所述第四p-n结的最短路径的长度，
Figure 362586DEST_PATH_IMAGE003
是所述沟道区（15）的介电常数，
Figure 122732DEST_PATH_IMAGE004
是所述栅极绝缘层（11）的介电常数，
Figure 343760DEST_PATH_IMAGE005
是在垂直于在所述栅极绝缘层（11）和所述沟道区（15）之间的界面的方向上所述沟道区（15）的厚度，以及
Figure 214764DEST_PATH_IMAGE006
是在垂直于在所述栅极绝缘层（11）和所述沟道区（15）之间的所述界面的方向上所述栅极绝缘层（11）的厚度，其中
所述沟道区（15）的所述厚度t CH 是在从1 nm到10 nm的范围中。
2.根据权利要求1所述的功率半导体装置，其中所述沟道区（15）的所述厚度t CH 是在从2nm到5 nm的范围中。
3.根据权利要求1或2所述的功率半导体装置，其中所述沟道长度L CH 小于0.6 µm。
4.根据权利要求3所述的功率半导体装置，其中所述沟道长度L CH 小于0.5 µm。
5.根据权利要求4所述的功率半导体装置，其中所述沟道长度L CH 小于0.4 µm。
6.根据权利要求5所述的功率半导体装置，其中所述沟道长度L CH 小于0.3 µm。
7.根据权利要求1或2所述的功率半导体装置，其中在所述沟道区（15）中所述第一局部掺杂浓度的所述平均值小于2·1016 cm-3。
8.根据权利要求1或2所述的功率半导体装置，其中在所述基层（6；26；36；46）中所述第二局部掺杂浓度的平均值是至少5·1017 cm-3。
9.根据权利要求8所述的功率半导体装置，其中所述第二局部掺杂浓度的平均值是至少1·1018 cm-3。
10.根据权利要求9所述的功率半导体装置，其中所述第二局部掺杂浓度的平均值是至少5·1018 cm-3。
11.根据权利要求1或2所述的功率半导体装置，其中所述基层（26；46）的深度大于所述沟道区（15）的深度。
12.根据权利要求1或2所述的功率半导体装置，其中基电极区（32；42）穿入所述基层（36；46）中以形成到所述基层（36；46）的沟槽接触。
13.根据权利要求1或2所述的功率半导体装置，其中在所述沟道区（15）和所述基层（6；26；36；46）之间的界面的局部掺杂浓度的梯度是至少1016 cm-3/nm。
14.一种用于制造根据权利要求1到13中的任一项所述的功率半导体装置的方法，所述方法包括以下步骤：
提供半导体晶片（50），所述半导体晶片（50）以从所述半导体晶片（50）的第一主侧（53）到所述半导体晶片（50）的第二主侧（54）的顺序包含第一传导类型的第一半导体层（501）、第二传导类型的第二半导体层（502）和所述第一传导类型的第三半导体层（503），其中所述第一半导体层（501）形成在所述功率半导体装置（100）中的源极层（55），并且其中所述第三半导体层（503）形成在所述功率半导体装置（100）中的漂移层（57）；
在所述半导体晶片（50）的所述第一主侧（53）上形成第一掩模图案（504）；
在所述第一掩模图案（504）的侧壁形成第一侧壁间隔体（505）；
蚀刻所述第一半导体层（501）和所述第二半导体层（502）以形成在所述第一半导体层（501）和所述第二半导体层（502）中的沟槽（506），其中所述第一掩模图案（504）和所述第一侧壁间隔体（505）被用作蚀刻掩模；
在形成所述沟槽（506）后选择性地蚀刻所述第一掩模图案（504）以显露在所述第一掩模图案（504）下方的所述半导体晶片（50）；
使用所述第一侧壁间隔体（505）至少作为掺杂掩模的一部分，选择性地施加所述第二传导类型的第一杂质到所述半导体晶片（50）中以形成在所述第二半导体层（502）中的基层（56）和沟道区（515）；
去除包含所述第一侧壁间隔体（505）的所述掺杂掩模；
在所述沟槽（506）的侧壁和底部上形成绝缘层以形成所述栅极绝缘层（511）；
在所述绝缘层上形成传导层以形成电传导栅极电极（510）；以及
在选择性地蚀刻所述第一掩模图案（504）的所述步骤后在所述第一侧壁间隔体（505）的侧壁上形成第二侧壁间隔体（507），其中所述第二侧壁间隔体（507）在选择性地施加所述第一杂质的所述步骤中被用作所述掺杂掩模的一部分。
15.根据权利要求14所述的方法，包括在所述沟槽（506）的底部上形成第二掩模图案的步骤，其中
所述第二掩模图案在选择性地施加所述第一杂质的所述步骤中被用作所述掺杂掩模的一部分，以及
在所述沟槽（506）的所述侧壁上形成所述绝缘层的所述步骤前去除所述第二掩模图案。
16.一种用于制造根据权利要求1到13中的任一项所述的功率半导体装置的方法，所述方法包括以下步骤：
提供半导体晶片（50；80），所述半导体晶片（50；80）以从所述半导体晶片（50；80）的第一主侧（53；83）到所述半导体晶片（50；80）的第二主侧（54；84）的顺序包含第一传导类型的第一半导体层（501；801）、第二传导类型的第二半导体层（502；802）和所述第一传导类型的第三半导体层（503；803），其中所述第一半导体层（501；801）形成在所述功率半导体装置（100；200；300；400）中的源极层（55；85），并且其中所述第三半导体层（503；803）形成在所述功率半导体装置（100；200；300；400）中的漂移层（57；87）；
在所述半导体晶片（50；80）的所述第一主侧（53；83）上形成第一掩模图案（604，605；804，805；604，905；1604），其中所述第一掩模图案（604，605；804，805；604，905；1604）具有第一开口；
使用所述第一掩模图案（604，605；804，805；604，905；1604）作为第一掺杂掩模，通过第一开口选择性地施加所述第二传导类型的第一杂质到所述半导体晶片（50；80）中以形成在所述第二半导体层（502；802）中的基层（56；86）和沟道区（515；815）；
去除所述第一掩模图案（604，605；804，805；604，905；1604）的一部分以放大在所述第一掩模图案（604，605；804，805；604，905；1604）中的所述第一开口；
在剩余的第一掩模图案（604；804）的放大的第一开口中形成第二掩模图案（709；809）；
选择性地蚀刻所述剩余的第一掩模图案（604；804）以显露在所述剩余的第一掩模图案（604；804）下方的所述半导体晶片（50；80）；
蚀刻所述第一半导体层（501；801）和所述第二半导体层（502；802）以形成在所述第一半导体层（501；801）和所述第二半导体层（502；802）中的第二沟槽（506；816），其中所述第二掩模图案（709；809）被用作蚀刻掩模；
去除所述第二掩模图案（709；809）；
在所述第二 沟槽的侧壁和底部上形成绝缘层以形成所述栅极绝缘层（511）；以及
在所述绝缘层上形成传导层以形成电传导栅极电极（510）。
17.根据权利要求16所述的方法，其中在所述半导体晶片（50；80）的所述第一主侧（53；83）上形成第一掩模图案的所述步骤包括：
形成包含第二开口的第一掩模部分（604；804）的步骤，以及
至少在所述第二开口的侧壁上形成第二掩模部分（605；905；805）以形成包含所述第一掩模部分和所述第二掩模部分的所述第一掩模图案（604，605；604，905；804，805）的步骤；以及
其中通过选择性地蚀刻所述第二掩模部分（605；805；905）来执行去除所述第一掩模图案（604，605；804，805；604，905）的所述部分以放大在所述第一掩模图案（604，605；804，805；604，905）中的所述第一开口的步骤。
18.根据权利要求16或17所述的方法，包括在选择性地施加所述第一杂质的所述步骤前形成第一沟槽（806）的步骤，其中所述第一掩模图案（804，805）在形成所述第一沟槽（806）的所述步骤期间被用作蚀刻掩模。
19.根据权利要求16或17所述的方法，包括通过所述第二沟槽（816）的所述底部选择性地施加所述第二传导类型的第二杂质到所述半导体晶片（80）中的步骤，其中所述第二掩模图案（809）被用作第二掺杂掩模。
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