JP5893172B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

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Description

この発明は、炭化珪素半導体装置に関するものであり、特に、電力用半導体装置として用いられるトレンチゲート型炭化珪素半導体装置およびその製造方法に関する。
パワーエレクトロニクス機器において、電気モータ等の負荷を駆動するための電力供給の実行・停止を切り替えるために、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されている。特に近年では、次世代の高耐圧・低損失なスイッチングデバイスとして、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが注目されている。
電力用半導体装置として使用される場合、縦型ＭＯＳＦＥＴ構造が使用されることが多い。縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型、トレンチ型（トレンチゲート型）などがある。
トレンチゲート型ＳｉＣ‐ＭＯＳＦＥＴは、４°オフなどのオフ角を有する基板に形成すると、形成されるトレンチ側壁面によってオン電流、閾値電圧が変わることが知られていた（例えば特許文献１）。
特開２０１１−１００９６７号公報
特許文献１によれば、オフ角を有する４Ｈ−ＳｉＣ単結晶半導体基板より構成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいて、オフ角に依存して結晶面の異なるトレンチ側壁面ごとにドレイン電流および閾値電圧にばらつきが生じる。つまり、オフ角を有する基板上に形成されるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいては、トレンチ側壁面ごとにＭＯＳＦＥＴが異なるオン状態になるため、動特性が不安定になる、あるいは、特定のトレンチ側壁面のチャネル面への電流集中が生じる場合があった。
この発明は、上記のような課題を解決するためになされたものであり、トレンチ側壁面の結晶面によるドレイン電流および閾値電圧のばらつきを低減することが可能な、トレンチゲート型の縦型炭化珪素半導体装置およびその製造方法を提供することを目的とする。
本発明の一態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、前記ウェル領域と前記ソース領域とに接続されたソース電極と、前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域とを備え、前記トレンチの第１側壁面側の前記ウェル領域には低チャネルドープ領域が形成され、前記トレンチの第２側壁面側の前記ウェル領域には前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域が形成され、前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に前記ドリフト領域に接するように前記高濃度ウェル領域を設けたものである。
また、本発明の別の態様に関する炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、前記ウェル領域と前記ソース領域とに接続されたソース電極と、前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域とを備え、前記トレンチの第１側壁面側の前記ウェル領域には低チャネルドープ領域が形成され、前記トレンチの第２側壁面側の前記ウェル領域には前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域が形成され、前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に前記高濃度ウェル領域を設け、前記第１側壁面から前記ウェル領域までの前記低チャネルドープ領域の幅と、前記第２側壁面から前記ウェル領域までの前記高チャネルドープ領域の幅とが同じであり、前記第１の主面が、（０００１）面から［１１−２０］軸方向へ傾斜するオフ角を有し、前記第１側壁面が、（１１−２０）面に近い面であり、前記第２側壁面が、（−１−１２０）面に近い面であるものである。
また、本発明の炭化珪素半導体装置の製造方法は、オフ角を有する炭化珪素半導体基板の第１の主面上に炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、前記ドリフト領域の表面上に炭化珪素で構成される第２導電型のウェル領域を形成工程と、前記ウェル領域の表層部に選択的に炭化珪素で構成される第１導電型のソース領域を形成する工程と、前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチを形成する工程と、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ウェル領域と前記ソース領域と接するソース電極を形成する工程と、前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面にドレイン電極を形成する工程と、前記ウェル領域内の前記トレンチの第１側壁面側に、低チャネルドープ領域を形成する工程と、前記ウェル領域内の前記トレンチの第２側壁面側に、前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域を形成する工程と、前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に、前記ドリフト領域に接するように前記ウェル領域より第２導電型不純物濃度が高い第２導電型の高濃度ウェル領域を形成する工程とを備えたものである。
本発明によれば、トレンチの側壁面ごとにオン状態を調整できるため、特定のトレンチの側壁面にできる電界効果トランジスタのチャネル面への電流集中を防ぐことでき、より低抵抗なトレンチゲート型炭化珪素半導体装置、または、より動作が安定した信頼性の高い炭化珪素半導体装置を得ることができる。
この発明の実施の形態１における炭化珪素半導体装置を模式的に表す断面図である。 この発明の実施の形態１における炭化珪素半導体装置を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置のトレンチの結晶面の関係を説明するための断面模式図である。 この発明の実施の形態１の炭化珪素半導体装置に関して、トレンチ側壁に形成されたＭＯＳＦＥＴの閾値電圧のウェル領域のアクセプタ濃度依存性を説明する図である。 この発明の実施の形態１の炭化珪素半導体装置に関して、トレンチ側壁に形成されたＭＯＳＦＥＴのドレイン電流密度のウェル領域のアクセプタ濃度依存性を説明する図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一形態を模式的に表す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す平面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態３における炭化珪素半導体装置の一形態を模式的に表す断面図である。 この発明の実施の形態３における炭化珪素半導体装置の一形態を模式的に表す断面図である。
実施の形態１．
まず、本発明の実施の形態１における炭化珪素半導体装置の構成を説明する。ここでは、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、本発明の実施の形態１における炭化珪素半導体装置を模式的に示す断面図である。また、図２は、図１の炭化珪素半導体装置の構成を模式的に示す平面図である。図１は、図２のＡ−Ａ破線部の断面図である。図１、図２の炭化珪素半導体装置は、縦型のトレンチゲート型ＭＯＳＦＥＴである。
図１において、（０００１）面に対して［１１−２０］軸方向にオフ角θだけ傾斜した第１の主面２Ａを表面に備えた４Ｈのポリタイプを有する炭化珪素半導体基板１の第１の主面２Ａ上に炭化珪素で構成されるｎ型のドリフト領域４が形成されている。ドリフト領域４の表面上には、炭化珪素で構成されるｐ型のウェル領域５が形成されている。ウェル領域５の表層部には選択的にｎ型のソース領域６が形成されている。
ソース領域６の表面からウェル領域５を貫通してドリフト領域４に達するトレンチ７が形成されている。トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９がトレンチ７に埋め込まれるように形成されている。また、ゲート絶縁膜８およびゲート電極９を覆うように層間絶縁膜１０が形成されており、層間絶縁膜１０の一部を除去した位置にソース領域６とウェル領域５とに接触するように、ソース電極１１が形成されている。さらに、炭化珪素半導体基板１の第１の主面２Ａの反対の面である第２の主面２Ｂに接するようにドレイン電極１２が形成されている。
トレンチ７の第１側壁面１８から所定の距離ｄの範囲のウェル領域５内に低チャネルドープ領域１４が形成され、トレンチ７の第２側壁面１９から所定の距離ｄの範囲のウェル領域５内に高チャネルドープ領域１３が形成されている。ここで、第１側壁面１８と第２側壁面１９とは、トレンチ７内でゲート電極９を介して対向した面である。高チャネルドープ領域１３と低チャネルドープ領域１４では、高チャネルドープ領域１３の方が低チャネルドープ領域１４より実効的アクセプタ濃度が低くなっている。ここで、高チャネルドープ領域１３と低チャネルドープ領域１４の実効アクセプタ濃度とは、各領域のアクセプタ濃度からドナー濃度を差し引いた値であり、高チャネルドープ領域１３、低チャネルドープ領域１４がｐ型であれば、正の値をとり、高チャネルドープ領域１３、低チャネルドープ領域１４がｎ型であれば、負の値をとる。
なお、図１では、紙面の上側がオフ角θが付いた［０００１］方向であり、紙面の右側がオフ角θが付いた［１１−２０］方向である。
また、図２においては、平面視で格子状に形成されたトレンチ７の内部にゲート絶縁膜８を介してゲート電極９が形成されている。
図２では、紙面の上側が[−１１００]方向であり、紙面の右側がオフ角θが付いた［１１−２０］方向である。
ここで、トレンチ７の第１側壁面１８と第２側壁面１９について、図３を用いて結晶面の関係を説明する。図３は、本発明の実施の形態１におけるトレンチの結晶面の関係を説明するための断面模式図である。
図３において、紙面の上側が[０００１]方向、紙面の右側が［１１−２０］方向であり、面１６がジャスト（０００１）面、面１７がオフ角θを有する（０００１）面、角度１５がオフ角θである。
本実施の形態の炭化珪素半導体基板１は、（０００１）面に対して［１１−２０］方向にオフ角θ傾斜した第１の主面２Ａを表面に備えているので、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのトレンチ７においては、第１の主面２Ａが図３の面１７に対応し、第１側壁面１８と第２側壁面１９はそれぞれ図３の面１８と面１９に対応する。
このような関係から、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのトレンチ７の第１側壁面１８と第２側壁面１９とは、それぞれ、オフ角θを有する（１１−２０）面とオフ角θを有する（−１−１２０）面とになる。
図２で第１側壁面１８と第２側壁面１９とに直交する（１−１００）面および（−１１００）面のトレンチ７側壁面に対しては、トレンチ７側壁側のウェル領域５の実効アクセプタ濃度は、高チャネルドープ領域１３と低チャネルドープ領域１４の間の値に設定している。
次に、本発明の本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの動作について詳しく説明する。
図４は、トレンチ７の深さを１．２μｍ、ゲート絶縁膜８を厚さ５０ｎｍのＳｉＯ２とし、ウェル領域５の深さを０．９μｍ、ウェル領域５のアクセプタ濃度を１×１０１７／ｃｍ３、３×１０１７／ｃｍ３、４×１０１７／ｃｍ３、５×１０１７／ｃｍ３、１×１０１８／ｃｍ３の５通りとした場合のウェル領域５のアクセプタ濃度と閾値電圧の関係について、デバイスシミュレーションを行なった結果である。
また、図５は、図４の組み合わせのトレンチゲート型ＭＯＳＦＥＴについて、ウェル領域５のアクセプタ濃度に対するゲート電圧が１５Ｖ時のドレイン電流密度について、デバイスシミュレーションを行なった結果である。
図４に示すように、反転チャネル層となるウェル領域５のアクセプタ濃度が上がるにつれて、閾値電圧が上昇している。このとき閾値電圧は、０．６５〜１０Ｖの範囲で変化している。
また、図５に示すように、反転チャネル層となるウェル領域５のアクセプタ濃度が上がるにつれて、ドレイン電流密度が３２〜６８Ａ/ｃｍ２の範囲で変化している。
これらの結果は、反転チャネル層となるウェル領域５のアクセプタ濃度を変えることで、ＭＯＳＦＥＴのオン時にトレンチ７側壁面のウェル領域５内に形成される導電性チャネル領域近傍のフェルミ準位が変わった結果であると説明できる。
このように、図４および図５の結果は、トレンチ７側壁面近傍のウェル領域５のアクセプタ濃度を調整することによって、トレンチ７側壁面のオン状態を調整することが可能であることを示している。
特許文献１にはトレンチの面により閾値電圧が変動することが記載されており、特許文献１の記載内容と図４および図５の結果と考え合わせることにより、各トレンチ７側壁面にできる電界効果トランジスタの閾値電圧を平準化できる。ウェル領域５のアクセプタ濃度が一定の値のときに電界効果トランジスタの閾値電圧が高くなるトレンチ７側壁面では、トレンチ７側壁面近傍のウェル領域５のアクセプタ濃度を低くする、すなわち、高チャネルドープ領域１３を形成し、ウェル領域５のアクセプタ濃度が一定の値のときに電界効果トランジスタの閾値電圧が低くなるトレンチ７側壁面では、トレンチ７側壁面近傍のウェル領域５のアクセプタ濃度を高くする、すなわち、低チャネルドープ領域１４を形成する。このようにすることによって、トレンチ７の各内壁面で閾値電圧の揃ったトレンチゲート型ＭＯＳＦＥＴを形成できる。
次に、本発明の本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法について、図６〜図１１を使用して説明する。
まず、（０００１）面に対して［１１−２０］軸方向にオフ角θだけ傾斜した面を表面に備えた４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１上に、ｎ型で比較的高抵抗の炭化珪素のエピタキシャル層３をエピタキシャル成長する。つづいて、図示しないアライメント用マークを反応性イオンエッチング法（ＲＩＥ法：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成する。その後、このアライメント用マークを基準とし、エピタキシャル層３表面にｐ型のウェル領域５、低抵抗ｎ型のソース領域６、及び図示しない低抵抗ｐ型ウェルコンタクト領域をイオン注入により形成する。ウェル領域５等が形成されないエピタキシャル層３がドリフト領域４になる。その結果、図６にその断面図を示す構造ができる。このとき、ソース領域６は１×１０１９／ｃｍ３以上のドナー不純物濃度、ウェル領域５は１×１０１６／ｃｍ３〜１ｘ１０１８／ｃｍ３程度の、ウェルコンタクト領域は１×１０２０／ｃｍ３以上のアクセプタ不純物濃度によって形成すればよい。
つづいて、図７に示すように、所定の箇所にレジストマスク３０を形成し、低チャネルドープ領域１４をイオン注入により形成する。低チャネルドープ領域１４は、ドナー型不純物をイオン注入することによって形成してもアクセプタ型不純物を注入することによって形成してもよい。また、ウェル領域５の形成より前に形成してもよい。イオン注入後に、レジストマスク３０を除去する。
次に、図８に示すように、所定の箇所にレジストマスク３１を形成し、高チャネルドープ領域１３をイオン注入により形成する。高チャネルドープ領域１３についても、ドナー型不純物をイオン注入することによって形成してもアクセプタ型不純物を注入することによって形成してもよい。また、ウェル領域５の形成、低チャネルドープ領域１４の形成と形成順序を入れ替えてもよい。イオン注入後に、レジストマスク３１を除去する。
このようにして、図９にその断面模式図を示す構造ができる。
つづいて、図１０に断面模式図を示すように、トレンチ７形成用の別のレジストマスク３２を形成する。レジストマスク３２を形成後、ウェル領域５よりも深く、ドリフト領域４まで達するトレンチ７をＲＩＥ法により形成する。次に、図１１に示すように、レジストマスク３２を除去する。つづいて、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の活性化アニールを行なう。次に、トレンチ７内部に厚さ５０ｎｍ程度のＳｉＯ２からなるゲート絶縁膜８、ドープトポリシリコン材料からなるゲート電極９を順次形成する。また、ｐ型ウェルコンタクト領域の上部に、ソース電極１１を、また、基板１の裏面にドレイン電極１２を形成することで、図１に示すようなセル構造を持つ炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを作製できる。ここで、ｐ型ウェルコンタクト領域は、ウェル領域５の一部であり、ウェル領域５はソース電極１１と接続されている。
なお、高チャネルドープ領域１３および低チャネルドープ領域１４の形成は、トレンチ７のエッチング後に行なってもよい。すなわち、図６の工程の後に、平面視で図１２に示すようにストライプ状のパターンを有するレジストマスク３３を形成する。次に、レジストマスク３３を使ってトレンチ７をストライプ状にエッチングする。つづいて、図１３にその断面模式図を示すように、ストライプ状のトレンチ７のストライプ方向に直交する方向の側方から斜めイオン注入することにより、高チャネルドープ領域１３、低チャネルドープ領域１４をそれぞれ形成する。このとき、トレンチ７の形成と同時に、マーク形成領域２４にマーク２５を形成しておく。
高チャネルドープ領域１３、低チャネルドープ領域１４を有するトレンチ７を形成した後に、図１４に示すように、先に形成したストライプ状のトレンチ７をマスク３４によって埋め込み保護する。このとき、マスク３４は、平面視において図１５示すように、先に形成したトレンチ７に対して直交するトレンチ７ａ部が開口するように形成する。ここで図１４は、図１５のＢ−Ｂ線に沿った断面図であり、図１３は、図１５のＡ−Ａ線に沿った断面図である。
マスク３４形成時に、先に形成しておいたマーク２５を基準にマスク３４を形成することにより、格子状のトレンチ７、７ａを精度よく形成することができ、格子点における炭化珪素のオーバーエッチングを防止することができる。
さらに、この後に、（１−１００）面および（−１１００）面のトレンチ７側壁面に対しても斜めイオン注入法によりウェル領域５と異なるチャネル濃度にすることもできる。
なお、本実施形態では、炭化珪素半導体基板１の第１の主面２Ａを［１１−２０］軸方向へ傾斜するオフ角θを有する（０００１）面としたが、第１の主面２Ａを［１１−２０］軸方向へ傾斜するオフ角θを有する（０００−１）面とした場合においても、同様のセル構造を備えたトレンチゲート型ＭＯＳＦＥＴを作製することによって、トレンチ７側壁面の結晶面に起因するドレイン電流および閾値電圧のばらつきを抑制することができる。
具体的には、平面視で矩形のセル構造のトレンチゲート型ＭＯＳＦＥＴの格子状に形成されたトレンチ７側壁の各４面において、［１１−２０］軸方向へ傾斜するオフ角θを有する（１１−２０）面に最も傾斜の近いトレンチ７の側壁面に対しては低チャネルドープ領域１４を形成し、対向面である［１１−２０］軸方向へ傾斜するオフ角θを有する（−１−１２０）面に最も傾斜の近いトレンチ７の側壁面に対しては高チャネルドープ領域１３を形成すればよい。
また、本発明では、便宜上トレンチ７は炭化珪素半導体基板１の第１の主面２Ａ、すなわち、エピタキシャル層３の表面に対して垂直に形成されているものとしているが、トレンチ７の側壁面が第１の主面２Ａに対してある程度のテーパー角を有しているトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいても、トレンチ７の側壁面が垂直である場合と同様の効果を奏する。
オフ角については、例えば、１°以上１０°以下程度角度に対して有効である。３０°を越えるオフ角については、本発明の趣旨の影響が低下するため、オフ角は、大きくとも３０°とする。
また、本実施の形態においては、平面視において正方形などの矩形のセル構造のトレンチゲート型ＭＯＳＦＥＴを用いて説明を行なったが、セル構造は、これに限るものではなく、図１６、図１７にその平面図を示すように、平面視で六角形のセル構造であってもよい。図１６においては、［１１−２０］軸方向に近い２つのトレンチ７側壁面で、低チャネルドープ領域１４を形成し、［１１−２０］軸方向と反対方向に近い２つのトレンチ７側壁面で、高チャネルドープ領域１３を形成している。例えば、図１７の他の面（２０、２１）については、低チャネルドープ領域１４と高チャネルドープ領域１３の間の値の実効アクセプタ濃度を設定すればよい。
さらに、図１８にその平面図を示すように、ストライプ構造のセル構造であってもよい。
このように、セル構造が矩形以外であっても、セル構造が矩形の場合と同様の効果を得ることができる。
また、高チャネルドープ領域１３、低チャネルドープ領域１４は、必ずしもウェル領域５と同じ深さに形成される必要はない。
例えば、図１９にその断面図を示すように、高チャネルドープ領域１３、低チャネルドープ領域１４の底面がウェル領域５の底面より浅く形成されてもよい。また、図２０にその断面図を示すように、高チャネルドープ領域１３、低チャネルドープ領域１４の底面がウェル領域５の底面より深く形成されてもよい。
図１９、図２０に示すように、高チャネルドープ領域１３、低チャネルドープ領域１４を伸縮することによって、ＭＯＳＦＥＴの飽和電流密度、飽和電圧の調整が可能になる。
なお、本実施の形態においては、トレンチゲート型のＭＯＳＦＥＴ炭化珪素半導体装置について説明してきたが、本発明は、ＭＯＳＦＥＴに限るものではなく、例えば、図２１にその断面模式図を示すように、炭化珪素半導体基板１の第２の主面側にｐ型の不純物を注入して裏面不純物領域２８を形成した、または、炭化珪素半導体基板１をｐ型にしたＩＧＢＴであっても、ＭＯＳＦＥＴの場合と同様の効果を奏する。
このように、本発明の適用により、動作が安定し、オフ時のリーク電流が低く、また、スイッチング損失が低い、高ノイズ信頼性のゲート特性を有するトレンチゲート型ＳｉＣ−ＩＧＢＴを実現できる。また、特定のトレンチ７側面のチャネル面への電流集中を防ぐことができ、低オン抵抗化が可能となる。
なお、本実施の形態においては、ｎ型の不純物としては、窒素、リンなど、ｐ型の不純物としてはアルミニウム、ボロンなどを使用すればよい。
実施の形態２．
本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図２２は、本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１の炭化珪素半導体装置のウェル領域５の中に、ウェル領域５よりさらにｐ型不純物濃度が高い高濃度ウェル領域２６を形成している。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。
図２２において、図の左右方向の高濃度ウェル領域２６ではないウェル領域５は、対向するトレンチ７側壁で同程度の幅にしている。ここで、炭化珪素半導体装置のオフ時の耐圧を確保するためには、ウェル領域５のｐ型不純物濃度を１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３程度の高濃度にする必要がある。そこで、ウェル領域５内に高濃度ウェル領域２６を設けることにより、高チャネルドープ領域１３、低チャネルドープ領域１４、ウェル領域５の不純物濃度に依らずオフ時の耐圧が確保され、より効果的に閾値電圧およびドレイン電流を制御することができる。
このように、本実施の形態の炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴによれば、炭化珪素半導体装置のオフ時の耐圧と独立にウェル領域５のフェルミ準位を調整できるので、オフ時の耐圧を確保しつつ、より広範囲に閾値電圧を制御できる。
実施の形態３．
本発明の実施の形態３における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図２３は、本発明の実施の形態３における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１の炭化珪素半導体装置のトレンチ７の底部に、ｐ型のトレンチ底面保護ウェル領域２２を形成している。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。
このように、トレンチ７の底部にｐ型のトレンチ底面保護ウェル領域２２を形成することにより、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制できる。
また、図２４の断面模式図に示すように、トレンチ７の底部のトレンチ底面保護ウェル領域２２の断面横方向のトレンチ７の側壁面からのはみ出し距離を、オフ角θを有する（１１−２０）面側とオフ角θを有する（−１−１２０）面側で違えており、（１１−２０）面側のはみ出し距離を大きくしてもよい。
本発明のように、トレンチ７側面毎にトランジスタ特性が異なっていると、チャネル面毎にパンチスルー破壊電圧が異なる。
したがって、チャネル面に応じて、特に最もパンチスルー破壊電圧が低いと考えられる（−１−１２０）面に最も近い面ではみ出し距離を大きくするように、トレンチ底面保護ウェル領域２２のトレンチ７側面からのはみ出し距離を決めることにより、トレンチ７底部のゲート絶縁膜８への高電圧印加を抑制でき、パンチスルー破壊の発生を防止することができる。
ここで、トレンチ底面保護ウェル領域２２の第２導電型不純物濃度は、１×１０１７／ｃｍ３〜５×１０１８／ｃｍ３程度にするとよい。
また、トレンチ底面保護ウェル領域２２は、トレンチ７形成後に、トレンチ７形成用マスクを使用して第２導電型不純物をイオン注入することによって形成することができる。図２４の構造を形成するためには、例えば、第２導電型不純物イオン注入を少し傾斜させて行えばよい。
さらに、トレンチ底面保護ウェル領域２２用のイオン注入時に、トレンチ７内部の注入イオンの反射等の効果により、トレンチ７側面に意図しないアクセプタが注入される場合がある。トレンチ７側面の意図しないアクセプタを除去するために、このイオン注入工程後に、トレンチ７側面の犠牲酸化とその後の酸化膜除去、または、水素や塩素を含んだ雰囲気にて熱エッチングを行なってもよい。
このように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴ構造により、最もパンチスルー破壊電圧が低いと考えられる（−１−１２０）面に最も傾斜の近いトレンチ７側面の下部に形成されるトレンチ底面保護ウェル領域２２のトレンチ７側壁からのはみ出し距離を大きくすることができ、より効果的にパンチスルー破壊を抑制できる。
なお、実施の形態１〜３においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。
また、実施の形態１〜３で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。
１ 炭化珪素半導体基板、３ エピタキシャル層、４ ドリフト領域、５ ウェル領域、６ ソース領域、７ トレンチ、８ ゲート絶縁膜、９ ゲート電極、１０ 層間絶縁膜、１１ ソース電極、１２ ドレイン電極、１３ 高チャネルドープ領域、１４ 低チャネルドープ領域、１８ 第１側壁面、１９ 第２側壁面、２２ トレンチ底面保護ウェル領域、２５ マーク、２６ 高濃度ウェル領域、２８ 裏面不純物領域、３０〜３４ レジストマスク、マスク。

Claims (11)

  1. オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、
    前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、
    前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、
    前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域とに接続されたソース電極と、
    前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、
    前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と
    を備え、
    前記トレンチの第１側壁面側の前記ウェル領域には低チャネルドープ領域が形成され、前記トレンチの第２側壁面側の前記ウェル領域には前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域が形成され、
    前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に前記ドリフト領域に接するように前記高濃度ウェル領域を設けたことを特徴とする炭化珪素半導体装置。
  2. 前記第１側壁面から前記ウェル領域までの前記低チャネルドープ領域の幅と、前記第２側壁面から前記ウェル領域までの前記高チャネルドープ領域の幅とが同じであることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. オフ角を有する炭化珪素半導体基板の第１の主面上に形成された炭化珪素で構成される第１導電型のドリフト領域と、
    前記ドリフト領域の表面上に形成された炭化珪素で構成される第２導電型のウェル領域と、
    前記ウェル領域の表層部に選択的に形成された炭化珪素で構成される第１導電型のソース領域と、
    前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域とに接続されたソース電極と、
    前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面に炭化珪素半導体基板に接して形成されたドレイン電極と、
    前記ウェル領域内に形成された、前記ウェル領域より不純物濃度が大きい第２導電型の高濃度ウェル領域と
    を備え、
    前記トレンチの第１側壁面側の前記ウェル領域には低チャネルドープ領域が形成され、前記トレンチの第２側壁面側の前記ウェル領域には前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域が形成され、
    前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に前記高濃度ウェル領域を設け、
    前記第１側壁面から前記ウェル領域までの前記低チャネルドープ領域の幅と、前記第２側壁面から前記ウェル領域までの前記高チャネルドープ領域の幅とが同じであり、
    前記第１の主面が、（０００１）面から［１１−２０］軸方向へ傾斜するオフ角を有し、
    前記第１側壁面が、（１１−２０）面に近い面であり、
    前記第２側壁面が、（−１−１２０）面に近い面である
    ことを特徴とする炭化珪素半導体装置。
  4. 前記オフ角は、１°以上１０°以下であることを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記ウェル領域の第２導電型不純物濃度は、１×１０１６／ｃｍ３以上、５×１０１８／ｃｍ３以下であることを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記トレンチの底部の前記ドリフト領域内に、トレンチ底面保護ウェル領域を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記トレンチ底面保護ウェル領域は、前記トレンチ側壁からのはみ出し距離が、前記第１側壁面側で前記第２側壁面側より大きいことを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. オフ角を有する炭化珪素半導体基板の第１の主面上に炭化珪素で構成される第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域の表面上に炭化珪素で構成される第２導電型のウェル領域を形成工程と、
    前記ウェル領域の表層部に選択的に炭化珪素で構成される第１導電型のソース領域を形成する工程と、
    前記ソース領域の表面から前記ウェル領域を貫通して前記ドリフト領域に達するトレンチを形成する工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ウェル領域と前記ソース領域と接するソース電極を形成する工程と、
    前記炭化珪素半導体基板の第１の主面の反対側の面である第２の主面にドレイン電極を形成する工程と、
    前記ウェル領域内の前記トレンチの第１側壁面側に、低チャネルドープ領域を形成する工程と、
    前記ウェル領域内の前記トレンチの第２側壁面側に、前記低チャネルドープ領域より実効的アクセプタ濃度が低い高チャネルドープ領域を形成する工程と、
    前記トレンチ側壁からの距離が前記低チャネルドープ領域または前記高チャネルドープ領域より大きい前記ウェル領域の内側に、前記ドリフト領域に接するように前記ウェル領域より第２導電型不純物濃度が高い第２導電型の高濃度ウェル領域を形成する工程と
    を備えたことを特徴とする炭化珪素半導体装置の製造方法。
  9. 前記低チャネルドープ領域または前記高チャネルドープ領域を形成後に前記トレンチを形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. ストライプ状の第１トレンチをエッチングして形成した後に、前記第１トレンチのストライプ方向と直交方向するから傾斜してイオン注入することにより前記低チャネルドープ領域または前記高チャネルドープ領域を形成し、その後、前記第１トレンチを全て覆うマスクを形成して前記第１トレンチと直交する第２トレンチをエッチングすることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  11. 前記トレンチの底面に第２導電型のトレンチ底面保護ウェル領域を形成する工程を更に備え、前記トレンチ底面保護ウェル領域は、前記トレンチを形成後に、イオン注入のイオンの角度を第１側壁面側に傾斜させて注入することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
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