DE102015118550B4 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung (1), die Folgendes umfasst:
- einen Halbleiterkörper (10), der eine Oberfläche (10-1) aufweist und ein Driftgebiet (100) enthält, das Dotierstoffe eines ersten Leitfähigkeitstyps aufweist;
- einen ersten Lastkontakt (E), der konfiguriert ist, einen Laststrom in den Halbleiterkörper (10) einzuspeisen, und der in Kontakt mit der Oberfläche (10-1) angeordnet ist; und
- mehrere Transistorzellen (11), die wenigstens teilweise innerhalb des Halbleiterkörpers (10) gebildet sind, wobei jede Transistorzelle (11) einen Abschnitt des Driftgebiets (100) und ein Body-Gebiet (102) umfasst, das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, wobei ein Übergangsbereich zwischen dem Body-Gebiet (102) und dem Driftgebiet (100) einen pn-Übergang (107) bildet; wobei der Halbleiterkörper (10) ferner Folgendes umfasst:
- wenigstens ein erstes Halbleiterwannengebiet (103), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) und wenigstens teilweise zwischen wenigstens zwei Transistorzellen (11) angeordnet ist und sich von der Oberfläche (10-1) entlang einer vertikalen Richtung (Z) wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) erstreckt;
- wenigstens ein zweites Halbleiterwannengebiet (105, 105-1, 105-2), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) mit dem ersten Lastkontakt (E) elektrisch verbunden ist; und
- wenigstens ein Trenngebiet (104, 104-1, 104-2), das sich von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist und zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets (103) und des wenigstens einen zweiten Halbleiterwannengebiets (105, 105-1, 105-2) angeordnet ist, wobei sich ein Übergangsbereich (106, 106-1, 106-2) in einer ersten seitlichen Richtung (X) zwischen dem wenigstens einen Trenngebiet (104, 104-1, 104-2) und dem wenigstens einen ersten Halbleiterwannengebiet (103) kontinuierlich von der Oberfläche (10-1) zu einem Punkt (P, P1, P2) in dem Halbleiterkörper (10), der wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) positioniert ist, erstreckt.

Description

  • TECHNISCHES GEBIET
  • Diese Spezifikation bezieht sich auf Ausführungsformen einer Halbleitervorrichtung und auf Ausführungsformen eines Verfahrens zum Herstellen einer Halbleitervorrichtung. Insbesondere bezieht sich diese Spezifikation auf Ausführungsformen einer Halbleitervorrichtung, die mehrere Transistorzellen und Halbleiterwannengebiete umfasst, die außerhalb der Transistorzellen angeordnet sind, und auf Ausführungsformen eines Verfahrens zum Herstellen einer solchen Halbleitervorrichtung.
  • HINTERGRUND
  • Viele Funktionen moderner Vorrichtungen in Automobiltechnik, Konsumenten- und Industrieanwendungen wie z. B. Umsetzen von elektrischer Energie und Ansteuern eines Elektromotors oder einer elektrischen Maschine hängen von Halbleitervorrichtungen ab. Beispielsweise sind Bipolartransistoren mit isoliertem Gate (IGBTs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) und Dioden, um einige wenige zu nennen, für verschiedene Anwendungen verwendet worden, die Schalter in Stromversorgungen und Stromumsetzern enthalten, jedoch nicht darauf beschränkt sind.
  • Häufig umfasst eine Leistungshalbleitervorrichtung mehrere Transistorzellen und tiefe Halbleiterwannengebiete, die außerhalb der Transistorzellen angeordnet sind.
  • Beispielsweise kann ein solches tiefes Halbleiterwannengebiet ein schwebendes Haltleitergebiet sein, der Dotierstoffe desselben Leitfähigkeitstyps wie ein Body-Gebiet jeder Transistorzelle aufweist. Der Zweck eines solchen schwebenden Halbleiterwannengebiets kann z. B. Ladungsträgerüberflutung während des Betriebs der Halbleitervorrichtung oder Schutz eines Bodens eines Gate-Grabens jeder Transistorzelle sein.
  • Ferner kann ein Halbleiterwannengebiet, das mit einem Source-Kontakt der Halbleitervorrichtung elektrisch verbunden ist, in einer Randzone der Halbleitervorrichtung angeordnet sein. Beispielsweise umgibt das Halbleiterwannengebiet in der Randzone die Transistorzellen, die in einer aktiven Zone angeordnet sind. Eine solche Struktur kann zum Ableiten von Strömen in der Nähe von Rändern der Halbleitervorrichtung vorgesehen sein. Beispielsweise kann eine solche Struktur zum Ableiten eines Lochstroms während eines Abschalteprozesses der Halbleitervorrichtung vorgesehen sein.
  • Die Druckschrift DE 10 2013 211 572 A1 offenbart einen RC-IGBT. Dabei ist angrenzend an ein Zellengebiet als Teil einer Randabschlussstruktur ein parasitäres Gebiet eines ersten Leitfähigkeitstyps (z.B. p-leitend) angeordnet, wobei die Body-Gebiete der einzelnen Bauelementzellen ebenfalls vom ersten Leitfähigkeitstyp sind. Das parasitäre Gebiet ist über eine zweite Elektrode leitend mit einem Emitteranschluss verbunden. Um beim Kommutieren des RC-IGBTs auftretende Reverse-Recovery-Verluste zu senken, umfasst dieser so bezeichnete Ladungsträgerlebensdauerverringerungsmittel, z.B. in Form eines oder mehrerer Rekombinationsgebiete.
  • Die Druckschrift JP 2010-186805 A beschreibt auch einen RC-IGBT. Dabei ist in einem Randbereich des Chips, also außerhalb der Transistorzellen, ein umlaufendes p+-Gebiet angeordnet, welches sich von der Vorderseite aus tiefer als die p--dotierten Body-Gebiete in den Halbleiterkörper hinein erstreckt. Das p+-Gebiet ist an die Emitter-Elektrode angeschlossen. Ferner ist ein außerhalb des p+-Gebiets umlaufender, elektrisch floatender Feldring vorgesehen, der ebenfalls mit einer p+-Dotierung versehen ist.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform ist eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst Folgendes: einen Halbleiter-Body, der eine Oberfläche aufweist und ein Driftgebiet enthält, der Dotierstoffe eines ersten Leitfähigkeitstyps aufweist; einen ersten Lastkontakt, der konfiguriert ist, einen Laststrom in den Halbleiterkörper einzuspeisen, und der in Kontakt mit der Oberfläche angeordnet ist; und mehrere Transistorzellen, die wenigstens teilweise innerhalb des Halbleiterkörpers gebildet sind. Jede Transistorzelle enthält einen Abschnitt des Driftgebiets und ein Body-Gebiet, das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, wobei ein Übergangsbereich zwischen dem Body-Gebiet und dem Driftgebiet einen pn-Übergang bildet. Der Halbleiterkörper umfasst ferner wenigstens ein Halbleiterwannengebiet, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen und wenigstens teilweise zwischen wenigstens zwei Transistorzellen angeordnet ist. Das wenigstens eine erste Halbleiterwannengebiet erstreckt sich von der Oberfläche entlang einer vertikalen Richtung wenigstens so tief wie jedes der Body-Gebiete der wenigstens zwei Transistorzellen. Zusätzlich umfasst der Halbleiterkörper wenigstens ein zweites Halbleiterwannengebiet, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet mit dem ersten Lastkontakt elektrisch verbunden ist. Wenigstens ein Trenngebiet, das in dem Halbleiterkörper enthalten ist, erstreckt sich von der Oberfläche entlang der vertikalen Richtung. Das wenigstens eine Trenngebiet weist Dotierstoffe des ersten Leitfähigkeitstyps auf und ist zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets und des wenigstens einen zweiten Halbleiterwannengebiets angeordnet, wobei ein sich Übergangsbereich in einer ersten seitlichen Richtung zwischen dem wenigstens einen Trenngebiet und dem wenigstens einen ersten Halbleiterwannengebiet kontinuierlich von der Oberfläche zu einem Punkt in dem Halbleiterkörper erstreckt, der wenigstens so tief wie jedes der Body-Gebiete der wenigstens zwei Transistorzellen positioniert ist.
  • Gemäß einer weiteren Ausführungsform ist eine weitere Halbleitervorrichtung präsentiert. Die Halbleitervorrichtung umfasst einen Halbleiter-Body, der eine Oberfläche aufweist, wobei der Halbleiterkörper eine aktive Zone umfasst, die mehrere Transistorzellen enthält, wobei jede Transistorzelle einen Abschnitt eines Driftgebiets, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist, und ein Body-Gebiet, das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, enthält, wobei ein Übergangsbereich zwischen dem Body-Gebiet und dem Driftgebiet einen pn-Übergang bildet. Der Halbleiterkörper umfasst ferner eine Randzone, die die aktive Zone umgibt und seitliche Ränder des Halbleiterkörpers bildet. Die aktive Zone umfasst ferner wenigstens ein erstes Halbleiterwannengebiet, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist. Das wenigstens eine erste Halbleiterwannengebiet ist außerhalb der Transistorzellen und wenigstens teilweise zwischen wenigstens zwei Transistorzellen angeordnet und erstreckt sich von der Oberfläche entlang der vertikalen Richtung wenigstens so tief wie jedes aus den Body-Gebieten der wenigstens zwei Transistorzellen. Die Randzone und die aktive Zone umfassen jeweils wenigstens ein zweites Halbleiterwannengebiet, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet mit dem ersten Lastkontakt elektrisch verbunden ist. Wenigstens ein erstes Trenngebiet ist zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets und des wenigstens einen zweiten Halbleiterwannengebiets, das sich in der aktiven Zone befindet, angeordnet, wobei sich das wenigstens eine erste Trenngebiet von der Oberfläche entlang der vertikalen Richtung erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist. Zusätzlich ist wenigstens ein zweites Trenngebiet zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets und des wenigstens einen zweiten Halbleiterwannengebiets, das sich in der Randzone befindet, angeordnet, wobei sich das wenigstens eine zweite Trenngebiet von der Oberfläche entlang der vertikalen Richtung erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist.
  • Gemäß einer weiteren Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung präsentiert. Das Verfahren umfasst Folgendes: Bereitstellen eines Halbleiter-Body, der eine Oberfläche aufweist und ein Driftgebiet enthält, das Dotierstoffe eines ersten Leitfähigkeitstyps aufweist; Bilden mehrerer Transistorzellen wenigstens teilweise innerhalb des Halbleiter-Body, wobei jede Transistorzelle einen Abschnitt des Driftgebiets und ein Body-Gebiet umfasst, das Dotierstoffe des zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyps aufweist, wobei ein Übergangsbereich zwischen dem Body-Gebiet und dem Driftgebiet einen pn-Übergang bildet; Erzeugen in dem Halbleiterkörper wenigstens eines ersten Halbleiterwannengebiets, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen wenigstens teilweise zwischen wenigstens zwei Transistorzellen angeordnet ist, wobei sich das wenigstens eine erste Halbleiterwannengebiet von der Oberfläche entlang einer vertikalen Richtung wenigstens so tief wie die Body-Gebiete der wenigstens zwei Transistorzellen erstreckt; Erzeugen in dem Halbleiterkörper wenigstens eines zweiten Halbleiterwannengebiets, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen angeordnet ist; Erzeugen in dem Halbleiterkörper wenigstens eines Trenngebiets, das sich von der Oberfläche entlang der vertikalen Richtung erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist und zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets und des wenigstens einen zweiten Halbleiterwannengebiets angeordnet ist, so dass sich ein Übergangsbereich in einer ersten seitlichen Richtung zwischen dem wenigstens einen Trenngebiet und dem wenigstens einen ersten Halbleiterwannengebiet kontinuierlich von der Oberfläche zu einem Punkt in dem Halbleiterkörper erstreckt, der wenigstens so tief wie jedes der Body-Gebiete der wenigstens zwei Transistorzellen positioniert ist; und Erzeugen eines ersten Lastkontakts, der zum Zuführen eines Laststroms in den Halbleiterkörper konfiguriert ist und in Kontakt mit der Oberfläche angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet mit dem ersten Lastkontakt elektrisch verbunden ist.
  • Fachleute werden zusätzliche Merkmale und Vorteile nach dem Lesen der nachfolgenden ausführlichen Beschreibung und nach dem Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die Teile in den Figuren sind nicht notwendigerweise maßstabsgerecht, stattdessen ist das Darstellen der Prinzipien der Erfindung hervorgehoben. Außerdem bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen:
    • stellt 1A schematisch einen Abschnitt eines vertikalen Querschnitts einer Halbleitervorrichtung in Übereinstimmung mit einer oder mehreren Ausführungsformen dar;
    • stellt 1B schematisch einen Abschnitt eines seitlichen Querschnitts der Halbleitervorrichtung von 1A dar;
    • stellt 2A schematisch einen Abschnitt eines vertikalen Querschnitts eines rückwärts leitenden IGBT in Übereinstimmung mit einer oder mehreren Ausführungsformen dar; und
    • stellt 2B schematisch einen Abschnitt des seitlichen Querschnitts des rückwärts leitenden IGBT von 2A dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen durch Darstellung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht kann richtungsangebende Terminologie wie z. B. „oben“, „unten“, „unterhalb“, „vorne“, „hinter“, „hinten“, „vorhergehend“, „nachfolgend“, „oberhalb“ usw. mit Bezug auf die Orientierung der beschriebenen Figuren verwendet sein. Weil Teile von Ausführungsformen in einer Anzahl unterschiedlicher Orientierungen positioniert sein können, ist die richtungsangebende Terminologie zum Zweck der Darstellung verwendet und ist keinesfalls einschränkend. Es ist zu verstehen, dass andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll deshalb nicht in einem einschränkenden Sinn verstanden werden, und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
  • Es wird jetzt im Einzelnen auf verschiedene Ausführungsformen Bezug genommen, von denen eine oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel ist durch Erläuterung bereitgestellt und ist nicht als eine Einschränkung der Erfindung gemeint. Beispielsweise können Merkmale, die als Teil einer Ausführungsform dargestellt oder beschrieben sind, auf oder in Zusammenhang mit einer anderen Ausführung verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen enthält. Die Beispiele sind unter Verwendung spezifischer Sprache beschrieben, was nicht als den Schutzbereich der beigefügten Ansprüche einschränkend gedeutet werden sollte. Die Zeichnungen sind nicht maßstabsgerecht und dienen nur erläuternden Zwecken. Zur Verdeutlichung sind dieselben Elemente oder Herstellungsschritte durch dieselben Bezugszeichen in den Zeichnungen bezeichnet, falls nicht anders angegeben.
  • Der Begriff „horizontal“, wie es in dieser Spezifikation verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Oberfläche eines Halbleitersubstrats oder eines Halbleitergebiets beschreiben. Das kann etwa die Oberfläche eines Halbleiterwafers oder eines Bausteins sein. Beispielsweise können sowohl die erste seitliche Richtung X als auch die zweite seitliche Richtung Y, die nachstehend genannt sind, horizontale Richtungen sein, wobei die erste seitliche Richtung X und die zweite seitliche Richtung Y senkrecht zueinander sein können.
  • Der Begriff „vertikal“, wie er in dieser Spezifikation verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Oberfläche angeordnet ist, d. h. parallel zu der Normalenrichtung der Oberfläche des Halbleiterwafers. Beispielsweise kann die vertikale Richtung Z, die nachstehend genannt ist, eine vertikale Richtung Z sein, die sowohl zu der ersten seitlichen Richtung X als der zweiten seitlichen Richtung Y senkrecht ist.
  • In dieser Spezifikation ist n-dotiert als „erster Leitfähigkeitstyp“ bezeichnet, während p-dotiert als „zweiter Leitfähigkeitstyp“ bezeichnet ist. Alternativ können entgegengesetzte Dotierungsverhältnisse eingesetzt werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • Ferner kann sich innerhalb dieser Spezifikation der Begriff „Dotierstoffkonzentration“ auf eine durchschnittliche Dotierstoffkonzentration bzw. auf eine mittlere Dotierstoffkonzentration oder eine Flächenladungsträgerkonzentration eines/r spezifischen Halbleitergebiets oder Halbleiterzone wie z. B. eines Halbleitergebiets innerhalb eines Grabens beziehen. Somit kann z. B. eine Feststellung, die aussagt, dass ein spezifisches Halbleitergebiet eine spezielle Dotierstoffkonzentration zeigt, die höher oder niedriger ist verglichen mit einer Dotierstoffkonzentration eines weiteren Halbleitergebiets, angeben, dass die jeweilige mittlere Dotierstoffkonzentration der Halbleitergebiete voneinander verschieden sind.
  • Im Kontext der vorliegenden Spezifikation sollen die Begriffe „in Ohmschem Kontakt“, „in elektrischem Kontakt“, „in Ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Abschnitten, Zonen, Bereichen oder Teilen einer Halbleitervorrichtung oder zwischen unterschiedlichen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Bereich oder Teil einer Halbleitervorrichtung vorhanden ist. Ferner soll in dem Kontext der vorliegenden Spezifikation der Begriff „in Kontakt“ beschreiben, dass eine direkte physikalische Verbindung zwischen zwei Elementen der Halbleitervorrichtung vorhanden ist; z. B. kann ein Übergangsbereich zwischen zwei Elementen, die in Kontakt miteinander sind, kein weiteres Zwischenelement oder dergleichen enthalten.
  • Spezifische Ausführungsformen, die in dieser Spezifikation beschrieben sind, gehören, ohne darauf beschränkt zu sein, zu einer Leistungshalbleitervorrichtung, die innerhalb eines Leistungswandlers oder einer Stromversorgung verwendet sein kann. Beispielsweise kann die Leistungshalbleitervorrichtung eine oder mehrere Leistungshalbleiterzellen enthalten, wie z. B. eine monolithisch integrierte Diodenzelle und/oder eine monolithisch integrierte Transistorzelle und/oder eine monolithisch integrierte IGBT-Zelle und/oder eine monolithisch integrierte MOS-torgesteuerte Diodenzelle (MGD-Zelle) und/oder eine monolithisch integrierte MOSFET-Zelle und/oder Ableitungen davon. Solche Diodenzellen und solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein.
  • Der Begriff „Leistungshalbleitervorrichtung“, wie er in dieser Spezifikation verwendet ist, soll eine Halbleitervorrichtung auf einem einzelnen Chip mit hohen Spannungssperr- und/oder hohen Stromführungsfähigkeiten sein. Mit anderen Worten ist eine solche Leistungshalbleitervorrichtung für hohen Strom, typischerweise im Ampere-Bereich, z. B. bis zu mehreren zehn oder 100 Ampere, und/oder hohen Spannungen, typischerweise oberhalb von 5 V, noch typischer oberhalb 15 V und darüber vorgesehen.
  • Im Folgenden wird auf die 1A bis 2B Bezug genommen, die zu einer oder mehreren Ausführungsformen einer Halbleitervorrichtung 1 gehören, die schematisch in unterschiedlichen Querschnittsansichten dargestellt sind. Spezifisch stellen die 2A und 2B schematisch unterschiedliche Querschnitte eines rückwärts leitenden IGBT in Übereinstimmung mit einer oder Ausführungsformen dar.
  • 1A stellt schematisch einen Abschnitt eines vertikalen Querschnitts einer Halbleitervorrichtung 1 in Übereinstimmung mit einer oder mehreren Ausführungsformen dar. Beispielsweise ist die Halbleitervorrichtung 1 eine Leistungshalbleitervorrichtung, wie z. B. ein MOSFET, ein IGBT oder ein rückwärts leitender IGBT. Die Halbleitervorrichtung 1 umfasst einen Halbleiterkörper 10, der sich entlang einer vertikalen Richtung Z, entlang einer ersten seitlichen Richtung X und entlang einer zweiten seitlichen Richtung Y erstreckt. 1A zeigt beispielhaft einen Querschnitt entlang der XZ-Ebene.
  • 1B stellt schematisch eine Draufsicht eines seitlichen Querschnitts entlang der XY-Ebene der in 1A gezeigten Halbleitervorrichtung 1 dar. In 1A gibt die gestrichelte Linie, die mit Pfeilen B markiert ist, den in 1B abgebildeten Querschnitt an. Ähnlich gibt in 1B die gestrichelte Linie, die mit Pfeilen A markiert ist, den in 1A gezeigten vertikalen Querschnitt an.
  • Wie in 1A gezeigt, weist der Halbleiterkörper 10 eine Oberfläche 10-1 auf, die sich entlang der XY-Ebene erstreckt, und enthält ein Driftgebiet 100, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist. Beispielsweise ist das Driftgebiet 100 ein n-dotiertes Siliziumsubstrat. In anderen Ausführungsformen kann das Driftgebiet 100 p-dotiert sein. Das Driftgebiet 100 kann zum Führen eines Laststroms zwischen einem ersten Lastkontakt E, der in Kontakt mit der Oberfläche 10-1 angeordnet ist, und einem zweiten Lastkontakt C, der an einer Rückseite 10-2 des Halbleiterkörper 10 angeordnet ist, konfiguriert sein, wobei sich die Rückseite 10-2 gegenüber der Oberfläche 10-1 befindet, wie in 2A gezeigt ist.
  • Beispielsweise kann der erste Lastanschluss E eine Vorderseitenmetallisierung der Halbleitervorrichtung 1 sein oder einen Teil davon bilden. Beispielsweise kann der erste Lastanschluss E einen Teil einer Source- oder Emitter-Kontaktstruktur bilden, und der zweite Lastanschluss C kann eine Drain- oder Kollektor-Kontaktstruktur sein oder einen Teil davon bilden.
  • Der zweite Lastanschluss C kann eine Rückseitenmetallisierung umfassen, die in elektrischem Kontakt mit Abschnitten des Halbleiterkörpers 10 sein kann, beispielsweise mit einer hoch p-dotierten Halbleiterkontaktschicht 108, 109 (siehe 2A).
  • Beispielsweise wird der Laststrom mit Hilfe des ersten Lastkontakts E aufgenommen und durch den zweiten Lastkontakt C ausgegeben, und/oder umgekehrt.
  • Um imstande zu sein, den Laststrom zu führen und zu steuern, enthält die Halbleitervorrichtung 1 in einer aktiven Zone 12 mehrere Transistorzellen 11. Die Transistorzellen 11 können beispielsweise IGBT-Zellen oder MOSFET-Zellen umfassen. Jede Transistorzelle 11 ist wenigstens teilweise innerhalb des Halbleiterkörpers 10 gebildet und enthält einen Abschnitt des Driftgebiets 100 zum Führen wenigstens eines Teils des Laststroms in einem Ein-Zustand der Halbleitervorrichtung 1. Zusätzlich enthält jede Transistorzelle 11 ein Body-Gebiet 102, das Dotierstoffe des zweiten Leitfähigkeitstyps, der komplementär zu dem ersten Leitfähigkeitstyp ist, aufweist. Beispielsweise umfasst das Body-Gebiet 102 p-Typ-Dotierstoffe, wie z. B. Bor, die in ein n-dotiertes Siliziumsubstrat implantiert und/oder diffundiert worden sein können. Das Driftgebiet 100 kann durch einen Abschnitt des n-dotierten Siliziumsubstrats gebildet sein.
  • Ein Übergangsbereich zwischen dem Body-Gebiet 102 und dem Driftgebiet 100 bildet einen pn-Übergang 107, der zum Sperren einer Vorwärtsspannung, die zwischen dem ersten Lastkontakt E und dem zweiten Lastkontakt C in einem Sperrzustand der Halbleitervorrichtung 1 angelegt ist, konfiguriert sein kann. Beispielsweise ist die Halbleitervorrichtung 1 eine Leistungshalbleitervorrichtung, wobei der pn-Übergang 107 zum Sperren einer Vorwärtsspannung bis zu mehreren hundert V oder sogar mehr als 1000 V konfiguriert ist.
  • Jede Transistorzelle 11 umfasst ferner wenigstens ein Source-Gebiet 110, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist und das innerhalb des Halbleiterkörpers 10 in Kontakt mit der Oberfläche 10-1 gebildet ist. Das Body-Gebiet 102 isoliert das Source-Gebiet 110 von dem Driftgebiet 100. Beispielsweise sind die Source-Gebiete 110 n-dotierte Halbleitergebiete, die durch Implantieren und/oder Diffundieren von n-Typ-Dotierstoffen wie z. B. Phosphor in den Halbleiterkörper 10 von der Oberfläche 10-1 hergestellt worden sind.
  • Jede Transistorzelle 11 umfasst ferner einen Graben 111, der eine Steuerelektrode 111-1 zum Steuern der jeweiligen Transistorzelle 11 enthält. Wie in dem vertikalen Querschnitt von 1A gezeigt ist, erstreckt sich jeder Graben 111 von der Oberfläche 10-1 entlang der vertikalen Richtung Z in den Halbleiterkörper 10 und ist vertikal durch einen Grabenboden 112 begrenzt. Innerhalb jeder Transistorzelle 11 ist der Graben 111 in Kontakt mit den Source-Gebieten 110, dem Body-Gebiet 102 und dem Driftgebiet 100.
  • Die Steuerelektrode 111-1, die in jedem Graben 111 enthalten ist, kann von den Source-Gebieten 110, dem jeweiligen Body-Gebiet 102 und dem Driftgebiet 100 durch einen Isolator 111-2 isoliert sein. Beispielsweise umfasst der Isolator 111-2 ein Oxid. Jede Steuerelektrode 111-1 kann mit einem Gate-Kontakt G elektrisch verbunden sein, wie in 2A dargestellt. Der Gate-Kontakt G kann zum Empfangen eines Steuersignals von außerhalb der Halbleitervorrichtung 1 konfiguriert sein. Die Steuerelektrode 111-1 kann zum Induzieren eines Kanalbereichs, der sich innerhalb des Body-Gebiets 102 zwischen dem Source-Gebiet 110 und dem Driftgebiet 100 erstreckt, abhängig von dem Steuersignal konfiguriert sein.
  • In den in 1A bis 2A gezeigten beispielhaften Ausführungsformen definiert jeder Graben 111 eine im Wesentlichen quadratisch geformte Transistorzelle 11. In anderen Ausführungsformen kann jeder Graben 111 beispielsweise eine lineare Form zeigen. Mehrere linear geformte Gräben 111, die parallel zueinander angeordnet sind, können mehrere Streifentransistorzellen 11 innerhalb der aktiven Zone 12 des Halbleiterkörpers 10 definieren.
  • Der Halbleiterkörper 10 umfasst ferner ein erstes Halbleiterwannengebiet 103, der Dotierstoffe des zweiten Leitfähigkeitstyps aufweist. Das erste Halbleiterwannengebiet ist außerhalb der Transistorzellen 11 angeordnet. In der beispielhaften Ausführungsform von 1A sind mehrere Abschnitte des ersten Halbleiterwannengebiets 103 jeweils zwischen zwei Transistorzellen 11 angeordnet.
  • Das erste Halbleiterwannengebiet 103 kann von dem ersten Lastkontakt E elektrisch isoliert sein. Beispielsweise ist das erste Halbleiterwannengebiet 103 ein schwebendes p-dotiertes Halbleitergebiet, das zwischen mehreren n-Kanal-IGBT-Zellen 11 (siehe auch 2B) vorgesehen ist und zum Schützen des Isolators 111-2 der Gate-Gräben 111 vor hohen elektrischen Felder konfiguriert ist.
  • In der beispielhaften Ausführungsform, die in 1A dargestellt ist, erstreckt sich das erste Halbleiterwannengebiet 103 von der Oberfläche 10-1 entlang der vertikalen Richtung Z tiefer als die Gräben 111. In anderen Ausführungsformen kann sich das erste Halbleiterwannengebiet 103 wenigstens so tief wie die Gräben 111 von zwei Transistorzellen 11 erstrecken, wobei das erste Halbleiterwannengebiet 103 wenigstens teilweise zwischen den zwei Transistorzellen 11 enthalten ist. In noch einer weiteren Ausführungsformen kann sich das erste Halbleiterwannengebiet 103 von der Oberfläche 10-1 entlang der vertikalen Richtung Z lediglich wenigstens so tief wie jedes der Body-Gebiete 102 der Transistorzellen 11 erstrecken.
  • Zusätzlich zu dem ersten Halbleiterwannengebiet 103 umfasst der Halbleiterkörper 10 ein zweites Halbleiterwannengebiet 105, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist. Das zweite Halbleiterwannengebiet 105 ist außerhalb der Transistorzellen 11 in einer Randzone 13 des Halbleiterkörpers 10 angeordnet, wobei die Randzone 13 die aktive Zone 12 umgibt und seitliche Ränder 10-3 des Halbleiterkörpers 10 bildet (siehe 1B). Die Randzone 13 kann eine Übergangsabschlussstruktur (nicht abgebildet) umfassen, wobei die Übergangsabschlussstruktur zum Abschließen eines pn-Übergangs an der Oberfläche 10-1 in der Randzone 13 in dem Sperrzustand der Halbleitervorrichtung 1 konfiguriert ist. Beispielsweise kann das zweite Halbleiterwannengebiet 105 einen Teil der Übergangsabschlussstruktur bilden.
  • Das zweite Halbleiterwannengebiet 105 kann mit dem ersten Lastkontakt E elektrisch verbunden sein. Beispielsweise ist das zweite Halbleiterwannengebiet 105 konfiguriert zum Ableiten eines Stroms, der in der Randzone 13 des Halbleiterwannengebiets 10 fließt. Das zweite Halbleiterwannengebiet 105 kann die aktive Zone 12 umgeben. Beispielsweise ist die Halbleitervorrichtung 1 ein n-Kanal-IGBT, und das zweite Halbleiterwannengebiet 105 ist p-dotiert und mit dem Emitter-Kontakt E elektrisch verbunden, so dass es imstande ist, Löcher aus dem Driftgebiet 100 in der Randzone 13 abzuziehen.
  • Zwischen dem ersten Halbleiterwannengebiet 103 und dem zweiten Halbleiterwannengebiet 105 ist ein Trenngebiet 104 vorgesehen, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist. Das Trenngebiet 104 erstreckt sich von der Oberfläche 10-1 entlang der vertikalen Richtung Z. Das Trenngebiet 104 ist in Kontakt mit sowohl dem ersten Halbleiterwannengebiet 103 als auch dem zweiten Halbleiterwannengebiet 105.
  • Das Trenngebiet 104 kann konfiguriert sein, das erste Halbleiterwannengebiet 103 von dem zweiten Halbleiterwannengebiet 105 zu isolieren. Beispielsweise umgibt das Trenngebiet 104 das erste Halbleiterwannengebiet 103.
  • Wie in 1A abgebildet erstreckt sich ein Übergangsbereich 106 in der ersten seitlichen Richtung X zwischen dem Trenngebiet 104 und dem ersten Halbleiterwannengebiet 103 kontinuierlich von der Oberfläche 10-1 zu einem Punkt P in dem Halbleiterkörper 10. Der Punkt P ist tiefer unterhalb der Oberfläche 10-1 als die Grabenböden 112 positioniert. In anderen Ausführungsformen kann der Punkt P ungefähr so tief wie die Grabenböden 112 positioniert sein. In noch anderen Ausführungsformen kann der Punkt P lediglich wenigstens so tief wie jedes aus den Body-Gebieten 102 von zwei Transistorzellen 11 positioniert sein, zwischen denen das erste Halbleiterwannengebiet 103 wenigstens teilweise enthalten ist. Das heißt, dass sich der Übergangsbereich 106wenigstens so tief erstrecken kann, wie jeder der Body-Gebiete 102 der zwei Transistorzellen 11 entlang der vertikalen Richtung Z reicht.
  • Ein Übergangsbereich 106-3 in der ersten seitlichen Richtung X zwischen dem Trenngebiet 104 und dem zweiten Halbleiterwannengebiet 105 kann sich ebenfalls kontinuierlich von der Oberfläche 10-1 erstrecken, wie in 1A dargestellt ist.
  • Beispielsweise kann sich der Übergangsbereich 106 in der ersten seitlichen Richtung X zwischen dem Trenngebiet 104 und dem ersten Halbleiterwannengebiet 103 erstrecken, und/oder der Übergangsbereich kann sich zwischen dem 106-3 in der ersten seitlichen Richtung X zwischen dem Trenngebiet 104 und dem zweiten Halbleiterwannengebiet 105 von der Oberfläche im Wesentlichen entlang der vertikalen Richtung Z erstrecken.
  • Das Trenngebiet 104 kann mehrere Transistorzellen 11 wenigstens teilweise umfassen (nicht abgebildet). Beispielsweise können mehrere Transistorzellen 11 wenigstens teilweise in das wenigstens eine Trenngebiet 104 eingebettet sein.
  • In der Ausführungsform, die in 2A und 2B in unterschiedlichen Querschnittsansichten gezeigt ist, ist die Halbleitervorrichtung 1 ein rückwärts leitender IGBT, der mehrere IGBT-Transistorzellen 11 aufweist, die Gate-Gräben 111 enthalten, wie vorstehend in Verbindung mit 1A beschrieben ist.
  • Die Beschreibung der Ausführungsform von 1A und 1B kann zu der in 2A und 2B gezeigten Ausführungsform gehören, und umgekehrt. Beispielsweise können die 1A bis 2B zu derselben Ausführungsform gehören, wobei unterschiedliche Abschnitte unterschiedlicher Querschnitte einer Halbleitervorrichtung 1 in den unterschiedlichen Figuren gezeigt sind. Die in 1A und 1B gezeigte Ausführungsform, die vorstehend beschrieben ist, kann jedoch auch so verstanden werden, dass sie unabhängig von den in 2A und 2B abgebildeten Ausführungsformen ist.
  • Wie in 2A gezeigt, ist eine hoch dotierte Halbleiterschicht 108, 109 an der Rückseite 10-2 des Halbleiterkörpers 10 in Kontakt mit dem zweiten Lastkontakt C angeordnet. Die hoch dotierte Halbleiterschicht 108, 109 umfasst rückseitige Emitter-Gebiete 109, die Dotierstoffe des zweiten Leitfähigkeitstyps aufweisen, und Kurschlussgebiete 108, die Dotierstoffe des ersten Leitfähigkeitstyps aufweisen. In 2A ist nur ein Kurschlussgebiet 108 beispielhaft gezeigt.
  • Beispielsweise sind die rückseitigen Emitter-Gebiete 109 p-dotiert und sind vorgesehen, um Löcher in ein n-dotiertes Driftgebiet in einem vorwärts leitenden Zustand des rückwärts leitenden IGBT 1 zu injizieren. In diesem Beispiel kann das Kurschlussgebiet 108 n-dotiert sein und kann vorgesehen sein, um einen Teil eines Rückwärtsstroms in einem rückwärts leitenden Zustand des IGBT 1 zu führen.
  • Ein zweites Halbleiterwannengebiet 105-1, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist, ist außerhalb der Transistorzellen 11 angeordnet. Das zweite Halbleiterwannengebiet 105-1 befindet sich in dem Halbleiterkörper 10 gegenüber dem Kurschlussgebiet 108. Das zweite Halbleiterwannengebiet 105-1 ist mit dem ersten Lastkontakt E elektrisch verbunden. Somit kann das zweite Halbleiterwannengebiet 105-1 wenigstens einen Teil einer Anode einer intrinsischen Diode des rückwärts leitenden IGBT 1 bilden. Das Kurschlussgebiet 108 kann wenigstens einen Teil einer Kathode der intrinsischen Diode bilden.
  • Das zweite Halbleiterwannengebiet 105-1 und das Kurschlussgebiet 108 können einen gemeinsamen seitlichen Ausdehnungsbereich LX entlang der ersten seitlichen Richtung X zeigen. Zusätzlich oder alternativ können das zweite Halbleiterwannengebiet 105-1 und das Kurschlussgebiet 108 einen gemeinsamen seitlichen Ausdehnungsbereich LY (nicht abgebildet) entlang der zweiten seitlichen Richtung Y zeigen. Beispielsweise ist der gemeinsame seitliche Ausdehnungsbereich LX, LY wenigstens 10 µm, wenigstens 20 µm, wenigstens 50 µm oder sogar mehr als 100 µm.
  • In der in 2A gezeigten Ausführungsform ist das zweite Halbleiterwannengebiet 105-1 in der aktiven Zone 12 des Halbleiterkörpers 10 zwischen zwei Transistorzellen 11 angeordnet und erstreckt sich von der Oberfläche 10-1 entlang der vertikalen Richtung Z tiefer als die Gräben 111 der zwei Transistorzellen 11. Beispielsweise kann das zweite Halbleiterwannengebiet 105-1 die Grabenböden 112 der zwei Transistorzellen 11 teilweise bedecken (in 2A nicht abgebildet). Zusätzlich oder alternativ kann ein erstes Halbleiterwannengebiet 103 die Grabenböden 112 von zwei Transistorzellen 11, zwischen denen das erste Halbleiterwannengebiet 103 angeordnet ist, wenigstens teilweise bedecken. Das wenigstens eine erste Halbleiterwannengebiet 103 und/oder das wenigstens eine zweite Halbleiterwannengebiet 105-1 können somit zum Schützen der Grabenböden 112, z. B. vor hohen elektrischen Feldern, vorgesehen und konfiguriert sein.
  • In anderen Ausführungsformen kann sich wenigstens ein zweites Halbleiterwannengebiet 105-1 von der Oberfläche 10-1 entlang der vertikalen Richtung Z lediglich wenigstens so tief wie jedes der Body-Gebiete 102 von zwei Transistorzellen 11, zwischen denen das zweite Halbleiterwannengebiet 105-1 enthalten ist, erstrecken.
  • 2B zeigt einen Abschnitt eines seitlichen Querschnitts des rückwärts leitenden IGBT 1. Eine gestrichelte Linie, die mit Pfeilen C markiert ist, gibt den Ort des in 2A abgebildeten vertikalen Querschnitts an.
  • Wie in dem Querschnitt von 2B zu sehen ist, ist das zweite Halbleiterwannengebiet 105-1 innerhalb der aktiven Zone 12 zwischen vier Transistorzellen 11 angeordnet. Das zweite Halbleiterwannengebiet 105-1 in der aktiven Zone 12 ist von einem ersten Halbleiterwannengebiet 103, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist, umgeben. Beispielsweise ist das erste Halbleiterwannengebiet 103 ein schwebendes p-dotiertes Halbleitergebiet, das zwischen mehreren Transistorzellen 11 in der aktiven Zone 12 angeordnet ist.
  • Ein erstes Trenngebiet 104-1, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist, ist zwischen dem ersten Halbleiterwannengebiet 103 und dem zweiten Halbleiterwannengebiet 105-1 in der aktiven Zone 12 angeordnet. In der Querschnittsansicht von 2B umgibt das erste Trenngebiet 104-1 das zweite Halbleiterwannengebiet 105-1, das sich in der aktiven Zone 12 befindet, als ein Streifen, der Ränder eines Rechtecks bildet. Das zweite Halbleiterwannengebiet 105-1 und ein Teil jedes der vier Transistorzellen 11 befinden sich innerhalb des Rechtecks.
  • Beispielsweise kann in einem seitlichen Querschnitt entlang der XY-Ebene (nicht abgebildet) das Kurschlussgebiet 108, das an der Rückseite 10-2 angeordnet ist, eine im Wesentlichen rechteckige Form ähnlich dem Rechteck, das durch das erste Trenngebiet 104-1 definiert ist, aufweisen. In anderen Ausführungsformen kann das Kurschlussgebiet 108 beispielsweise eine scheibenartige Form oder eine im Wesentlichen lineare Streifenform aufweisen.
  • Das Kurschlussgebiet 108 kann ungefähr die gleiche Form und Größe aufweisen wie das zweite Halbleiterwannengebiet 105-1, um einen gemeinsamen seitlichen Ausdehnungsbereich LX, LY entlang sowohl der ersten seitlichen Richtung X als auch der zweiten seitlichen Richtung Y zu zeigen. Ein Überlappungsgebiet, das durch die gemeinsamen seitlichen Ausdehnungsbereiche LX, LY definiert ist, kann ein Diodengebiet bilden, das zum Führen eines Teils eines Rückwärtsstroms in einem rückwärts leitenden Zustand der Halbleitervorrichtung 1 konfiguriert ist. Mehrere solche Diodengebiete können innerhalb des aktiven Gebiets 12 vorgesehen sein.
  • Das erste Trenngebiet 104-1 ist in Kontakt sowohl mit dem ersten Halbleiterwannengebiet 103 als auch dem zweiten Halbleiterwannengebiet 105-1, das sich in der aktiven Zone 12 befindet. Beispielsweise ist das erste Trenngebiet 104-1 zum Isolieren des ersten Halbleiterwannengebiets 103 von dem zweiten Halbleiterwannengebiet 105-1, das sich in der aktiven Zone 12 befindet, konfiguriert.
  • Die Randzone 13 umfasst außerdem ein zweites Halbleiterwannengebiet 105-2, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und mit dem ersten Lastkontakt E elektrisch verbunden ist. Beispielsweise ist das zweite Halbleiterwannengebiet 105-2 konfiguriert zum Ableiten eines Stroms, der in der Randzone 13 fließt, wie vorstehend mit Bezug auf die in 1A und 1B gezeigte Ausführungsform beschrieben ist.
  • Wie in 2A und 2B dargestellt, ist ein zweites Trenngebiet 104-2 zwischen und in Kontakt mit jedem des ersten Halbleiterwannengebiets 103 und des zweiten Halbleiterwannengebiets 105-2, das sich in der Randzone 13 befindet, angeordnet. Das zweite Trenngebiet 104-2 weist Dotierstoffe des ersten Leitfähigkeitstyps auf und kann zum Isolieren des ersten Halbleiterwannengebiets 103 von dem zweiten Halbleiterwannengebiet 105-2 in der Randzone 13 konfiguriert sein.
  • Beispielsweise ist das erste Halbleiterwannengebiet 103 ein schwebendes Halbleitergebiet. Das schwebende Halbleitergebiet 103 kann von den zweiten Halbleiterwannengebieten 105-1, 105-2, die mit dem ersten Lastkontakt E elektrisch verbunden sind, durch das erste Trenngebiet 104-1 bzw. das zweite Trenngebiet 104-2 isoliert sein.
  • Damit sie imstande sind, die zweiten Halbleiterwannengebiete 105-1, 105,2 von dem ersten Halbleiterwannengebiet 103 zu isolieren, können das erste und das zweite Trenngebiet 104-1, 104,2 schwach dotiert sein. Beispielsweise sind das erste und das zweite Trenngebiet 104-1, 104,2 n--dotierte Halbleitergebiete.
  • Wie in dem vertikalen Querschnitt in 2A gezeigt ist, erstreckt sich ein Übergangsbereich 106-1 in der ersten seitlichen Richtung X zwischen dem ersten Trenngebiet 104-1 und dem ersten Halbleiterwannengebiet 103 kontinuierlich von der Oberfläche 10-1 zu einem Punkt P1, wobei der Punkt P1 tiefer als die Grabenböden 112 der Transistorzellen 11 positioniert ist. Ähnlich erstreckt sich ein Übergangsbereich 106-1 in der ersten seitlichen Richtung X zwischen dem zweiten Trenngebiet 104-2 und dem ersten Halbleiterwannengebiet 103 kontinuierlich von der Oberfläche 10-1 zu einem Punkt P2, der tiefer als der Grabenboden 112 positioniert ist. In anderen Ausführungsformen können sich die Übergangsbereiche 106-1, 106-2 nur so tief wie die Grabenböden 112 oder sogar nur so tief wie die Body-Gebiete 102 der Transistorzellen 11 erstrecken.
  • Das erste Trenngebiet 104-1 und/oder das zweite Trenngebiet 104-2 können mehrere Transistorzellen 11 wenigstens teilweise umfassen (nicht abgebildet). Beispielsweise sind mehrere Transistorzellen 11 wenigstens teilweise in das zweite Trenngebiet 104-2 eingebettet. Zusätzlich oder alternativ können mehrere Transistorzellen 11 wenigstens teilweise in das erste Trenngebiet 104-1 eingebettet sein.
  • Die in 1A bis 2B gezeigten Halbleitervorrichtungen 1 können unter Verwendung eines Verfahrens zum Herstellen einer Halbleitervorrichtung 1 hergestellt worden sein, wobei ein Halbleiterkörper 10, der eine Oberfläche 10-1 aufweist und ein Driftgebiet 100 enthält, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist, bereitgestellt wird. Beispielsweise wird ein n-dotiertes Siliziumsubstrat in Form eines Halbleiterwafers als der Halbleiterkörper 10 bereitgestellt.
  • In einem weiteren Schritt können mehrere Transistorzellen 11 wenigstens teilweise innerhalb des Halbleiterkörpers 10 gebildet werden, wobei jede Transistorzelle 11 einen Abschnitt des Driftgebiets 100 und ein Body-Gebiet 102 enthält, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist. Beispielsweise wird das Body-Gebiet 102 durch Diffundieren und/oder Implantieren von p-Typ-Dotierstoffen, wie z. B. Bor, von der Oberfläche 10-1 in das n-dotierte Siliziumsubstrat hergestellt.
  • Durch Erzeugen des Body-Gebiets 102 in dem Halbleiterkörper 10 kann ein pn-Übergang 107 als ein Übergangsbereich zwischen dem Driftgebiet 100 und dem Body-Gebiet 102 gebildet werden.
  • Herstellen der mehreren Transistorzellen 11 kann ferner Erzeugen, innerhalb jeder Transistorzelle 11, wenigstens eines Source-Gebiets 110 in dem Halbleiterkörper 10 enthalten, wobei jedes Source-Gebiet 110 Dotierstoffe des ersten Leitfähigkeitstyps aufweist und durch das Body-Gebiet 102 von dem Driftgebiet 100 isoliert ist.
  • Bilden der Transistorzellen 11 kann ferner Erzeugen mehrerer Gräben 111 umfassen, die sich in den Halbleiterkörper 10 von der Oberfläche 10-1 entlang der vertikalen Richtung Z erstrecken. Die Gräben 111 können durch Verwenden eines in der Technik bekannten Ätzprozesses erzeugt werden. Jeder Graben 111 kann mit der Steuerelektrode 111-1 zum Steuern der jeweiligen Transistorzelle 11 versehen sein. Beispielsweise wird die Steuerelektrode 111-1 durch Aufbringen von Polysilizium innerhalb der Gräben 111 gebildet.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung 1 wie z. B. denjenigen, die beispielhaft mit Bezug auf die 1A bis 2B beschrieben sind, umfasst ferner einen Schritt zum Erzeugen eines ersten Halbleiterwannengebiets 103, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist, in dem Halbleiterkörper 10. Das erste Halbleiterwannengebiet 103 wird so erzeugt, dass es außerhalb der Transistorzellen 11 und wenigstens teilweise zwischen wenigstens zwei Transistorzellen 11 angeordnet ist.
  • Ferner wird wenigstens ein zweites Halbleiterwannengebiet 105, 105-1, 105-2, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist, außerhalb der Transistorzellen 11 erzeugt. Beispielsweise wird ein zweites Halbleiterwannengebiet 105, 105-1 in einer aktiven Zone 12 des Halbleiterkörpers 10 erzeugt (siehe 1A bis 2B). Zusätzlich oder alternativ kann ein zweites Halbleiterwannengebiet 105-2 in einer Randzone 13 des Halbleiterkörpers 10 erzeugt werden (siehe 2A bis 2B).
  • Beispielsweise werden das erste Halbleiterwannengebiet 103 und/oder das wenigstens eine zweite Halbleiterwannengebiet 105, 105-1, 105,2 über eine Implantierung und/oder eine Diffusion von Dotierstoffen des zweiten Leitfähigkeitstyps (z. B. Bor) von der Oberfläche 10-1 in den Halbleiterkörper 10 erzeugt.
  • Die Implantierung und/oder Diffusion kann ausgeführt werden, um sicherzustellen, dass sich das erste Halbleiterwannengebiet 103 von der Oberfläche 10-1 entlang der vertikalen Richtung Z wenigstens so tief wie die Body-Gebiete 102 der wenigstens zwei Transistorzellen 11 erstreckt.
  • Beispielsweise können die Body-Gebiete 102 und das erste Halbleiterwannengebiet 103 in einem gemeinsamen Implantierungs- und/oder Diffusionsschritt erzeugt werden.
  • In einer Ausführungsform werden Erzeugen des ersten Halbleiterwannengebiets 103 und/oder des wenigstens einen zweiten Halbleiterwannengebiets 105, 105-1, 105-2 über eine Implantierung von Dotierstoffen des zweiten Leitfähigkeitstyps in einer Implantierungsdosis im Bereich von 1013 bis 1015 cm-2 ausgeführt.
  • Einem Implantierungsprozess zum Erzeugen des wenigstens einen ersten Halbleiterwannengebiets 103 und/oder des wenigstens einen zweiten Halbleiterwannengebiets 105, 105-1, 105-2 kann ein Temperaturprozess folgen. Beispielsweise kann ein solcher Temperaturprozess bei Temperaturen im Bereich von 1000 bis 1200 °C ausgeführt werden. Eine Dauer des Temperaturprozesses kann beispielsweise im Bereich von 30 Minuten bis 10 Stunden sein.
  • In Übereinstimmung mit einer Ausführungsform werden das wenigstens eine erste Halbleiterwannengebiet 103 und das wenigstens eine zweite Halbleiterwannengebiet 105, 105-1, 105-2 über einen Maskenimplantierungsprozess erzeugt. Beispielsweise kann ein gemeinsamer Maskenimplantierungsprozess zur Erzeugung jedes aus dem wenigstens einen Halbleiterwannengebiet 103 und dem wenigstens einen zweiten Halbleiterwannengebiet 105, 105-1, 105-2 verwendet werden. Das heißt, eine gemeinsame Maske oder ein gemeinsames Retikel können zum Ausführen des Implantierungsprozesses verwendet werden, wobei jedes aus dem wenigstens einen ersten Halbleiterwannengebiet 103 und dem wenigstens einen zweiten Halbleiterwannengebiet 105, 105-1, 105-2 erzeugt wird.
  • In einer Variante werden jedes aus dem wenigstens einen ersten Halbleiterwannengebiet 103, dem wenigstens einen zweiten Halbleiterwannengebiet 105, 105-1, 105-2 und wenigstens einen Body-Gebiet 102 einer Transistorzelle 11 unter Verwendung eines gemeinsamen Maskenimplantierungsprozesses mit Dotierstoffen des zweiten Leitfähigkeitstyps erzeugt. Somit kann Bilden der mehreren Transistorzellen 11 Erzeugen des Body-Gebiets 102 jeder Transistorzelle 11 unter Verwendung des gemeinsamen Maskenimplantierungsprozesses enthalten.
  • Das Verfahren umfasst ferner Erzeugen in dem Halbleiterkörper 10 wenigstens eines Trenngebiets 104, 104-1, 104-2, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist, zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets 103 und des wenigstens einen zweiten Halbleiterwannengebiets 105, 105-1, 105-2. Das wenigstens eine Trenngebiet 104, 104-1, 104-2 kann sich von der Oberfläche 10-1 entlang der vertikalen Richtung Z erstrecken, so dass sich ein Übergangsbereich 106, 106-1, 106-2 in einer ersten seitlichen Richtung X zwischen dem ersten Trenngebiet 104, 104-1, 104-2 und dem wenigstens einen ersten Halbleiterwannengebiet 103 kontinuierlich von der Oberfläche 10-1 zu einem Punkt P, P1, P2 in dem Halbleiterkörper 10, der wenigstens so tief wie jedes der Body-Gebiete 102 der wenigstens zwei Transistorzellen 11 positioniert ist, erstreckt.
  • In Übereinstimmung mit einer Ausführungsform wird das wenigstens eine Trenngebiet 104, 104-1, 104-2 über einen Implantierungs- und/oder Diffusionsschritt erzeugt, wobei Dotierstoffe des zweiten Leitfähigkeitstyps von der Oberfläche 10-1 in den Halbleiterkörper zum Erzeugen des wenigstens einen ersten Halbleiterwannengebiets 103 und/oder des wenigstens einen zweiten Halbleiterwannengebiets 105, 105-1, 105-2 implantiert und/oder diffundiert werden. Beispielsweise können p-Typ-Dotierstoffe in einen n-dotierten Halbleiterkörper 10 zum Erzeugen des wenigstens einen ersten Halbleiterwannengebiets 103 und des zweitens einen zweiten Halbleiterwannengebiets 105, 105-1, 105-2 in einem gemeinsamen Maskenimplantierungsprozess implantiert werden, wie vorstehend beschrieben. Das wenigstens eine Trenngebiet 104, 104-1, 104-2 kann dann durch Abschnitte des n-dotierten Halbleiterkörper 10 gebildet werden, die während des Implantierungsprozesses durch eine Maske oder ein Retikel bedeckt sind.
  • In Übereinstimmung mit einer weiteren Ausführungsform kann Erzeugen des wenigstens einen Trenngebiets 104, 104-1, 104-2 eine Implantierung und/oder Diffusion von Dotierstoffen des ersten Leitfähigkeitstyps von der Oberfläche 10-1 in den Halbleiterkörper 10 enthalten. Beispielsweise kann ein Maskenimplantierungsprozess zum Erhalten einer gewünschten Konzentration von n-Typ-Dotierstoffen eines Trenngebiets 104, 104-1, 104-2, das zwischen einem p-dotierten ersten Halbleiterwannengebiet 103 und einem p-dotierten zweiten Halbleiterwannengebiet 105, 105-1, 105-2 angeordnet ist, verwendet werden.
  • Eine Implantierung von Dotierstoffen des ersten Leitfähigkeitstyps zum Erzeugen des wenigstens einen Trenngebiets 104, 104-1, 104-2 kann beispielsweise mit einer Implantierungsdosis im Bereich von 1011 bis 1013 cm-2 ausgeführt werden.
  • In einer Variante kann eine Implantierung und/oder Diffusion von Dotierstoffen des ersten Leitfähigkeitstyps zum Erhalten einer gewünschten Dotierstoffkonzentration in dem wenigstens einen Trenngebiet 104, 104-1, 104-2 ausgeführt werden, bevor Dotierstoffe des zweiten Leitfähigkeitstyps zum Erzeugen des wenigstens einen ersten Halbleiterwannengebiets 103 und/oder des wenigstens einen zweiten Halbleiterwannengebiets implantiert und/oder diffundiert werden.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung 1 kann ferner Erzeugen eines ersten Lastkontakts E enthalten, der zum Zuführen eines Laststroms in den Halbleiterkörper 10 konfiguriert ist und der in Kontakt mit der Oberfläche 10-1 angeordnet ist. Zu diesem Zweck kann beispielsweise ein Metall auf den Halbleiterkörper 10 aufgebracht werden, wobei das Metall wenigstens einen Teil des ersten Lastkontakts E bildet und in Kontakt mit den Source-Gebieten 110 angeordnet ist. Der erst Lastkontakt E ist in Kontakt mit dem wenigstens einen zweiten Halbleiterwannengebiet 105, 105-1, 105-2 angeordnet, das mit dem ersten Lastkontakt E elektrisch verbunden ist.
  • Die in 1A bis 2B schematisch dargestellten Ausführungsformen, die vorstehend beschrieben sind, enthalten die Erkenntnis, dass es manchmal wünschenswert sein kann, zwei oder mehr tiefe Halbleiterwannengebiete, die sich von einer Oberfläche in einen Halbleiterkörper erstrecken, voneinander zu isolieren. Beispielsweise kann in einer Halbleitervorrichtung, die mehrere n-Kanal-Transistorzellen in einer aktiven Zone eines Halbleiterkörper umfasst, ein erstes Halbleiterwannengebiet, das p-Typ-Dotierstoffe aufweist und elektrisch schwebend ist, wenigstens teilweise zwischen den Transistorzellen angeordnet sein. Solche schwebenden Halbleiterwannengebiete können beispielsweise zum Verbessern einer Ladungsträgerflutung während des Betriebs eines IGBT und/oder zum Schützen von Grabenböden von Gate-Gräben gegen hohe elektrische Felder vorgesehen sein. Ferner kann ein zweites Halbleiterwannengebiet, das p-Typ-Dotierstoffe aufweist, in einer Randzone der Halbleitervorrichtung angeordnet sein, wobei das zweite Halbleiterwannengebiet mit einem Source- oder Emitter-Kontakt der Halbleitervorrichtung elektrisch verbunden sein kann. Beispielsweise kann das zweite Halbleiterwannengebiet zum Ableiten eines Stroms in der Randzone in einem leitenden Zustand der Halbleitervorrichtung konfiguriert sein.
  • Manchmal kann ein solches schwebendes erstes Halbleiterwannengebiet von solch einem zweiten Halbleiterwannengebiet, das mit einem- Source oder Emitter-Kontakt elektrisch verbunden ist, durch einen oder mehrere Gräben, die sich von der Oberfläche in den Halbleiterkörper erstrecken, isoliert sein. Beispielsweise kann zu diesem Zweck eine Doppelgrabenstruktur zwischen dem ersten Halbleiterwannengebiet und dem zweiten Halbleiterwannengebiet vorgesehen sein. Solche Grabenstrukturen können jedoch im Hinblick auf die aktive Chip-Fläche, die andernfalls durch funktionale Transistorzellen verwendet werden könnten, aufwändig sein. Darüber hinaus können zusätzliche Prozessschritte zum Erzeugen solcher Grabenstrukturen erforderlich sein. Somit können die Gesamtkosten zum Herstellen einer Halbleitervorrichtung mit herkömmlichen Lösungen zum Isolieren solcher ersten und zweiten Halbleiterwannengebiete voneinander erhöht sein.
  • In Übereinstimmung mit einer oder mehreren Ausführungsformen ist ein Trenngebiet zwischen und in Kontakt mit jedem solchen ersten Halbleiterwannengebiet und solchen zweiten Halbleiterwannengebiet angeordnet. Das Trenngebiet weist Dotierstoffe des Leitfähigkeitstyps auf, der komplementär zu dem Leitfähigkeitstyp der Dotierstoffe der ersten und zweiten Halbleiterwannengebiete ist. Das Trenngebiet kann sich von der Oberflächen entlang einer vertikalen Richtung in den Halbleiterkörper erstrecken, wobei sich ein Übergangsbereich in einer ersten seitlichen Richtung zwischen dem Trenngebiet und dem ersten Halbleiterwannengebiet kontinuierlich von der Oberfläche zu einem Punkt in dem Halbleiterkörper erstrecken kann, der wenigstens so tief wie die Body-Gebiete der Transistorzellen positioniert ist. Beispielsweise kann durch Bereitstellen eines solchen Trenngebiets anstelle z. B. einer Doppelgrabenstruktur eine Chip-Gesamtfläche reduziert sein. Beispielsweise können mehrere zusätzliche Transistorzellen in das Trenngebiet eingebettet sein. Als eine Konsequenz können die Kosten zum Herstellen einer solchen Halbleitervorrichtung im Vergleich zu Verfahren aus dem Stand der Technik reduziert sein.
  • Beispielsweise kann die Halbleitervorrichtung ein rückwärts leitender n-Kanal-IGBT sein, wobei zusätzlich zu dem schwebenden ersten Halbleiterwannengebiet, das p-Typ-Dotierstoffe aufweist, ein zweites Halbleiterwannengebiet, das p-Typ-Dotierstoffe aufweist und mit einem Emitter-Kontakt elektrisch verbunden ist, in der aktiven Zone vorgesehen ist. Das zweite Halbleiterwannengebiet kann innerhalb der aktiven Zone gegenüber einem n-dotierten Kurschlussgebiet angeordnet sein, das an einer Rückseite des Halbleiterkörpers vorgesehen sein kann. Das n-dotierte Kurschlussgebiet kann konfiguriert sein, um einen Diodenbetrieb des rückwärts leitenden IGBT zu ermöglichen. Somit kann ein Rückwärtsstrom durch die Kurschlussgebiete und durch das erste Halbleiterwannengebiet in der aktiven Zone, die mit dem Emitter-Kontakt elektrisch verbunden sind, fließen. Ein solches zweites Halbleiterwannengebiet, das sich innerhalb der aktiven Zone befindet, kann von dem ersten Halbleiterwannengebiet mit Hilfe eines n-dotierten Trenngebiets, das sich von der Oberfläche entlang der vertikalen Richtung erstreckt, isoliert sein.
  • In einem Verfahren zum Herstellen einer solchen Halbleitervorrichtung können die ersten und zweiten Halbleiterwannengebiete und mehrere Body-Gebiete der Transistorzellen in einem gemeinsamen Maskenimplantierungsprozess erzeugt werden. Beispielsweise können dieselbe Maske und/oder dieselben Retikel zum Erzeugen der ersten und zweiten Halbleiterwannengebiete und der Body-Gebiete über eine Implantierung von Dotierstoffen verwendet werden. In einer Variante können das eine oder die mehreren Trenngebiete, die zwischen den ersten Halbleiterwannengebieten und den zweiten Halbleiterwannengebieten angeordnet sind, ebenfalls in dem gemeinsamen Maskenimplantierungsprozess erzeugt werden. Beispielsweise sind das eine oder die mehreren Trenngebiete Abschnitte eines n-dotierten Substrats, das von einer Implantierung von p-Typ-Dotierstoffen während des gemeinsamen Maskenimplantierungsprozesses abgeschattet ist. Somit können mit Hilfe des Verfahrens zum Herstellen einer Halbleitervorrichtung die ersten und zweiten Halbleiterwannengebiete und das eine oder die mehreren Trenngebiete auf kostengünstige Weise erzeugt werden.
  • Merkmale weiterer Ausführungsformen sind in den abhängigen Ansprüchen definiert. Die Merkmale weiterer Ausführungsformen und die Merkmale der vorstehend beschriebenen Ausführungsformen können miteinander kombiniert werden, um zusätzliche Ausführungsformen zu bilden, solange die Merkmale nicht ausdrücklich als zueinander alternativ beschrieben sind.
  • In dem Vorstehenden wurden Ausführungsformen erläutert, die zu Halbleitervorrichtungen und zu Verfahren zum Herstellen einer Halbleitervorrichtung gehören. Beispielsweise basieren diese Halbleitervorrichtungen auf Silizium (Si). Dementsprechend kann ein/e einkristalline/s Halbleitergebiet oder Schicht, z. B. die Halbleitergebiete 10 und 100 bis 109 beispielhafter Ausführungsformen, ein/e einkristalline/ Si-Gebiet oder Si-Schicht sein. In anderen Ausführungsformen kann polykristallines oder amorphes Silizium eingesetzt werden.
  • Es ist jedoch zu verstehen, dass die Halbleitergebiete 10 und 100 bis 109 aus jedem Halbleitermaterial hergestellt sein können, das zum Herstellen einer Halbleitervorrichtung geeignet ist. Beispiele für solche Materialien enthalten, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien wie z. B. Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbundhalbleitermaterialien wie z. B. Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quarternäre III-V-Halbleitermaterialien, wie z. B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Galliumphosphid (InGaPa), Aluminium-Galliumnitrid (AlGaN) Aluminium-Indiumnitrid (AlInN), Indium-Galliumnitrid (InGaN), Aluminium-Gallium-Indiumnitrid (AlGaInN) oder Indium-Galliumarsenid-Phosphid (InGaAsP), oder binäre oder ternäre II-VI-Halbleitermaterialien, wie z. B. Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um einige wenige zu nennen. Die vorstehend genannten Halbleitermaterialien sind auch als „Homoübergangs-Halbleitermaterialien“ bezeichnet. Wenn zwei unterschiedliche Halbleitermaterialien kombiniert werden, wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien enthalten, ohne darauf beschränkt zu sein, Aluminium-Galliumnitrid (AlGaN)-Aluminium-Gallium-Indiumnitrid (AlGaInN), Indium-Galliumnitrid (InGaN)-Aluminium-Gallium-lndiumnitrid (AlGaInN), Indium-Galliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminium-Galliumnitrid(AlGaN)- Galliumnitrid (GaN), Indium-Galliumnitrid (InGaN)-Aluminium-Galliumnitrid (AlGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-Si-Ge-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleitervorrichtungsanwendungen werden derzeit hauptsächlich Si, SiC, GaAs und GaN-Materialien verwendet.
  • Räumliche Begriffe wie z. B. „unter“, „unterhalb“, „untere“, „über“, „obere“ und dergleichen sind zur Vereinfachung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Begriffe sollen unterschiedliche Orientierungen der jeweiligen Vorrichtung zusätzlich zu unterschiedlichen Orientierungen als diejenigen, die in den Figuren abgebildet sind, einschließen. Ferner sind Begriffe wie „erster“, „zweiter“ und dergleichen ebenfalls verwendet, um verschiedene Elemente, Gebiete, Abschnitte etc. zu beschreiben, und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich durchgehend durch die Beschreibung auf gleiche Elemente.
  • Wie hier verwendet sind die Begriffe „aufweisen“, „beinhalten“, „enthalten“, „umfassen“, „zeigen“ und dergleichen offene Begriffe, die das Vorhandensein der genannten Elemente oder Merkmale angeben, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „einer/eine/ein“ und „der/die/das“ sollen sowohl den Plural als auch den Singular einschließen, solange der Kontext nicht deutlich etwas anderes angibt.

Claims (20)

  1. Halbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10), der eine Oberfläche (10-1) aufweist und ein Driftgebiet (100) enthält, das Dotierstoffe eines ersten Leitfähigkeitstyps aufweist; - einen ersten Lastkontakt (E), der konfiguriert ist, einen Laststrom in den Halbleiterkörper (10) einzuspeisen, und der in Kontakt mit der Oberfläche (10-1) angeordnet ist; und - mehrere Transistorzellen (11), die wenigstens teilweise innerhalb des Halbleiterkörpers (10) gebildet sind, wobei jede Transistorzelle (11) einen Abschnitt des Driftgebiets (100) und ein Body-Gebiet (102) umfasst, das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, wobei ein Übergangsbereich zwischen dem Body-Gebiet (102) und dem Driftgebiet (100) einen pn-Übergang (107) bildet; wobei der Halbleiterkörper (10) ferner Folgendes umfasst: - wenigstens ein erstes Halbleiterwannengebiet (103), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) und wenigstens teilweise zwischen wenigstens zwei Transistorzellen (11) angeordnet ist und sich von der Oberfläche (10-1) entlang einer vertikalen Richtung (Z) wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) erstreckt; - wenigstens ein zweites Halbleiterwannengebiet (105, 105-1, 105-2), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) mit dem ersten Lastkontakt (E) elektrisch verbunden ist; und - wenigstens ein Trenngebiet (104, 104-1, 104-2), das sich von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist und zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets (103) und des wenigstens einen zweiten Halbleiterwannengebiets (105, 105-1, 105-2) angeordnet ist, wobei sich ein Übergangsbereich (106, 106-1, 106-2) in einer ersten seitlichen Richtung (X) zwischen dem wenigstens einen Trenngebiet (104, 104-1, 104-2) und dem wenigstens einen ersten Halbleiterwannengebiet (103) kontinuierlich von der Oberfläche (10-1) zu einem Punkt (P, P1, P2) in dem Halbleiterkörper (10), der wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) positioniert ist, erstreckt.
  2. Halbleitervorrichtung (1) nach Anspruch 1, wobei das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) wenigstens teilweise zwischen wenigstens zwei Transistorzellen (11) angeordnet ist und sich von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) erstreckt.
  3. Halbleitervorrichtung (1) nach Anspruch 1 oder Anspruch 2, wobei jede Transistorzelle (11) ferner wenigstens einen Graben (111) umfasst, der eine Steuerelektrode (111-1) zum Steuern der jeweiligen Transistorzelle (11) enthält, wobei sich der wenigstens eine Graben (111) in den Halbleiterkörper (10) entlang einer vertikalen Richtung (Z) erstreckt und in Kontakt mit dem Body-Gebiet (102) und dem Driftgebiet (100) ist.
  4. Halbleitervorrichtung (1) nach Anspruch 3, wobei sich das wenigstens eine erste Halbleiterwannengebiet (103) und/oder das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) wenigstens so tief wie jeder der Gräben (111) der wenigstens zwei Transistorzellen (11) erstreckt.
  5. Halbleitervorrichtung (1) nach Anspruch 3 oder Anspruch 4, wobei jeder der Gräben (111) einen Grabenboden (112) aufweist und wobei das wenigstens eine erste Halbleiterwannengebiet (103) und/oder das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) die Grabenböden (112) der wenigstens zwei Transistorzellen (11) wenigstens teilweise bedecken.
  6. Halbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das wenigstens eine erste Halbleiterwannengebiet (103) von dem ersten Lastkontakt (E) isoliert ist.
  7. Halbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung (1) ein rückwärts leitender IGBT ist.
  8. Halbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, die ferner wenigstens ein Kurschlussgebiet (108) umfasst, das Dotierstoffe des ersten Leitfähigkeitstyps aufweist, wobei das Kurschlussgebiet (108) in Kontakt mit jedem des Driftgebiets (100) und eines zweiten Lastkontaktes (C) ist, der an einer Rückseite (10-2) des Halbleiterkörpers (10) angeordnet ist, wobei sich die Rückseite (10-2) gegenüber der Oberfläche (10-1) befindet, wobei das wenigstens eine zweite Halbleiterwannengebiet (105-1) und das wenigstens eine Kurzschlussgebiet (108) einen gemeinsamen seitlichen Ausdehnungsbereich (LX, LY) entlang der ersten seitlichen Richtung (X) und/oder einer zweiten seitlichen Richtung (Y) zeigen.
  9. Halbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) einen Teil einer Übergangsabschlussstruktur der Halbleitervorrichtung (1) bildet.
  10. Halbleitervorrichtung (1), die einen Halbleiterkörper (10) umfasst, der eine Oberfläche (10-1) aufweist, wobei der Halbleiterkörper (10) Folgendes umfasst: - eine aktive Zone (12), die mehrere Transistorzellen (11) enthält, wobei jede Transistorzelle (11) einen Abschnitt eines Driftgebiets (100), das Dotierstoffe eines ersten Leitfähigkeitstyps aufweist, und ein Body-Gebiet (102), das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, enthält, wobei ein Übergangsbereich zwischen dem Body-Gebiet (102) und dem Driftgebiet (100) einen pn-Übergang (107) bildet; und - eine Randzone (13), die die aktive Zone (12) umgibt und seitliche Ränder (10-3) des Halbleiterkörpers (10) bildet; wobei - die aktive Zone (12) ferner wenigstens ein erstes Halbleiterwannengebiet (1/3) umfasst, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) und wenigstens teilweise zwischen wenigstens zwei Transistorzellen (11) angeordnet ist und sich von der Oberfläche (10-1) entlang einer vertikalen Richtung (Z) wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) erstreckt; und - die Randzone (13) und die aktive Zone (12) jeweils wenigstens ein zweites Halbleiterwannengebiet (105-1, 105-2) umfassen, das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) angeordnet ist, wobei die zweiten Halbleiterwannengebiete (105-1, 105-2) jeweils mit dem ersten Lastkontakt (E) elektrisch verbunden sind; wobei - wenigstens ein erstes Trenngebiet (104-1) zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets (103) und des wenigstens einen zweiten Halbleiterwannengebiets (105-1), das sich in der aktiven Zone (12) befindet, angeordnet ist, wobei sich das wenigstens eine erste Trenngebiet (104-1) von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist; und - wenigstens ein zweites Trenngebiet (104-2) zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets (103) und des wenigstens einen zweiten Halbleiterwannengebiets (105-2), das sich in der Randzone (13) befindet, angeordnet ist, wobei sich das wenigstens eine zweite Trenngebiet (104-2) von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist.
  11. Halbleitervorrichtung (1) nach Anspruch 10, wobei sich ein Übergangsbereich (106-1) in einer ersten seitlichen Richtung (X) zwischen dem wenigstens einen ersten Trenngebiet (104-1) und dem wenigstens einen ersten Halbleiterwannengebiet (103) und/oder ein Übergangsbereich (106-2) in einer ersten seitlichen Richtung (X) zwischen dem wenigstens einen zweiten Trenngebiet (104-2) und dem wenigstens einen ersten Halbleiterwannengebiet (103) kontinuierlich von der Oberfläche (10-1) zu einem Punkt (P1, P2) in dem Halbleiterkörper (10), der wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) positioniert ist, erstreckt.
  12. Halbleitervorrichtung (1) nach Anspruch 10 oder Anspruch 11, die ferner einen ersten Lastanschluss (E) umfasst, der zum Zuführen eines Laststroms in den Halbleiterkörper (10) konfiguriert ist und der in Kontakt mit der Oberfläche (10-1) angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet (105-1), das sich in der aktiven Zone (12) befindet, und/oder das wenigstens eine zweite Halbleiterwannengebiet (105-2), das sich in der Randzone (13) befindet, mit dem ersten Lastkontakt (E) elektrisch verbunden ist.
  13. Halbleitervorrichtung (1) nach einem der Ansprüche 10 bis 12, wobei mehrere Transistorzellen (11) wenigstens teilweise in das wenigstens eine erste Trenngebiet (104-1) und/oder in das wenigstens eine zweite Trenngebiet (104-2) eingebettet sind.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das Verfahren (2) Folgendes umfasst: - Bereitstellen eines Halbleiterkörpers (10), der eine Oberfläche (10-1) aufweist und ein Driftgebiet (100) enthält, das Dotierstoffe eines ersten Leitfähigkeitstyps aufweist; - Bilden mehrerer Transistorzellen (11) wenigstens teilweise innerhalb des Halbleiterkörpers (10), wobei jede Transistorzelle (11) einen Abschnitt des Driftgebiets (100) und ein Body-Gebiet (102), das Dotierstoffe eines zweiten Leitfähigkeitstyps komplementär zu dem ersten Leitfähigkeitstyp aufweist, umfasst, wobei ein Übergangsbereich zwischen dem Body-Gebiet (102) und dem Driftgebiet (100) einen pn-Übergang (107) bildet; - Erzeugen in dem Halbleiterkörper (10) wenigstens eines ersten Halbleiterwannengebiets (103), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) wenigstens teilweise zwischen wenigstens zwei Transistorzellen (11) angeordnet ist, wobei sich das wenigstens eine erste Halbleiterwannengebiet (103) von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) wenigstens so tief wie die Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) erstreckt; - Erzeugen in dem Halbleiterkörper (10) wenigstens eines zweiten Halbleiterwannengebiets (105, 105-1, 105-2), das Dotierstoffe des zweiten Leitfähigkeitstyps aufweist und außerhalb der Transistorzellen (11) angeordnet ist; - Erzeugen in dem Halbleiterkörper (10) wenigstens eines Trenngebiets (104, 104-1, 104-2), das sich von der Oberfläche (10-1) entlang der vertikalen Richtung (Z) erstreckt und Dotierstoffe des ersten Leitfähigkeitstyps aufweist und zwischen und in Kontakt mit jedem des wenigstens einen ersten Halbleiterwannengebiets (103) und des wenigstens einen zweiten Halbleiterwannengebiets (105, 105-1, 105-2) angeordnet ist, so dass sich ein Übergangsbereich (106, 106-1, 106-2) in einer ersten seitlichen Richtung (X) zwischen dem wenigstens einen Trenngebiet (104, 104-1, 104-2) und dem wenigstens einen ersten Halbleiterwannengebiet (103) kontinuierlich von der Oberfläche (10-1) zu einem Punkt (P, P1, P2) in dem Halbleiterkörper (10), der wenigstens so tief wie jedes der Body-Gebiete (102) der wenigstens zwei Transistorzellen (11) positioniert ist, erstreckt; und - Erzeugen eines ersten Lastkontakts (E), der zum Zuführen eines Laststroms in den Halbleiterkörper (10) konfiguriert ist und in Kontakt mit der Oberfläche (10-1) angeordnet ist, wobei das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) mit dem ersten Lastkontakt (E) elektrisch verbunden ist.
  15. Verfahren nach Anspruch 14, wobei Erzeugen des wenigstens einen ersten Halbleiterwannengebiets (103) und/oder Erzeugen des wenigstens einen zweiten Halbleiterwannengebiets (105, 105-1, 105-2) eine Implantierung von Dotierstoffen des zweiten Leitfähigkeitstyps enthält.
  16. Verfahren nach Anspruch 15, wobei die Implantierung von Dotierstoffen mit einer Implantierungsdosis im Bereich von 1013 bis 1015 cm-2 ausgeführt wird.
  17. Verfahren nach einem der vorhergehenden Ansprüche 15 oder 16, wobei der Implantierung von Dotierstoffen ein Temperaturprozess bei Temperaturen im Bereich von 1000 bis 1200 °C für 30 Minuten bis 10 Stunden folgt.
  18. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei das wenigstens eine erste Halbleiterwannengebiet (103) und das wenigstens eine zweite Halbleiterwannengebiet (105, 105-1, 105-2) über einen gemeinsamen Maskenimplantierungsprozess erzeugt werden.
  19. Verfahren nach Anspruch 18, wobei Bilden der mehreren Transistorzellen (11) Erzeugen des Body-Gebiets (102) jeder Transistorzelle (11) unter Verwendung des gemeinsamen Maskenimplantierungsprozesses enthält.
  20. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 19, wobei Bilden der Transistorzellen (11) Erzeugen mehrerer Gräben (111) umfasst, die sich in den Halbleiterkörper (10) entlang einer vertikalen Richtung (Z) erstrecken, wobei jeder Graben (11) eine Steuerelektrode (111-1) zum Steuern der jeweiligen Transistorzelle (11) enthält.
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