CN107039501B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括在半导体主体内部的多个晶体管单元，其每个包括第一导电类型的漂移区区段和第二导电类型的主体区。第二导电类型的第一半导体阱区布置在晶体管单元外部且在至少两个晶体管单元之间。第一半导体阱区从半导体主体表面沿着竖向方向延伸为至少与两个晶体管单元主体区的每个一样深。半导体主体包括第二导电类型且布置在晶体管单元外部的第二半导体阱区，该阱区与第一负载接触电连接。第一导电类型的分离区从表面竖向方向延伸，被布置在第一半导体阱区和第二半导体阱区之间且与这两者接触，在分离区和第一半导体阱区之间的在第一横向方向上的过渡部从表面延伸至半导体主体中定位成至少与两个晶体管单元的主体区中的每个一样深的点。

Description

半导体器件
技术领域
本说明书涉及半导体器件的实施例，并且涉及生产半导体器件的方法的实施例。特别是，本说明书涉及包括多个晶体管单元和布置在晶体管单元外部的半导体阱区的半导体器件的实施例，并且涉及生产这样的半导体器件的方法的实施例。
背景技术
汽车、用电设备（consumer）和工业应用中的现代设备的许多功能（诸如转换电能和驱动电动马达或电动机器）依赖于半导体器件。例如，举几个来说，绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已经被用于各种应用，包括但不限于电源和功率转换器中的开关。
通常，功率半导体器件包括多个晶体管单元和布置在晶体管单元外部的深半导体阱区。
例如，这样的深半导体阱区可以是具有与每个晶体管单元的主体区相同的导电类型的掺杂剂的浮动半导体区。这样的浮动半导体阱区的目的可以是例如在半导体器件的操作期间的载流子涌流或保护每个晶体管单元的栅极沟槽的底部。
进一步地，与半导体器件的源极接触电连接的半导体阱区可以被布置在半导体器件的边缘区中。例如，边缘区中的半导体阱区围绕布置在有源区中的晶体管单元。可以提供这样的结构以用于转移半导体器件的边缘附近的电流。例如，可以提供这样的结构以用于在半导体器件的关断处理期间转移空穴电流。
发明内容
根据实施例，提供了一种半导体器件。该半导体器件包括：半导体主体，其具有表面并且包括具有第一导电类型的掺杂剂的漂移区；第一负载接触，其被配置用于将负载电流馈送到半导体主体中并且被布置为与所述表面接触；以及多个晶体管单元，被至少部分地形成在半导体主体内部。每个晶体管单元包括漂移区的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区，其中主体区和漂移区之间的过渡部形成pn结。半导体主体进一步包括至少一个第一半导体阱区，所述至少一个第一半导体阱区具有第二导电类型的掺杂剂并且被布置在晶体管单元外部并且至少部分地在至少两个晶体管单元之间。所述至少一个第一半导体阱区从所述表面沿着竖向方向延伸为至少与所述至少两个晶体管单元的主体区中的每个一样深。此外，半导体主体包括至少一个第二半导体阱区，所述至少一个第二半导体阱区具有第二导电类型的掺杂剂并且被布置在晶体管单元外部，其中所述至少一个第二半导体阱区与第一负载接触电连接。包括在半导体主体中的至少一个分离区从所述表面沿着竖向方向延伸。所述至少一个分离区具有第一导电类型的掺杂剂并且被布置在所述至少一个第一半导体阱区和所述至少一个第二半导体阱区之间并与所述至少一个第一半导体阱区和所述至少一个第二半导体阱区的每个接触，其中在所述至少一个分离区和所述至少一个第一半导体阱区之间的在第一横向方向上的过渡部从所述表面连续地延伸至半导体主体中被定位成至少与所述至少两个晶体管单元的主体区中的每个一样深的点。
根据进一步的实施例，提出了进一步的半导体器件。该半导体器件包括具有表面的半导体主体，其中半导体主体包括有源区，所述有源区包括多个晶体管单元，每个晶体管单元包括具有第一导电类型的掺杂剂的漂移区的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区，其中主体区和漂移区之间的过渡部形成pn结。半导体主体进一步包括边缘区，所述边缘区围绕有源区并且形成半导体主体的横向边缘。有源区进一步包括具有第二导电类型的掺杂剂的至少一个第一半导体阱区。所述至少一个第一半导体阱区被布置在晶体管单元外部并且至少部分地在至少两个晶体管单元之间，并且从所述表面沿着竖向方向延伸为至少与所述至少两个晶体管单元的主体区的每个一样深。边缘区和有源区均包括至少一个第二半导体阱区，所述至少一个第二半导体阱区具有第二导电类型的掺杂剂并且被布置在晶体管单元外部，其中所述至少一个第二半导体阱区与第一负载接触电连接。至少一个第一分离区被布置在所述至少一个第一半导体阱区和位于有源区中的所述至少一个第二半导体阱区之间并且与所述至少一个第一半导体阱区和所述至少一个第二半导体阱区中的每个接触，其中所述至少一个第一分离区从所述表面沿着竖向方向延伸并且具有第一导电类型的掺杂剂。此外，至少一个第二分离区被布置在所述至少一个第一半导体阱区和位于边缘区中的所述至少一个第二半导体阱区之间并且与所述至少一个第一半导体阱区和所述至少一个第二半导体阱区中的每个接触，其中所述至少一个第二分离区从所述表面沿着竖向方向延伸并且具有第一导电类型的掺杂剂。
根据另一实施例，提出了一种生产半导体器件的方法。该方法包括：提供具有表面并且包括具有第一导电类型的掺杂剂的漂移区的半导体主体；至少部分地在半导体主体内部形成多个晶体管单元，每个晶体管单元包括漂移区的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区，其中主体区和漂移区之间的过渡部形成pn结；在半导体主体中创建至少一个第一半导体阱区，所述至少一个第一半导体阱区具有第二导电类型的掺杂剂并且被布置在晶体管单元的外部，并且至少部分地在至少两个晶体管单元之间，所述至少一个第一半导体阱区从所述表面沿着竖向方向延伸为至少与所述至少两个晶体管单元的主体区一样深；在半导体主体中创建具有第二导电类型的掺杂剂并且被布置在晶体管单元外部的至少一个第二半导体阱区；在半导体主体中创建至少一个分离区，所述至少一个分离区从所述表面沿着竖向方向延伸并且具有第一导电类型的掺杂剂并且被布置在所述至少一个第一半导体阱区和所述至少一个第二半导体阱区之间并与所述至少一个第一半导体阱区和所述至少一个第二半导体阱区中的每个接触，以使得所述至少一个分离区和所述至少一个第一半导体阱区之间的在第一横向方向上的过渡部从所述表面连续地延伸至半导体主体中被定位成至少与所述至少两个晶体管单元的主体区中的每个一样深的点；以及创建第一负载接触，所述第一负载接触被配置用于将负载电流馈送到半导体主体中并且被布置为与所述表面接触，其中所述至少一个第二半导体阱区与所述第一负载接触电连接。
在阅读以下的详细描述时并且在查看随附附图时本领域技术人员将认识到附加的特征和优点。
附图说明
各图中的各部分未必是成比例的，相反重点被放在图示本发明的原理上。此外，在各图中，相同的参考标号指明对应的部分。在附图中：
图1A示意性地图示根据一个或多个实施例的半导体器件的竖向横截面的区段；
图1B示意性地图示图1A的半导体器件的横向横截面的区段；
图2A示意性地图示根据一个或多个实施例的反向导通IGBT的竖向横截面的区段；
图2B示意性地图示图2A的反向导通IGBT的横向横截面的区段；
图3A-3D的每个示意性地图示根据一个或多个实施例的半导体器件的横向横截面的区段；
图4A示意性地图示根据一个或多个实施例的半导体器件的横向横截面的区段；以及
图4B-4D的每个示意性地图示根据一个或多个实施例的半导体器件的横向横截面的区段。
具体实施方式
在下面的详细描述中，参考形成在此的一部分并且在其中通过图示的方式示出具体实施例（可以在该具体实施例中实践本发明）的随附附图。
在这点上，诸如“顶部”、“底部”、“下面”、“前面”、“后面”、“背面”、“在前的”、“在后的”、“在…之下”、“在…之上”等的方向术语可以是参考所描述的各图的定向而使用的。因为实施例的各部分可以以许多不同的定向来定位，所以方向术语用于图示的目的并且绝不是进行限制。要理解的是，可以利用其它实施例，并且可以在不脱离本发明的范围的情况下作出结构或逻辑上的改变。因此，下面的详细描述不是要在限制的意义上取得并且本发明的范围由所附权利要求限定。
现在将详细参照各个实施例，在各图中图示了各个实施例中的一个或多个。每个示例是以解释的方式提供的，并且不意味着对本发明的限制。例如，作为一个实施例的一部分而被图示或描述的特征可以被使用在其它实施例上或者与其它实施例结合使用，以又产生进一步的实施例。意图的是本发明包括这样的修改和变化。使用不应当被解释为限制所附权利要求的范围的具体语言来描述示例。附图并不是成比例的并且仅用于说明的目的。为了清楚起见，如果没有另外声明，则相同的元件或制造步骤在不同的附图中已经由相同的标号指明。
如本说明书中使用的术语“水平”意图描述实质上平行于半导体衬底或半导体区的水平表面的定向。这可以是例如半导体晶片或管芯的表面。例如，下面提到的第一横向方向X和第二横向方向Y这两者都可以是水平的方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
如本说明书中使用的术语“竖向”意图描述实质上垂直于水平表面布置的定向，即，与半导体晶片的表面的法线方向平行。例如，下面提到的竖向方向Z可以是垂直于第一横向方向X和第二横向方向Y这两者的竖向方向Z。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替换地，可以采用相反的掺杂关系，从而第一导电类型可以是p掺杂的，并且第二导电类型可以是n掺杂的。
进一步地，在本说明书中，术语“掺杂剂浓度”可以指的是特定的半导体区或半导体区域（诸如沟槽内的半导体区）的均值掺杂剂浓度或者相应地指的是平均掺杂剂浓度或片电荷载流子浓度。因此，例如，所说为“特定的半导体区与另一半导体区的掺杂剂浓度相比呈现更高或更低的某一掺杂剂浓度”的陈述可以指示各半导体区的相应的平均掺杂剂浓度彼此不同。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电接触”、“处于欧姆连接”和“被电连接”意图描述在半导体器件的两个区、区段、区域、部位或部分之间或者在一个或多个器件的不同端子之间或者在半导体器件的端子或金属化部或电极和部位或部分之间存在低欧姆电连接或低欧姆电流路径。进一步地，在本说明书的上下文中，术语“接触”意图描述在相应的半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡部可以不包括进一步的中间元件等。
在本说明书中描述的具体实施例有关于但不限制于可以在功率转换器或电源内使用的功率半导体器件。例如，功率半导体器件可以包括一个或多个功率半导体单元，诸如单片集成的二极管单元、和/或单片集成的晶体管单元、和/或单片集成的IGBT单元、和/或单片集成的MOS栅控二极管（MGD）单元、和/或单片集成的MOSFET单元和/或它们的衍生器件。这样的二极管单元和这样的晶体管单元可以被集成在功率半导体模块中。
如在本说明书中使用的术语“功率半导体器件”意图描述具有高的电压阻断能力和/或高的电流载运能力的在单个芯片上的半导体器件。换句话说，这样的功率半导体器件意图用于高电流（典型地在安培范围内，例如达到几十或100安培）和/或高电压（典型地在5V以上，更典型地为15V及以上）。
在后文中将参照图1A至图2B，图1A至图2B有关于半导体器件1的一个或多个实施例，所述一个或多个实施例被以不同的横截面视图示意性地图示。具体地，图2A和图2B示意性地图示根据一个或多个实施例的反向导通IGBT的不同横截面。
图1A示意性地图示根据一个或多个实施例的半导体器件1的竖向横截面的区段。例如，半导体器件1是功率半导体器件，诸如MOSFET、IGBT或反向导通IGBT。半导体器件1包括沿着竖向方向Z、沿着第一横向方向X并且沿着第二横向方向Y延伸的半导体主体10。图1A示例性地示出沿着XZ平面的横截面。
图1B示意性地图示图1A中示出的半导体器件1的沿着XY平面的横向横截面的顶视图。在图1A中，利用箭头B标记的虚线指示图1B中所描绘的横截面。同样地，在图1B中，利用箭头A标记的虚线指示图1A中所示的竖向横截面。
如图1A中所示那样，半导体主体10具有沿着XY平面延伸的表面10-1，并且包括具有第一导电类型的掺杂剂的漂移区100。例如，漂移区100是n掺杂的硅衬底。在其它实施例中，漂移区100可以是p掺杂的。漂移区100可以被配置用于在第一负载接触E（其被布置成与表面10-1接触）和第二负载接触C（其被布置在半导体主体10的背侧10-2处）之间载运负载电流，背侧10-2被定位成与表面10-1相对，如图2A中所示那样。
例如，第一负载端子E可以是或形成半导体器件1的前侧金属化部的一部分。例如，第一负载端子E可以形成源极或发射极接触结构的一部分，并且第二负载端子C可以是或形成漏极或集电极接触结构的一部分。
第二负载端子C可以包括背侧金属化部，背侧金属化部可以与半导体主体10的区段电接触，例如与高度地p掺杂的半导体接触层108、109（参见图2A）电接触。
例如，负载电流被通过第一负载接触E接收并且由第二负载接触C输出并且/或者反之亦然。
为了能够载运和控制负载电流，半导体器件1在有源区12中包括多个晶体管单元11。晶体管单元11可以包括例如IGBT单元或MOSFET单元。每个晶体管单元11至少部分地形成在半导体主体10内部，并且包括漂移区100的区段以用于在半导体器件1的导通状态下载运至少一部分的负载电流。此外，每个晶体管单元11包括具有与第一导电类型互补的第二导电类型的掺杂剂的主体区102。例如，主体区102包括p型掺杂剂（诸如硼），p型掺杂剂可以已经被注入和/或扩散到n掺杂的硅衬底中。漂移区100可以由n掺杂的硅衬底的区段形成。
主体区102和漂移区100之间的过渡部形成pn结107，pn结107可以被配置用于在半导体器件1的阻断状态下阻断在第一负载接触E和第二负载接触C之间施加的正向电压。例如，半导体器件1是功率半导体器件，其中pn结107被配置用于阻断达到几百伏特（V）或者甚至大于1000V的正向电压。
每个晶体管单元11进一步包括至少一个源极区110，所述至少一个源极区110具有第一导电类型的掺杂剂并且与表面10-1接触地形成在半导体主体10内部。主体区102将源极区110与漂移区100隔离。例如，源极区110是n掺杂的半导体区，所述n掺杂的半导体区已经通过将n型掺杂剂（诸如磷）从表面10-1注入和/或扩散到半导体主体10中而产生。
每个晶体管单元11进一步包括沟槽111，所述沟槽111包括用于控制相应的晶体管单元11的控制电极111-1。如在图1A的竖向横截面中所图示那样，每个沟槽111沿着竖向方向Z从表面10-1延伸到半导体主体10中，并且由沟槽底部112竖向地限制。在每个晶体管单元11内部，沟槽111与源极区110、主体区102和漂移区100接触。
包括在每个沟槽111中的控制电极111-1可以通过绝缘体111-2与源极区110、相应的主体区102和漂移区100绝缘。例如，绝缘体111-2包括氧化物。每个控制电极111-1可以与栅极接触G电连接，如图2A中所图示那样。栅极接触G可以被配置用于从半导体器件1的外部接收控制信号。控制电极111-1可以被配置用于取决于控制信号而在源极区110和漂移区100之间感应出在主体区102内部延伸的沟道区。
在图1A至图2A中示出的示例性实施例中，每个沟槽111限定实质上方形形状的晶体管单元11。在其它实施例中，每个沟槽111可以例如呈现线性形状。被布置成彼此平行的多个线性形状的沟槽111可以在半导体主体10的有源区12内限定多个条形晶体管单元11。
半导体主体10进一步包括具有第二导电类型的掺杂剂的第一半导体阱区103。第一半导体阱区被布置在晶体管单元11的外部。在图1A的示例性实施例中，若干个部分的第一半导体阱区103的每个被布置在两个晶体管单元11之间。
第一半导体阱区103可以与第一负载接触E电绝缘。例如，第一半导体阱区103是被提供在多个n沟道IGBT单元11之间的浮动p掺杂的半导体区（也参见图2B），并且被配置用于保护栅极沟槽111的绝缘体111-2免于遭受高电场。
在图1A中所图示的示例性实施例中，第一半导体阱区103从表面10-1沿着竖向方向Z延伸得比沟槽111更深。在其它实施例中，第一半导体阱区103可以延伸为至少与两个晶体管单元11的沟槽111一样深，其中第一半导体阱区103被至少部分地包括在所述两个晶体管单元11之间。还在其它实施例中，第一半导体阱区103可以从表面10-1沿着竖向方向Z延伸为只是至少与所述晶体管单元11的主体区102中的每个一样深。
除了第一半导体阱区103之外，半导体主体10还包括具有第二导电类型的掺杂剂的第二半导体阱区105。第二半导体阱区105被布置在晶体管单元11的外部（在半导体主体10的边缘区13中），其中边缘区13围绕有源区12并且形成半导体主体10的横向边缘10-3（参见图1B）。边缘区13可以包括结终止结构（未描绘），结终止结构被配置用于在半导体器件1的阻断状态下在边缘区13中的表面10-1处封闭pn结。例如，第二半导体阱区105可以形成结终止结构的一部分。
第二半导体阱区105可以与第一负载接触E电连接。例如，第二半导体阱区105被配置用于耗散在半导体主体10的边缘区13中流动的电流。第二半导体阱区105可以围绕有源区12。例如，半导体器件1是n沟道IGBT，并且第二半导体阱区105是p掺杂的并且与发射极接触E电连接，以便能够从边缘区13中的漂移区100提取空穴。
在第一半导体阱区103和第二半导体阱区105之间，提供有具有第一导电类型的掺杂剂的分离区104。分离区104从表面10-1沿着竖向方向Z延伸。分离区104与第一半导体阱区103和第二半导体阱区105这两者接触。
分离区104可以被配置为将第一半导体阱区103与第二半导体阱区105隔离。例如，分离区104围绕第一半导体阱区103。
如在图1A中描绘的那样，分离区104和第一半导体阱区103之间的在第一横向方向X上的过渡部106从表面10-1连续地延伸至半导体主体10中的点P。与沟槽底部112相比，在表面10-1之下点P被定位得更深。在其它实施例中，点P可以被定位成近似与沟槽底部112一样深。还在其它实施例中，点P可以被定位为只是至少与两个晶体管单元11的主体区102中的每个一样深，在所述两个晶体管单元11之间至少部分地包括有第一半导体阱区103。这就是说，过渡部106可以延伸得至少与所述两个晶体管单元11的主体区102中的每个沿着竖向方向Z所到达的一样深。
在分离区104和第二半导体阱区105之间的在第一横向方向X上的过渡部106-3也可以从表面10-1连续地延伸，如图1A中所图示那样。
例如，在分离区104和第一半导体阱区103之间的在第一横向方向X上的过渡部106和/或在分离区104和第二半导体阱区105之间的在第一横向方向X上的过渡部106-3可以从表面实质上沿着竖向方向Z延伸。
分离区104可以至少部分地包括多个晶体管单元11（未描绘）。例如，多个晶体管单元11可以至少部分地嵌入在至少一个分离区104中。
在采用不同的横截面视图的图2A和图2B中示出的实施例中，半导体器件1是具有多个IGBT晶体管单元11的反向导通IGBT，所述多个IGBT晶体管单元11包括栅极沟槽111，如上面与图1A有关地描述的那样。
图1A和图1B的实施例的描述可能适合于图2A和图2B中示出的实施例，并且反之亦然。例如，图1A至图2B可能适合于相同的实施例，其中在不同的各图中示出半导体器件1的不同横截面的不同区段。然而，上面描述的图1A和图1B中所示的实施例也可以被理解为独立于在图2A和图2B中所描绘的实施例。
如图2A中所示那样，高掺杂的半导体层108、109被布置在半导体主体10的背侧10-2处而与第二负载接触C接触。所述高掺杂的半导体层108、109包括具有第二导电类型的掺杂剂的背侧发射极区109以及具有第一导电类型的掺杂剂的短接区108。在图2A中，仅示例性地示出一个短接区108。
例如，背侧发射极区109是p掺杂的，并且被提供以在反向导通IGBT 1的正向导通状态下将空穴注入到n掺杂的漂移区中。在该示例中，短接区108可以是n掺杂的并且可以被提供以在IGBT 1的反向导通状态下载运一部分反向电流。
具有第二导电类型的掺杂剂的第二半导体阱区105-1被布置在晶体管单元11的外部。第二半导体阱区105-1与短接区108相对地位于半导体主体10中。第二半导体阱区105-1与第一负载接触E电连接。因此，第二半导体阱区105-1可以形成反向导通IGBT 1的本征二极管的阳极的至少一部分。短接区108可以形成所述本征二极管的阴极的至少一部分。
第二半导体阱区105-1和短接区108可以呈现出沿着第一横向方向X的共同的横向延伸范围LX。此外或替换地，第二半导体阱区105-1和短接区108可以呈现出沿着第二横向方向Y的共同的横向延伸范围LY（未描绘）。例如，共同的横向延伸范围LX、LY为至少10μm，至少20μm，至少50μm或甚至大于100μm。
在图2A中示出的实施例中，第二半导体阱区105-1被布置在半导体主体10的有源区12中（在两个晶体管单元11之间），并且与所述两个晶体管单元11的沟槽111相比从表面10-1沿着竖向方向Z延伸得更深。例如，第二半导体阱区105-1可以部分地覆盖所述两个晶体管单元11的沟槽底部112（在图2A中未描绘）。附加地或替换地，第一半导体阱区103可以至少部分地覆盖两个晶体管单元11的沟槽底部112，所述第一半导体阱区103被布置在该两个晶体管单元11之间。至少一个第一半导体阱区103和/或至少一个第二半导体阱区105-1因此可以被提供并配置用于例如保护沟槽底部112免于遭受高电场。
在其它实施例中，至少一个第二半导体阱区105-1可以从表面10-1沿着竖向方向Z延伸为只是至少与两个晶体管单元11的主体区102中的每个一样深，第二半导体阱区105-1被包括在该两个晶体管单元11之间。
图2B示出反向导通IGBT 1的横向横截面的区段。利用箭头C标记的虚线指示在图2A中描绘的竖向横截面的位置。
如在图2B的横截面中可以看到那样，第二半导体阱区105-1被布置在有源区12内部（在四个晶体管单元11之间）。有源区12中的第二半导体阱区105-1被具有第二导电类型的掺杂剂的第一半导体阱区103围绕。例如，第一半导体阱区103是布置在有源区12中的多个晶体管单元11之间的浮动p掺杂半导体区。
在有源区12中在第一半导体阱区103和第二半导体阱区105-1之间布置有具有第一导电类型的掺杂剂的第一分离区104-1。在图2B的横截面视图中，第一分离区104-1作为形成矩形的边缘的条带而围绕位于有源区12中的第二半导体阱区105-1。第二半导体阱区105-1和四个晶体管单元11中的每个的一部分位于所述矩形内部。
例如，在沿着XY平面的横向横截面（未描绘）中，布置在背侧10-2处的短接区108可以具有与由第一分离区104-1限定的所述矩形类似的实质上为矩形的形状。在其它实施例中，短接区108可以具有例如类似盘状的形状或实质上线形的条带形状。
短接区108可以具有与第二半导体阱区105-1近似相同的形状和大小，以便沿着第一横向方向X和第二横向方向Y这两者呈现出共同的横向延伸范围LX、LY。由共同的横向延伸范围LX、LY限定的重叠区可以形成二极管区，该二极管区被配置用于在半导体器件1的反向导通状态下载运一部分反向电流。可以在有源区12内部提供多个这样的二极管区。
第一分离区104-1与第一半导体阱区103和位于有源区12中的第二半导体阱区105-1这两者接触。例如，第一分离区104-1被配置用于使第一半导体阱区103与位于有源区12中的第二半导体阱区105-1绝缘。
边缘区13还包括具有第二导电类型的掺杂剂并且与第一负载接触E电连接的第二半导体阱区105-2。例如，第二半导体阱区105-2被配置用于耗散在边缘区13中流动的电流，如上面关于图1A和图1B中示出的实施例描述的那样。
如在图2A和图2B中图示的那样，第二分离区104-2被布置在第一半导体阱区103和位于边缘区13中的第二半导体阱区105-2之间并与第一半导体阱区103和第二半导体阱区105-2中的每个接触。第二分离区104-2具有第一导电类型的掺杂剂，并且可以被配置用于使第一半导体阱区103与边缘区13中的第二半导体阱区105-2绝缘。
例如，第一半导体阱区103是浮动半导体区。浮动半导体区103可以分别通过第一分离区104-1和第二分离区104-2而与第二半导体阱区105-1、105-2绝缘，第二半导体阱区105-1、105-2与第一负载接触E电连接。
为了能够使第二半导体阱区105-1、105-2与第一半导体阱区103绝缘，第一分离区104-1和第二分离区104-2可以是弱掺杂的。例如，第一分离区104-1和第二分离区104-2是n-掺杂的半导体区。
如图2A中的竖向横截面中示出那样，在第一分离区104-1和第一半导体阱区103之间的在第一横向方向X上的过渡部106-1从表面10-1连续地延伸到点P1，其中点P1被定位为比晶体管单元11的沟槽底部112更深。同样，在第二分离区104-2和第一半导体阱区103之间的在第一横向方向X上的过渡部106-2从表面10-1连续地延伸到点P2，点P2被定位为比沟槽底部112更深。在其它实施例中，所述过渡部106-1、106-2可以仅延伸得与沟槽底部112一样深，或者甚至仅延伸得与晶体管单元11的主体区102一样深。
第一分离区104-1和/或第二分离区104-2可以至少部分地包括多个晶体管单元11（未描绘）。例如，多个晶体管单元11至少部分地嵌入在第二分离区104-2中。此外或替换地，多个晶体管单元11可以至少部分地嵌入在第一分离区104-1中。
图3A至图3D的每个示意性地图示根据实施例的半导体器件1的X-Y平面中的横向横截面的区段。
在图3A中示出的实施例中，在包括多个晶体管单元11的有源区12和围绕有源区11的边缘区13之间提供有双沟槽结构14。同时，双沟槽结构14分离第一半导体阱区103和第二半导体阱区105。在图3A的示例性实施例中，所述第一半导体阱区103被包括在有源区12内，并且具有与半导体器件1的漂移区100（未描绘）的第一导电类型互补的第二导电类型的掺杂剂。
如图3A中图示并且在上面关于图1A至图2B的实施例所描述的那样，这样的第一半导体阱区103可以被布置在晶体管单元11之间并且可以是电浮动的。进一步地，如图3A中图示那样，边缘区13包括所述第二半导体阱区105，第二半导体阱区105也具有第二导电类型的掺杂剂并且被电连接到半导体器件1的源极或发射极端子E。此外，边缘区13包括多个保护环131，所述多个保护环131围绕有源区11并具有第二导电类型的掺杂剂。例如，保护环131可以是电浮动的。
双沟槽结构可以使第一半导体阱区103和第二半导体阱区105彼此绝缘。例如，双沟槽结构包括两个沟槽14，两个沟槽14中的每个从表面10-1沿着竖向方向Z延伸到半导体主体10中（未描绘）。例如，n掺杂区14-1可以被布置在形成双沟槽结构的所述沟槽14之间。
在图3B和图3D中示出的实施例中，在相应的半导体器件的有源区12内不存在提供在晶体管单元11之间的第一半导体阱区103。因此，不要求双沟槽结构以用于建立与第二半导体阱区105的电绝缘。如从图3A与图3B、图3D的每个的比较而变得清楚的那样，沟槽14的省略可以允许提供例如1至4个附加的行的晶体管单元11。
图4A与图3A相同，并且在此被再现以用于与图4B至图4D中所图示的实施例进行直接比较。图4B至图4D中示出的半导体器件1的所有实施例呈现包括在有源区12中的第一半导体阱区103，其中第一半导体阱区103可以与半导体器件1的源极或发射极端子E电连接。在每种情况下，通过分离区104将第一半导体阱区103与第二半导体阱区105分离，如上面参照图1A至图2B的实施例进一步描述的那样。
如所图示的图4B至图4D的不同的变形实施例那样，晶体管单元11可以被布置在所述分离区104内。因此，例如，可以提供1至4个之间的附加的行的晶体管单元11。
根据实施例，例如，如在图3A-图4D的每个中示意性地并且示例性地图示的那样，可以沿着如下的至少一个水平路径布置多个晶体管单元11：所述至少一个水平路径以相对于半导体主体10的至少一个横向边缘10-3成大于5°且小于85°的角度来延伸。例如，例如根据图3A-图4D的实施例，水平路径的角度在每种情况下可以等于大约45°。例如，这样的布置可以减少各晶体管单元11到边缘区13间的平均距离，并且因此减少各晶体管单元11到可能被包括在边缘区13中的半导体区间的平均距离。进一步地，这样的布置可以允许将共同的主材料用于形成半导体主体10。
在图1A至图2B和在图4B至图4D中示出的半导体器件1可以已经通过使用生产半导体器件1的方法而被生产，其中提供了具有表面10-1并且包括具有第一导电类型的掺杂剂的漂移区100的半导体主体10。例如并且提供采用半导体晶片形式的n掺杂的硅衬底作为半导体主体10。
在进一步的步骤中，多个晶体管单元11可以被至少部分地形成在半导体主体10内部，其中每个晶体管单元11包括漂移区100的区段和具有第二导电类型的掺杂剂的主体区102。例如，通过将p型掺杂剂（诸如硼）从表面10-1扩散和/或注入到n掺杂的硅衬底中来产生主体区102。
通过在半导体主体10中创建主体区102，可以将pn结107形成为漂移区100和主体区102之间的过渡部。
生产多个晶体管单元11可以进一步包括在每个晶体管单元11内部创建半导体主体10中的至少一个源极区110，其中每个源极区110具有第一导电类型的掺杂剂并且被通过主体区102而与漂移区100隔离。
形成晶体管单元11可以进一步包括创建多个沟槽111，所述多个沟槽111从表面10-1沿着竖向方向Z延伸到半导体主体10中。可以通过使用本领域中已知的蚀刻处理来创建沟槽111。每个沟槽111可以被提供有用于控制相应的晶体管单元11的控制电极111-1。例如，通过在沟槽111内部沉积多晶硅来形成控制电极111-1。
生产半导体器件1的方法（诸如参照图1A至图2B示例性地描述的方法）进一步包括在半导体主体10中创建具有第二导电类型的掺杂剂的第一半导体阱区103的步骤。第一半导体阱区103被创建以使得其被布置在晶体管单元11的外部并且至少部分地在至少两个晶体管单元11之间。
进一步地，在晶体管单元11的外部创建具有第二导电类型的掺杂剂的至少一个第二半导体阱区105、105-1、105-2。例如，第二半导体阱区105、105-1被创建在半导体主体10的有源区12中（参见图1A至图2B）。此外或替换地，第二半导体阱区105-2可以被创建在半导体主体10的边缘区13中（参见图2A至图2B）。
例如，第一半导体阱区103和/或至少一个第二半导体阱区105、105-1、105-2是经由将第二导电类型的掺杂剂（例如，硼）从表面10-1注入和/或扩散到半导体主体10中而被创建的。
可以执行所述注入和/或扩散，以便确保第一半导体阱区103从表面10-1沿着竖向方向Z延伸为至少与至少两个晶体管单元11的主体区102一样深。
例如，可以在共同的注入和/或扩散步骤中创建主体区102和第一半导体阱区103。
在实施例中，创建第一半导体阱区103和/或至少一个第二半导体阱区105、105-1、105-2是经由以在从1013cm-2至1015 cm-2的范围内的注入剂量来注入第二导电类型的掺杂剂而执行的。
在用于创建至少一个第一半导体阱区103和/或至少一个第二半导体阱区105、105-1、105-2的注入处理之后可以是温度处理。例如，这样的温度处理可以在从1000℃至1200℃的范围内的温度下执行。温度处理的持续时间可以例如在从30分钟至10小时的范围内。
根据实施例，至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2是经由掩模注入处理创建的。例如，共同的掩模注入处理可以被用于创建至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2中的每个。这就是说，可以将共同的掩模或共同的标线片（reticle）用于执行所述注入处理，在所述注入处理中创建至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2中的每个。
在变形中，至少一个第一半导体阱区103、至少一个第二半导体阱区105、105-1、105-2的每个以及至少一个晶体管单元11的主体区102是利用第二导电类型的掺杂剂使用共同的掩模注入处理而创建的。因此，形成多个晶体管单元11可以包括使用所述共同的掩模注入处理来创建每个晶体管单元11的主体区102。
该方法进一步包括在半导体主体10中创建至少一个分离区104、104-1、104-2，所述至少一个分离区104、104-1、104-2具有第一导电类型的掺杂剂，在至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2之间并与至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2中的每个接触。至少一个分离区104、104-1、104-2可以从表面10-1沿着竖向方向Z延伸，以使得在至少一个分离区104、104-1、104-2和至少一个第一半导体阱区103之间的在第一横向方向X上的过渡部106、106-1、106-2从表面10-1连续地延伸至半导体主体10中被定位成至少与至少两个晶体管单元11的主体区102中的每个一样深的点P、P1、P2。
根据实施例，至少一个分离区104、104-1、104-2是经由注入和/或扩散步骤而创建的，在所述注入和/或扩散步骤中第二导电类型的掺杂剂被从表面10-1注入和/或扩散到半导体主体中，以用于创建至少一个第一半导体阱区103和/或至少一个第二半导体阱区105、105-1、105-2。例如，在用于创建至少一个第一半导体阱区103和至少一个第二半导体阱区105、105-1、105-2的共同的掩模注入处理中，p型掺杂剂可以被注入在n掺杂的半导体主体10中，如上面描述那样。然后可以由n掺杂的半导体主体10的部分形成至少一个分离区104、104-1、104-2，n掺杂的半导体主体10的所述部分在注入处理期间被掩模或标线片覆盖。
根据进一步的实施例，创建至少一个分离区104、104-1、104-2可以包括将第一导电类型的掺杂剂从表面10-1注入和/或扩散到半导体主体10中。例如，掩模注入处理可以被用于获得被布置在p掺杂的第一半导体阱区103和p掺杂的第二半导体阱区105、105-1、105-2之间的分离区104、104-1、104-2的想要的n型掺杂剂浓度。
用于创建至少一个分离区104、104-1、104-2的第一导电类型的掺杂剂的注入可以例如以在从1011cm-2至1013 cm-2的范围内的注入剂量来执行。
在变形中，可以在注入和/或扩散第二导电类型的掺杂剂以用于创建至少一个第一半导体阱区103和/或至少一个第二半导体阱区之前执行用于获得至少一个分离区104、104-1、104-2中的想要的掺杂剂浓度的第一导电类型的掺杂剂的注入和/或扩散。
生产半导体器件1的方法可以进一步包括创建被配置用于将负载电流馈送到半导体主体10中并且被布置为与表面10-1接触的第一负载接触E。为此，例如，可以在半导体主体10上沉积金属，其中金属形成第一负载接触E的至少一部分并且被布置为与源极区110接触。第一负载接触E被布置为与至少一个第二半导体阱区105、105-1、105-2接触，至少一个第二半导体阱区105、105-1、105-2与第一负载接触E电连接。
上面描述的在图1A至图2B中示意性地图示的实施例包括如下的认识：有时可能想要的是使从表面延伸到半导体主体中的两个或更多个深半导体阱区彼此绝缘。例如，在半导体主体的有源区中包括多个n沟道晶体管单元的半导体器件中，具有p型掺杂剂并且是电浮动的第一半导体阱区可能被至少部分地布置在所述晶体管单元之间。可以提供这样的浮动半导体阱区以例如用于改善在IGBT的操作期间的载流子涌流和/或用于保护栅极沟槽的沟槽底部免于遭受高电场。进一步地，具有p型掺杂剂的第二半导体阱区可以被布置在半导体器件的边缘区中，其中第二半导体阱区可以与半导体器件的源极或发射极接触电连接。例如，第二半导体阱区可以被配置用于在半导体器件的导通状态下耗散边缘区中的电流。
有时，可以通过从表面延伸到半导体主体中的一个或多个沟槽来使这样的浮动的第一半导体阱区与这样的第二半导体阱区（第二半导体阱区与源极或发射极接触电连接）绝缘。例如，为此，可以在第一半导体阱区和第二半导体阱区之间提供双沟槽结构。然而，这样的沟槽结构就有源芯片面积来说可能是昂贵的，有源芯片面积可能另外地由功能晶体管单元所使用。更进一步地，可能要求附加的处理步骤以用于创建这样的沟槽结构。因此，在用于使这样的第一半导体阱区和第二半导体阱区彼此绝缘的常规解决方案的情况下，生产半导体器件的总的成本可能增加。
根据一个或多个实施例，分离区被布置在这样的第一半导体阱区和这样的第二半导体阱区之间并且与这样的第一半导体阱区和这样的第二半导体阱区中的每个接触。分离区具有与第一半导体阱区和第二半导体阱区的掺杂剂的导电类型互补的导电类型的掺杂剂。分离区可以从表面沿着竖向方向延伸到半导体主体中，其中在分离区和第一半导体阱区之间的在第一横向方向上的过渡部可以从表面连续地延伸至半导体主体中被定位成至少与晶体管单元的主体区一样深的点。例如，通过替代例如双沟槽结构而提供这样的分离区，可以减小总的芯片面积。例如，多个附加的晶体管单元可以被嵌入在分离区中。作为结果，与本领域中已知的方法相比，可以减少生产这样的半导体器件的成本。
例如，半导体器件可以是反向导通n沟道IGBT，其中，除了具有p型掺杂剂的浮动的第一半导体阱区之外，具有p型掺杂剂并且与发射极接触电连接的第二半导体阱区被提供在有源区中。第二半导体阱区可以被布置在有源区内部而与n掺杂的短接区相对，n掺杂的短接区可以被提供在半导体主体的背侧处。n掺杂的短接区可以被配置用于使得能够进行反向导通IGBT的二极管操作。因此，反向电流可以流过短接区并且流过与发射极接触电连接的有源区中的第二半导体阱区。位于有源区内部的这样的第二半导体阱区可以借助于从表面沿着竖向方向延伸的n掺杂的分离区而与所述第一半导体阱区绝缘。
在生产这样的半导体器件的方法中，可以在共同的掩模注入处理中创建晶体管单元的所述第一半导体阱区和第二半导体阱区以及多个主体区。例如，相同的掩模和/或相同的标线片可以被用于经由掺杂剂的注入来创建第一半导体阱区和第二半导体阱区以及主体区。在变形中，也可以在所述共同的掩模注入处理中创建被布置在第一半导体阱区和第二半导体阱区之间的一个或多个分离区。例如，一个或多个分离区是n掺杂的衬底的部分，所述部分在所述共同的掩模注入处理期间被遮蔽而免于被注入p型掺杂剂。因此，借助于所述的生产半导体器件的方法，可以以成本有效的方式创建第一半导体阱区和第二半导体阱区以及一个或多个分离区。
在从属权利要求中限定进一步的实施例的特征。进一步的实施例的特征和上面描述的实施例的特征可以彼此组合以用于形成附加的实施例，只要特征未被明确地描述为对于彼此是两者中择一的。
在上面解释了适合于半导体器件以及适合于用于生产半导体器件的方法的实施例。例如，这些半导体器件基于硅（Si）。因此，单晶半导体区或层（例如示例性实施例的半导体区10和100至109）可以是单晶Si区或Si层。在其它实施例中，可以采用多晶硅或非晶硅。
然而，应当理解的是，半导体区10和100至109可以由适于制造半导体器件的任何半导体材料制成。举几个来说，这样的材料的示例包括但不限于：诸如硅（Si）或锗（Ge）之类的元素半导体材料；诸如碳化硅（SiC）或硅锗（SiGe）之类的IV族化合物半导体材料；诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP）之类的二元、三元或四元III-V族半导体材料；以及诸如碲化镉（CdTe）和碲化镉汞（HgCdTe）之类的二元或三元II-VI族半导体材料。前面提到的半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于：氮化铝镓（AlGaN）—氮化铝镓铟（AlGaInN）；氮化铟镓（InGaN）—氮化铝镓铟（AlGaInN）；氮化铟镓（InGaN）—氮化镓（GaN）；氮化铝镓（AlGaN）—氮化镓（GaN）；氮化铟镓（InGaN）—氮化铝镓（AlGaN）；硅—碳化硅（SixC1-x）和硅—SiGe异质结半导体材料。对于功率半导体器件应用而言，目前主要使用Si、SiC、GaAs和GaN材料。
为了易于描述而使用诸如“之下”、“下方”、“下面”、“之上”和“上面”等之类的空间相对术语来解释一个元件相对于第二元件的定位。除了与各图中所描绘的那些定向不同的定向之外，这些术语意图还涵盖相应的器件的不同定向。进一步地，诸如“第一”和“第二”等的术语也被用于描述各种元件、区域、区段等，并且也不意图进行限制。贯穿描述，相同的术语指代相同的元件。
如在此使用的那样，术语“具有”、“包含”、“包括”、“包括有”和“呈现出”等是开放式的术语，开放式的术语指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。除非上下文另外清楚地指示，否则单数的“一”、“一个”和“该”意图包括复个以及单个。
在谨记变化和应用的上面的范围的情况下，应当理解的是，本发明不受前面的描述所限制，也不受随附附图限制。相反，本发明仅由随后的权利要求以及它们的法律等同物来限制。

Claims (21)

1.一种半导体器件（1），包括：
- 半导体主体（10），其具有表面（10-1）并且包括具有第一导电类型的掺杂剂的漂移区（100）；
- 第一负载接触（E），其被配置用于将负载电流馈送到半导体主体（10）中并且被布置为与表面（10-1）接触；以及
- 多个晶体管单元（11），被至少部分地形成在半导体主体（10）内部，每个晶体管单元（11）包括漂移区（100）的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区（102），主体区（102）和漂移区（100）之间的过渡部形成pn结（107）；
其中所述半导体主体（10）进一步包括：
- 至少一个第一半导体阱区（103），其具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部并且至少部分地在至少两个晶体管单元（11）之间，并且从表面（10-1）沿着竖向方向（Z）延伸为至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深；
- 至少一个第二半导体阱区（105、105-1、105-2），其具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部，其中所述至少一个第二半导体阱区（105、105-1、105-2）与第一负载接触（E）电连接；以及
- 至少一个分离区（104、104-1、104-2），其从表面（10-1）沿着竖向方向（Z）延伸并且具有第一导电类型的掺杂剂并且被布置在所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105、105-1、105-2）之间并与所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105、105-1、105-2）的每个接触，
其中在所述至少一个分离区（104、104-1、104-2）和所述至少一个第一半导体阱区（103）之间的在第一横向方向（X）上的过渡部（106、106-1、106-2）从表面（10-1）连续地延伸至半导体主体（10）中被定位成至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深的点（P、P1、P2）。
2.根据权利要求1所述的半导体器件（1），其中，所述至少一个第二半导体阱区（105、105-1、105-2）被至少部分地布置在至少两个晶体管单元（11）之间，并且从表面（10-1）沿着竖向方向（Z）延伸为至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深。
3.根据权利要求1或2所述的半导体器件（1），其中每个晶体管单元（11）进一步包括至少一个沟槽（111），所述至少一个沟槽（111）包括用于控制相应的晶体管单元（11）的控制电极（111-1），所述至少一个沟槽（111）沿着竖向方向（Z）延伸到半导体主体（10）中并且与主体区（102）和漂移区（100）接触。
4.根据权利要求3所述的半导体器件（1），其中所述至少一个第一半导体阱区（103）和/或所述至少一个第二半导体阱区（105、105-1、105-2）从表面（10-1）沿着竖向方向（Z）延伸为至少与所述至少两个晶体管单元（11）的沟槽（111）中的每个一样深。
5.根据权利要求3所述的半导体器件（1），其中沟槽（111）中的每个具有沟槽底部（112），并且其中所述至少一个第一半导体阱区（103）和/或所述至少一个第二半导体阱区（105、105-1、105-2）至少部分地覆盖所述至少两个晶体管单元（11）的沟槽底部（112）。
6.根据前述权利要求1-2之一所述的半导体器件（1），其中所述至少一个第一半导体阱区（103）与第一负载接触（E）绝缘。
7.根据前述权利要求1-2之一所述的半导体器件（1），其中半导体器件（1）是反向导通IGBT。
8.根据前述权利要求1-2之一所述的半导体器件（1），进一步包括具有第一导电类型的掺杂剂的至少一个短接区（108），短接区（108）被布置成与漂移区（100）和被布置在半导体主体（10）的背侧（10-2）处的第二负载接触（C）中的每个接触，背侧（10-2）被定位为与表面（10-1）相对，其中所述至少一个第二半导体阱区（105-1）和所述至少一个短接区（108）沿着第一横向方向（X）和第二横向方向（Y）中的至少一个呈现出共同的横向延伸范围（LX、LY）。
9.根据前述权利要求1-2之一所述的半导体器件（1），其中所述至少一个第二半导体阱区（105、105-1、105-2）形成半导体器件（1）的结终止结构的一部分。
10.一种半导体器件（1），包括具有表面（10-1）的半导体主体（10），半导体主体（10）包括：
- 有源区（12），其包括多个晶体管单元（11），每个晶体管单元（11）包括具有第一导电类型的掺杂剂的漂移区（100）的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区（102），主体区（102）和漂移区（100）之间的过渡部形成pn结（107）；以及
- 边缘区（13），其围绕有源区（12）并形成半导体主体（10）的横向边缘（10-3）；
其中
- 有源区（12）进一步包括至少一个第一半导体阱区（103），所述至少一个第一半导体阱区（103）具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部并且至少部分地在至少两个晶体管单元（11）之间，并且从表面（10-1）沿着竖向方向（Z）延伸为至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深；并且
- 边缘区（13）和有源区（12）的每个包括至少一个第二半导体阱区（105-1、105-2），所述至少一个第二半导体阱区（105-1、105-2）具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部，其中第二半导体阱区（105-1、105-2）的每个与第一负载接触（E）电连接；
其中
- 至少一个第一分离区（104-1）被布置在所述至少一个第一半导体阱区（103）和位于有源区（12）中的所述至少一个第二半导体阱区（105-1）之间并且与所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105-1）中的每个接触，所述至少一个第一分离区（104-1）从表面（10-1）沿着竖向方向（Z）延伸并且具有第一导电类型的掺杂剂；并且
- 至少一个第二分离区（104-2）被布置在所述至少一个第一半导体阱区（103）和位于边缘区（13）中的所述至少一个第二半导体阱区（105-2）之间并且与所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105-2）中的每个接触，所述至少一个第二分离区（104-2）从表面（10-1）沿着竖向方向（Z）延伸并且具有第一导电类型的掺杂剂。
11.根据权利要求10所述的半导体器件（1），其中在所述至少一个第一分离区（104-1）和所述至少一个第一半导体阱区（103）之间的在第一横向方向（X）上的过渡部（106-1）和/或在所述至少一个第二分离区（104-2）和所述至少一个第一半导体阱区（103）之间的在第一横向方向（X）上的过渡部（106-2）从表面（10-1）连续地延伸至半导体主体（10）中被定位成至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深的点（P1、P2）。
12.根据权利要求10或11所述的半导体器件（1），进一步包括第一负载端子（E），第一负载端子（E）被配置用于将负载电流馈送到半导体主体（10）中并且被布置为与表面（10-1）接触，其中位于有源区（12）中的所述至少一个第二半导体阱区（105-1）和/或位于边缘区（13）中的所述至少一个第二半导体阱区（105-2）与第一负载接触（E）电连接。
13.根据权利要求10至11之一所述的半导体器件（1），其中多个晶体管单元（11）被至少部分地嵌入在所述至少一个第一分离区（104-1）中和/或所述至少一个第二分离区（104-2）中。
14.根据前述权利要求10至11之一所述的半导体器件（1），其中，多个晶体管单元（11）被沿着至少一个水平路径布置，所述至少一个水平路径以相对于半导体主体（10）的至少一个横向边缘（10-3）成大于5°且小于85°的角度来延伸。
15.一种生产根据前述权利要求之一所述的半导体器件（1）的方法，所述方法包括：
- 提供具有表面（10-1）并且包括具有第一导电类型的掺杂剂的漂移区（100）的半导体主体（10）；
- 至少部分地在半导体主体（10）内部形成多个晶体管单元（11），每个晶体管单元（11）包括漂移区（100）的区段和具有与第一导电类型互补的第二导电类型的掺杂剂的主体区（102），在主体区（102）和漂移区（100）之间的过渡部形成pn结（107）；
- 在半导体主体（10）中创建至少一个第一半导体阱区（103），所述至少一个第一半导体阱区（103）具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部，并且至少部分地在至少两个晶体管单元（11）之间，所述至少一个第一半导体阱区（103）从表面（10-1）沿着竖向方向（Z）延伸为至少与所述至少两个晶体管单元（11）的主体区（102）一样深；
- 在半导体主体（10）中创建至少一个第二半导体阱区（105、105-1、105-2），所述至少一个第二半导体阱区（105、105-1、105-2）具有第二导电类型的掺杂剂并且被布置在晶体管单元（11）的外部；
- 在半导体主体（10）中创建至少一个分离区（104、104-1、104-2），所述至少一个分离区（104、104-1、104-2）从表面（10-1）沿着竖向方向（Z）延伸并且具有第一导电类型的掺杂剂并且被布置在所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105、105-1、105-2）之间并与所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105、105-1、105-2）中的每个接触，以使得在所述至少一个分离区（104、104-1、104-2）和所述至少一个第一半导体阱区（103）之间的在第一横向方向（X）上的过渡部（106、106-1、106-2）从表面（10-1）连续地延伸至半导体主体（10）中被定位成至少与所述至少两个晶体管单元（11）的主体区（102）中的每个一样深的点（P、P1、P2）；以及
- 创建第一负载接触（E），第一负载接触（E）被配置用于将负载电流馈送到半导体主体（10）中并且被布置为与表面（10-1）接触，其中所述至少一个第二半导体阱区（105、105-1、105-2）与第一负载接触（E）电连接。
16.根据权利要求15所述的方法，其中创建所述至少一个第一半导体阱区（103）和/或创建所述至少一个第二半导体阱区（105、105-1、105-2）包括第二导电类型的掺杂剂的注入。
17.根据权利要求16所述的方法，其中，以在从1013cm-2至1015cm-2的范围内的注入剂量来执行掺杂剂的注入。
18.根据前述权利要求16或17所述的方法，其中在掺杂剂的注入之后的是温度处理，在从1000℃至1200℃的范围内的温度下进行在30分钟至10小时之内的温度处理。
19.根据前述权利要求16至17之一所述的方法，其中经由共同的掩模注入处理来创建所述至少一个第一半导体阱区（103）和所述至少一个第二半导体阱区（105、105-1、105-2）。
20.根据权利要求19所述的方法，其中形成多个晶体管单元（11）包括使用共同的掩模注入处理来创建每个晶体管单元（11）的主体区（102）。
21.根据前述权利要求15至17之一所述的方法，其中形成晶体管单元（11）包括创建沿着竖向方向（Z）延伸到半导体主体（10）中的多个沟槽（111），其中每个沟槽（111）包括用于控制相应的晶体管单元（11）的控制电极（111-1）。
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