DE102017124871B4 - Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung - Google Patents

Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung Download PDF

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    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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Abstract

Leistungshalbleiter-Vorrichtung (1), umfassend einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12), wobei die Leistungshalbleiter-Vorrichtung (1) ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung (Z) zwischen den Anschlüssen (11, 12) zu leiten, und umfassend:- ein aktives Zellengebiet (1-2) mit einem Driftgebiet (100) von einem ersten Leitfähigkeitstyp;- ein Randabschlussgebiet (1-3) mit einem Wannengebiet (109) von einem zweiten Leitfähigkeitstyp;- eine Vielzahl von IGBT-Zellen (1-1), die innerhalb des aktiven Zellengebiets (1-2) angeordnet sind, wobei jede der IGBT-Zellen (1-1) eine Vielzahl von Gräben (14, 15, 16) umfasst, die sich in das Drift-Gebiet (100) entlang der vertikalen Richtung (Z) erstrecken und die lateral eine Vielzahl von Mesen (18, 19) begrenzen;wobei die Vielzahl an Gräben Folgendes beinhaltet:- mindestens einen Steuergraben (14), der eine Steuerelektrode (141) aufweist;- mindestens einen Dummy-Graben (15), der eine Dummy-Elektrode (151) aufweist, die elektrisch mit der Steuerelektrode (141) gekoppelt ist;- mindestens einen Source-Graben (16), der eine Source-Elektrode (161) aufweist, die elektrisch mit dem ersten Lastanschluss verbunden ist;wobei die Vielzahl an Mesen Folgendes beinhaltet:- mindestens eine aktive Mesa (18), die zwischen dem mindestens einen Steuergraben (14) und dem mindestens einen Source-Graben (16) angeordnet ist;- mindestens eine inaktive Mesa (19), die angrenzend an den mindestens einen Dummy-Graben (15) angeordnet ist;- ein elektrisch potentialfreies Barrierengebiet (105) von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden (155) des Dummy-Grabens (15) als auch ein Boden (165) des Source-Grabens (16) mindestens teilweise in das elektrisch potentialfreie Barrierengebiet (105) erstrecken, und wobei ein Abschnitt des Drift-Gebiets (100), der in einer lateralen Richtung (X, Y) zwischen dem elektrisch potentialfreien Barrierengebiet (105) und dem Wannengebiet (109) angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.

Description

  • TECHNISCHES GEBIET
  • Diese Beschreibung betrifft Ausführungsformen einer Leistungshalbleiter-Vorrichtung, wie eines IGBT, und Ausführungsformen eines Verfahrens zur Herstellung einer Leistungshalbleiter-Vorrichtung. Insbesondere betrifft diese Beschreibung Ausführungsformen eines IGBT, der eine Mikromustergraben- (MPT-) Auslegung aufweist, umfassend Dummy-Gräben, wobei sich eine Vielzahl von Gräben in ein elektrisch potentialfreies Barrierengebiet erstreckt.
  • HINTERGRUND
  • Viele Funktionen moderner Vorrichtungen in Fahrzeug-, Konsumenten- und Industrieanwendungen, wie das Umwandeln von elektrischer Energie und das Antreiben eines Elektromotors oder einer elektrischen Maschine, greifen auf Leistungshalbleiter-Vorrichtungen zurück. Beispielsweise werden bipolare Transistoren mit isoliertem Gate (IGBTs), Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs) und Dioden, um nur einige zu nennen, für verschiedene Anwendungen eingesetzt, die Schalter in Energieversorgungen und Leistungswandlern umfassen, jedoch nicht darauf beschränkt sind.
  • Ein IGBT umfasst üblicherweise einen Halbleiterkörper, der ausgelegt ist, einen Laststrom entlang eines Laststromwegs zwischen zwei Lastanschlüssen des IGBT zu leiten. Ferner kann der Laststromweg mittels einer isolierten Elektrode gesteuert werden, die manchmal als Gate-Elektrode bezeichnet wird. Beim Empfang eines entsprechenden Steuersignals, z.B. von einer Treibereinheit, kann die Steuerelektrode beispielsweise den IGBT in einen von einem Leitungszustand und einem Blockierungszustand versetzen.
  • In einigen Fällen kann die Gate-Elektrode innerhalb eines Grabens des IGBT enthalten sein, wobei der Graben z.B. eine Streifenauslegung oder eine Nadelauslegung aufweisen kann.
  • Ferner können Gräben eines IGBT verschiedene Typen von Elektroden integrieren; einige der Elektroden können mit dem IGBT-Gate-Anschluss verbunden sein, und andere können mit einem IGBT-Lastanschluss, z.B. dem Source/Emitter-Anschluss, verbunden sein.
  • Üblicherweise ist es zweckmäßig, Verluste, z.B. Schaltverluste, des IGBT niedrig zu halten. Beispielsweise können niedrige Schaltverluste erzielt werden, indem eine kurze Schaltdauer, z.B. eine kurze Einschaltdauer und/oder eine kurze Ausschaltdauer, sichergestellt wird.
  • Andererseits kann es in einer gegebenen Anwendung auch Anforderungen in Bezug auf die maximale Steigung der Spannung (dV/dt) und/oder eine maximale Steigung des Laststroms (dl/dt) geben.
  • Ferner kann das Schaltverhalten eines IGBT von seiner Betriebstemperatur abhängig sein, wobei es zweckmäßig sein kann, die Maßgaben in Bezug auf Energieverluste und Spannungs/Stromsteigungen innerhalb eines breiten Bereichs möglicher Betriebstemperaturen zu erfüllen.
  • Die DE 10 2014 109 475 A1 beschreibt eine elektronische Schaltung. Die Schaltung umfasst einen rückwärtsleitenden IGBT und eine Treiberschaltung. Ein erster Diodenemitterwirkungsgrad des rückwärtsleitenden IGBTs bei einer ersten Aus-Zustand-Gatespannung weicht von einem zweiten Diodenemitterwirkungsgrad bei einer zweiten Aus-Zustand-Gatespannung ab. Ein Treiberanschluss der Treiberschaltung ist elektrisch mit einem Gateanschluss des rückwärts leitenden IGBTs verbunden. In einem ersten Zustand legt die Treiberschaltung eine Ein-Zustand-Gatespannung an den Treiberanschluss. In einem zweiten Zustand liefert die Treiberschaltung die erste Aus-Zustand-Gatespannung und in einem dritten Zustand liefert die Treiberschaltung die zweite Aus-Zustand-Gatespannung an den Treiberanschluss. Der rückwärtsleitende IGBT kann in zwei verschiedenen Betriebsarten oder Moden derart betrieben werden, dass beispielsweise Gesamtverluste reduziert sin
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen innerhalb des Übergangsgebiets angeordnet sind oder sich jeweils in dieses erstrecken; und ein elektrisch potentialfreies Barrierengebiet von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von einem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesen definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit der Steuerelektrode elektrisch gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesen umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist; und mindestens eine inaktive Mesa, die angrenzend an den mindestens einen Dummy-Graben angeordnet ist. Die Leistungshalbleiter-Vorrichtung umfasst ferner ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und wobei ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Gemäß noch einer weiteren Ausführungsform wird ein Verfahren zur Herstellung einer Leistungshalbleiter-Vorrichtung präsentiert. Die Leistungshalbleiter-Vorrichtung umfasst ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; und ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen innerhalb des Übergangsgebiets angeordnet sind oder sich jeweils in dieses erstrecken. Das Verfahren umfasst: Vorsehen eines elektrisch potentialfreien Barrierengebiets von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform wird ein weiteres Verfahren zur Herstellung einer Leistungshalbleiter-Vorrichtung präsentiert. Die Leistungshalbleiter-Vorrichtung umfasst einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von einem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesen definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit der Steuerelektrode elektrisch gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesen umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist; und mindestens eine inaktive Mesa, die angrenzend an den mindestens einen Dummy-Graben angeordnet ist. Das weitere Verfahren umfasst: Vorsehen eines elektrisch potentialfreien Barrierengebiets von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Gemäß noch einer weiteren Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung einen ersten Lastanschluss und einen zweiten Lastanschluss. Die Leistungshalbleiter-Vorrichtung ist ausgelegt, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral mindestens eine aktive Mesa begrenzen, wobei die mindestens eine aktive Mesa einen oberen Abschnitt des Drift-Gebiets umfasst; und ein elektrisch potentialfreies Barrierengebiet von einem zweiten Leitfähigkeitstyp, das räumlich, in und entgegen der vertikalen Richtung, von dem Drift-Gebiet begrenzt wird. Das Gesamtvolumen aller aktiven Mesen wird in einen ersten Anteil und in einen zweiten Anteil geteilt, wobei der erste Anteil lateral nicht mit dem Barrierengebiet überlappt, und der zweite Anteil lateral mit dem Barrierengebiet überlappt. Der erste Anteil ist ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil ist ausgelegt, den Laststrom zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  • Fachleute werden zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und bei der Betrachtung der beigeschlossenen Zeichnungen erkennen.
  • Figurenliste
  • Die Teile in den Figuren sind nicht unbedingt maßstabgetreu, wobei stattdessen das Augenmerk auf die Veranschaulichung der Prinzipien der Erfindung gelegt wird. Außerdem bezeichnen in den Figuren ähnliche Bezugszahlen entsprechende Teile. In den Zeichnungen:
    • 1 veranschaulicht schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 2 bis 4B veranschaulichen jeweils schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 5 veranschaulicht schematisch und als Beispiel einen Verlauf einer Dotierungsmittelkonzentration in einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 6A bis C veranschaulichen schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 7 bis 8D veranschaulichen jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 9 veranschaulicht schematisch und als Beispiel eine perspektivische Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 10-11 veranschaulichen jeweils schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 12-19 veranschaulichen jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen; und
    • 20 veranschaulicht schematisch und als Beispiel Schritte eines Verfahrens zur Herstellung einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beigeschlossenen Zeichnungen Bezug genommen, die einen Teil davon bilden, und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht kann direktionale Terminologie, wie „oben“, „unten“, „untere/r/s“, vorne", „hinten“, „rückwärtig“, „vorder/e/s“, „hinter/e/s“, „unterhalb“, „oberhalb“ usw. mit Bezugnahme auf die Orientierung der Figuren verwendet werden, die beschrieben werden. Da Teile von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die direktionale Terminologie für Zwecke der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsformen verwendet werden können, und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigeschlossenen Ansprüche definiert.
  • Nun wird detailliert auf verschiedene Ausführungsformen Bezug genommen, von der ein oder mehrere Beispiele in den Figuren veranschaulicht werden. Jedes Beispiel ist zur Erläuterung vorgesehen und ist nicht als Einschränkungen der Erfindung gemeint. Beispielsweise können Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, in oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen enthält. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als Einschränkung des Umfangs der beigeschlossenen Ansprüche ausgelegt werden soll. Die Zeichnungen sind nicht maßstabgetreu und dienen nur Zwecken der Veranschaulichung. Der Klarheit halber wurden dieselben Elemente oder Herstellungsschritte mit denselben Bezugszeichen in den verschiedenen Zeichnungen bezeichnet, wenn nichts anderes angegeben ist.
  • Der Ausdruck „horizontal“, wie in dieser Beschreibung verwendet, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Fläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann beispielsweise die Fläche eines Halbleiter-Wafers oder eines Nacktchips oder eines Chips sein. Beispielsweise können sowohl die erste laterale Richtung X als auch die zweite laterale Richtung Y, die nachstehend angeführt werden, horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y rechtwinklig zueinander sein können.
  • Der Ausdruck „vertikal“, wie in dieser Beschreibung verwendet, soll eine Orientierung beschreiben, die im Wesentlichen rechtwinklig zu der horizontalen Fläche angeordnet ist, d.h. parallel zur Normalrichtung der Fläche des Halbleiter-Wafers/Chips/Nacktchips. Beispielsweise kann die vertikale Richtung Z, die nachstehend angeführt wird, eine Ausdehnungsrichtung sein, die rechtwinklig sowohl zu der ersten lateralen Richtung X als auch der zweiten lateralen Richtung Y ist.
  • In dieser Beschreibung wird n-dotiert als „erster Leitfähigkeitstyp“ bezeichnet, während p-dotiert als „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ dazu können entgegengesetzte Dotierungsbeziehungen verwendet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann, und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • Im Kontext der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt”, „in elektrischem Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass es eine niederohmige elektrische Verbindung oder einen niederohmigen Stromweg zwischen zwei Gebieten, Sektionen, Zonen, Abschnitten oder Teilen einer Halbleitervorrichtung oder zwischen verschiedenen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Abschnitt oder Teil einer Halbleitervorrichtung gibt. Ferner soll im Kontext der vorliegenden Beschreibung der Ausdruck „in Kontakt“ beschreiben, dass es eine direkte physikalische Verbindung zwischen zwei Elementen der jeweiligen Halbleitervorrichtung gibt; z.B. ein Übergang zwischen zwei Elementen, die miteinander in Kontakt stehen, kann kein weiteres Zwischenelement oder dgl. aufweisen.
  • Zusätzlich wird im Kontext der vorliegenden Beschreibung der Ausdruck „elektrische Isolierung“, wenn nichts anderes angegeben ist, im Kontext ihres allgemeingültigen Verständnisses verwendet und soll somit beschreiben, dass zwei oder mehrere Komponenten getrennt voneinander positioniert sind, und dass keine ohmsche Verbindung besteht, die diese Komponenten verbindet. Komponenten, die elektrisch voneinander isoliert sind, können jedoch trotzdem miteinander gekoppelt sein, beispielsweise mechanische gekoppelt und/oder kapazitiv gekoppelt und/oder induktiv gekoppelt. Um ein Beispiel anzuführen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert sein und gleichzeitig mechanisch und kapazitiv miteinander gekoppelt sein, z.B. mittels einer Isolierung, z.B. eines Dielektrikums.
  • Spezifische Ausführungsformen, die in dieser Beschreibung beschrieben werden, betreffen, ohne darauf beschränkt zu sein, eine Halbleitervorrichtung, wie einen IGBT, der z.B. einen Streifenzell- oder zelluläre Zellauslegung aufweisen kann, z.B. einen IGBT, der innerhalb eines Leistungswandlers oder einer Energiezufuhr verwendet werden kann. Somit kann in einer Ausführungsform ein solcher IGBT ausgelegt sein, einen Laststrom zu führen, der einer Last zuzuführen ist, und/oder der jeweils von einer Energiequelle versorgt wird. Beispielsweise kann der IGBT eine oder mehrere aktive Leistungshalbleiterzellen umfassen, wie eine monolithisch integrierte IGBT-Zelle, und/oder eine monolithisch integrierte RC-IGBT-Zelle. Solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Eine Vielzahl solcher Zellen kann ein Zellenfeld bilden, das mit einem aktiven Zellgebiet des IGBT eingerichtet ist.
  • Der Ausdruck „Leistungshalbleiter-Vorrichtung“, wie in dieser Beschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzelnen Chip mit einer hohen Spannungsblockierung und/oder hohen Stromträgerfähigkeiten beschreiben. Mit anderen Worten, eine solche Leistungshalbleiter-Vorrichtung (z.B. ein IGBT) ist für einen hohen Strom, typischerweise im Ampere-Bereich, bestimmt, z.B. bis zu einigen zehn oder hundert Ampere, und/oder höhere Spannungen, typischerweise über 15 V, typischer 100 V und mehr, z.B. bis zu mindestens 1200 V.
  • Beispielsweise kann die nachstehend beschriebene Leistungshalbleiter-Vorrichtung ein IGBT sein, der eine Streifengraben-Zellauslegung oder eine zelluläre Graben-Zellauslegung aufweist, und kann ausgelegt sein, als Leistungskomponente in einer Anwendung mit niedriger, mittlerer und/oder hoher Spannung verwendet zu werden.
  • Beispielsweise ist der Ausdruck „Leistungshalbleiter-Vorrichtung“, wie in dieser Beschreibung verwendet, nicht auf logische Halbleitervorrichtungen gerichtet, die z.B. für das Speichern von Daten, Berechnen von Daten und/oder andere Typen einer Halbleiterbasierten Datenverarbeitung verwendet werden.
  • 1 zeigt schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen. 2 zeigt schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen. Im Folgenden wird auf jede von 1 und 2 Bezug genommen.
  • Die Leistungshalbleiter-Vorrichtung 1 kann ein IGBT oder jeweils eine Leistungshalbleiter-Vorrichtung sein, welche eine Auslegung aufweist, die auf einer IGBT-Auslegung basiert, wie ein rückwärts leitender (RC) IGBT.
  • Beispielsweise umfasst die Leistungshalbleiter-Vorrichtung 1 einen Halbleiterkörper 10, der mit einem ersten Lastanschluss 11 und einem zweiten Lastanschluss 12 gekoppelt ist. Beispielsweise ist der erste Lastanschluss 11 ein Emitter-Anschluss, während der zweite Lastanschluss 12 ein Kollektor-Anschluss sein kann.
  • Der Halbleiterkörper 10 kann ein Drift-Gebiet 100 von dem ersten Leitfähigkeitstyp umfassen. Das Drift-Gebiet 100 kann n-dotiert sein. In einer Ausführungsform hat das Drift-Gebiet 100 eine (elektrisch aktivierte) Dotierungsmittelkonzentration innerhalb des Bereichs von 2*1012 cm-3 bis 4*1014 cm-3. Beispielsweise werden die Ausdehnung des Drift-Gebiets 100 entlang der vertikalen Richtung Z und seine Dotierungsmittelkonzentration in Abhängigkeit von der Blockierungsbetriebsspannung gewählt, für welche die Leistungshalbleiter-Vorrichtung 1 ausgebildet werden soll, wie Fachleuten bekannt ist. Innerhalb der vorliegenden Beschreibung soll der Ausdruck „Drift-Gebiet“ ein solches Gebiet einer Leistungshalbleiter-Vorrichtung (z.B. eines IGBT) beschreiben, das Fachleute typischerweise jeweils als Drift-Gebiet oder Drift-Zone bezeichnen.
  • Ferner kann der erste Lastanschluss 11 auf der Vorderseite der Leistungshalbleiter-Vorrichtung 1 angeordnet sein und kann eine Vorderseitenmetallisierung aufweisen. Der zweite Lastanschluss 12 kann gegenüber der Vorderseite, z.B. auf einer Rückseite der Leistungshalbleiter-Vorrichtung 1, angeordnet sein und kann beispielsweise eine Hinterseitenmetallisierung aufweisen. Demgemäß kann die Leistungshalbleiter-Vorrichtung 1 eine vertikale Auslegung aufweisen, und der Laststrom kann entlang der vertikalen Richtung Z geführt werden. In einer weiteren Ausführungsform kann jeder von dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 auf einer gemeinsamen Seite, z.B. beide auf der Vorderseite, der Leistungshalbleiter-Vorrichtung 1 angeordnet sein.
  • Mit nunmehriger detaillierterer Bezugnahme auf 1 kann die Leistungshalbleiter-Vorrichtung 1 ferner ein aktives Zellgebiet 1-2, eine Randabschlussgebiet 1-3 und einen Chip-Rand 1-4 aufweisen. Das Randabschlussgebiet 1-3 kann das aktive Zellgebiet 1-2 umgeben. Ein Übergangsgebiet 1-5 kann zwischen dem aktiven Zellgebiet 1-2 und dem Randabschlussgebiet 1-3 angeordnet sein. Beispielsweise umgibt das Übergangsgebiet 1-5 das aktive Zellgebiet 1-2. Das Übergangsgebiet 1-5 kann von dem Randabschlussgebiet 1-3 umgeben sein.
  • In einer Ausführungsform besteht der Halbleiterkörper 10 im Wesentlichen aus dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2.
  • Beispielsweise erstreckt sich jedes von dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 entlang der vertikalen Richtung Z von der Vorderseite der Leistungshalbleiter-Vorrichtung 1 gänzlich durch den Halbleiterkörper 10 zur Hinterseite der Leistungshalbleiter-Vorrichtung 1. Jedes von dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 kann nicht nur Komponenten des Halbleiterkörpers 10 aufweisen, sondern auch Komponenten extern davon, z.B. Komponenten des ersten Lastanschlusses 11 und/oder des zweiten Lastanschlusses 12.
  • Ferner besteht in einem Beispiel, entlang lateralen Richtungen, keine Überlappung zwischen dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 innerhalb des Halbleiterkörpers 10. Somit kann das aktive Zellgebiet 1-2 gänzlich von dem Übergangsgebiet 1-5 umgeben sein, und innerhalb des Halbleiterkörpers 10 besteht keine laterale Überlappung, z.B. entlang der ersten lateralen Richtung X, der zweiten lateralen Richtung Y und linearen Kombinationen davon, zwischen dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2. Analog kann das Übergangsgebiet 1-5 gänzlich von dem Randabschlussgebiet 1-3 umgeben sein, und innerhalb des Halbleiterkörpers 10 besteht keine laterale Überlappung, z.B. entlang der ersten lateralen Richtung X, der zweiten lateralen Richtung Y und linearen Kombinationen davon, zwischen dem Übergangsgebiet 1-5 und dem Randabschlussgebiet 1-3.
  • In einer Ausführungsform hat das Übergangsgebiet 1-5 eine Breite W entlang einer lateralen Richtung von dem aktiven Zellgebiet 1-2 zu dem Randabschlussgebiet 1-3 (z.B. in/entgegen der ersten lateralen Richtung X und in/entgegen der zweiten lateralen Richtung Y und/oder in linearen Kombinationen dieser lateralen Richtungen) von mindestens 1 µm. Diese Breite W des Übergangsgebiets 1-5 kann daher die Distanz zwischen dem aktiven Zellgebiet 1-2 und dem Randabschlussgebiet 1-3 sein. Diese (minimale) Breite W kann entlang des gesamten Umfangs des Übergangsgebiets 1-5 vorliegen. Die Breite des Übergangsgebiets 1-5 kann größer sein als 1 µm, z.B. größer als 3 µm, größer als 5 µm oder sogar größer als 10 µm. Weitere Beispiele von Merkmalen des Übergangsgebiets 1-5 und des Randabschlussgebiets 1-5 werden nachstehend beschrieben. Entlang der Breite W kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • Der Chip-Rand 1-4 kann lateral den Halbleiterkörper 10 abschließen, z.B. kann der Chip-Rand 1-4 beispielsweise durch ein Wafer-Schneiden entstanden sein und kann sich entlang der vertikalen Richtung Z erstrecken. Das Randabschlussgebiet 1-3 kann zwischen dem aktiven Zellgebiet 1-2 und dem Chip-Rand 1-4 angeordnet sein, wie in 1 veranschaulicht.
  • In der vorliegenden Beschreibung werden die Ausdrücke „aktives Zellgebiet“ und „Randabschlussgebiet“ in einer regulären Weise verwendet, d.h. das aktive Zellgebiet 1-2 und das Randabschlussgebiet 1-3 können ausgelegt sein, die technischen Hauptfunktionalitäten vorzusehen, die von Fachleuten typischerweise damit assoziiert werden.
  • Beispielsweise ist das aktive Zellgebiet 1-2 der Leistungshalbleiter-Vorrichtung 1 ausgelegt, den Hauptteil des Laststroms zwischen den Anschlüssen 11, 12 zu leiten, während das Randabschlussgebiet 1-3 den Laststrom nicht leitet, sondern stattdessen Funktionen in Bezug auf den Verlauf des elektrischen Felds erfüllt, wodurch die Blockierungsfähigkeit sichergestellt wird, das aktive Zellgebiet 1-2 und das Übergangsgebiet 1-5 sicher abgeschlossen werden usw., gemäß einer Ausführungsform.
  • Die Leistungshalbleiter-Vorrichtung 1 umfasst eine Vielzahl von IGBT-Zellen 1-1, wobei die Vielzahl von IGBT-Zellen 1-1 vorwiegend innerhalb des aktiven Zellgebiets 1-2 angeordnet ist. Beispielsweise sind die meisten der Vielzahl von IGBT-Zellen 1-1 der Leistungshalbleiter-Vorrichtung 1 innerhalb des aktiven Zellgebiets 1-2 angeordnet. Die Anzahl von IGBT-Zellen 1-1 kann größer als 100, als 1000 oder sogar größer als 10.000 sein. Beispielsweise sind mindestens 85 %, mindestens 95 % oder mindestens 98 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Zellgebiets 1-2 angeordnet. In einer Ausführungsform sind die verbleibenden IGBT-Zellen 1-1 innerhalb des Übergangsgebiets 1-5 angeordnet. Einige der IGBT-Zellen 1-1 können gänzlich innerhalb des Übergangsgebiets 1-5 angeordnet sein, andere können sowohl innerhalb des aktiven Zellgebiets 1-2 angeordnet sein als sich auch, mittels ihrer jeweiligen lateralen Enden, in das Übergangsgebiet erstrecken, wie schematisch in 1 veranschaulicht.
  • In einer Ausführungsform erstreckt sich jede IGBT-Zelle 1-1 mindestens teilweise in das Übergangsgebiet 1-5, wie schematisch und als Beispiel in 1 veranschaulicht.
  • Somit sind beispielsweise einige der IGBT-Zellen 1-1 innerhalb des Übergangsgebiets 1-5 angeordnet oder erstrecken sich jeweils in das Übergangsgebiet 1-5, wie schematisch und als Beispiel in 1 veranschaulicht. In dieser Hinsicht kann das Übergangsgebiet 1-5 auch als Form eines aktiven Gebiets der Leistungshalbleiter-Vorrichtung 1 verstanden werden. Beispielsweise kann, mittels des genannten Anteils der Gesamtanzahl von IGBT-Zellen 1-1, der innerhalb des Übergangsgebiets 1-5 angeordnet ist oder der sich in das Übergangsgebiet 1-5 erstreckt, das Übergangsgebiet 1-5 auch ausgelegt sein, einen Teil des Laststroms zu leiten.
  • Gemäß einer Ausführungsform sind die IGBT-Zellen 1-1 nicht innerhalb des Randabschlussgebiets 1-3 angeordnet. Innerhalb des Randabschlussgebiets 1-3 können jedoch speziell ausgelegte Trägerdrainierzellen (in 1 nicht veranschaulicht, siehe 6A bis B) eingeschlossen sein, die ein Drainieren von Ladungsträgern unterstützen, z.B. kurz vor und/oder während eines Ausschaltvorgangs.
  • Jede IGBT-Zelle 1-1 kann eine Streifenauslegung aufweisen, wie schematisch in 1 veranschaulicht, wobei die gesamte laterale Ausdehnung in einer lateralen Richtung, z.B. entlang der zweiten lateralen Richtung Y, jeder IGBT-Zelle 1-1 und ihrer Komponenten im Wesentlichen der Gesamtausdehnung des aktiven Zellgebiets 1-2 entlang dieser lateralen Richtung entsprechen kann oder diese jeweils geringfügig überschreiten kann.
  • In einer weiteren Ausführungsform kann jede IGBT-Zelle 14 eine zelluläre Auslegung aufweisen, wobei die lateralen Ausdehnungen jeder IGBT-Zelle 1-1 im Wesentlichen kleiner sein können als die gesamten lateralen Ausdehnungen des aktiven Zellgebiets 1-2.
  • Hier beschriebene Ausführungsformen beziehen sich jedoch stattdessen auf IGBT-Zellen 1-1 mit einer Streifenauslegung in Bezug auf die zweite laterale Richtung Y, wie als Beispiel und schematisch in den meisten Zeichnungen veranschaulicht.
  • In einer Ausführungsform weist jede der Vielzahl von IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind, denselben Aufbau auf. Eine Sektion eines Beispiels eines IGBT-Zellaufbaus wird nun mit Bezugnahme auf 2 beschrieben.
  • Die Auslegung der IGBT-Zellen 1-1, die innerhalb des Übergangsgebiets 1-5 enthalten sein können, kann identisch sein mit der Auslegung der IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind. Zusätzlich oder alternativ dazu weist das Übergangsgebiet 1-5 IGBT-Zellen auf, die eine andere Auslegung aufweisen, z.B. hinsichtlich der MPT-Kontaktschema/Nachbarschaftsbeziehung (siehe detailliertere Erläuterungen im Nachstehenden), verglichen mit den IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2.
  • Jede IGBT-Zelle 1-1 umfasst mindestens einen Graben, der sich in das Drift-Gebiet entlang der vertikalen Richtung Z erstreckt. Jede IGBT-Zelle 1-1 kann sich mindestens teilweise in den Halbleiterkörper 10 erstrecken und mindestens eine Sektion des Drift-Gebiets 100 umfassen. Ferner kann jede IGBT-Zelle 1-1 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Jede IGBT-Zelle 1-1 kann ausgelegt sein, einen Teil des Laststroms zwischen den Anschlüssen 11 und 12 zu leiten, und eine Blockierungsspannung, die zwischen diesen Anschlüssen 11 und 12 angelegt wird, blockieren.
  • Zur Steuerung der Leistungshalbleiter-Vorrichtung 1 kann jede IGBT-Zelle 14 mit einer Steuerelektrode 141 ausgestattet sein, die in einem Steuergraben 14 enthalten ist, und ausgelegt ist, die jeweilige IGBT-Zelle 1-1 selektiv in einen von dem Leitungszustand und dem Blockierungszustand zu versetzen.
  • Beispielsweise kann mit Bezugnahme auf das in 2 veranschaulichte Beispiel ein Source-Gebiet 101 von dem ersten Leitfähigkeitstyp mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Das Source-Gebiet 101 kann n-dotiert sein, z.B. mit einer signifikant größeren Dotierungsmittelkonzentration als das Drift-Gebiet 100.
  • Ferner kann eine Kanalregion 102 von dem zweiten Leitfähigkeitstyp das Source-Gebiet 101 und das Drift-Gebiet 100 trennen, z.B. kann das Kanalgebiet 102 das Source-Gebiet 101 gegen das Drift-Gebiet 100 isolieren, wie Fachleuten bekannt ist, denen die allgemeinen Prinzipien von IGBT-Auslegungen bekannt sind. Das Kanalgebiet 102 kann p-dotiert sein, z.B. mit einer elektrisch aktivierten Dotierungsmittelkonzentration innerhalb des Bereichs von 1*1015 cm-3 bis 5*1018 cm-3. Ein Übergang zwischen dem Kanalgebiet 102 und dem Drift-Gebiet 100 kann einen ersten pn-Übergang 1021 bilden.
  • Zum Verbinden der Source-Gebiete 101 mit dem ersten Lastanschluss 11 können sich erste Kontaktanschluss 113 von dem ersten Lastanschluss 11 entlang der vertikalen Richtung Z erstrecken, um so mit jedem von dem Source-Gebiet 101 und dem Kanalgebiet 102 in Kontakt zu gelangen.
  • Das Drift-Gebiet 100 kann sich entlang der vertikalen Richtung Z erstrecken, bis es eine Grenzfläche mit einem dotierten Kontaktgebiet 108 bildet, das in elektrischem Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist. Die Sektion des Drift-Gebiets 100, die zwischen dem Gebiet 105 (nachstehend detaillierter erläutert) und dem dotierten Kontaktgebiet 108 angeordnet ist, kann den Hauptteil des Drift-Gebiets 100 bilden. In einer Ausführungsform nimmt die Dotierungsmittelkonzentration des Drift-Gebiets 100 in der unteren Sektion des Drift-Gebiets 100 zu, welche die Grenzfläche mit dem dotierten Kontaktgebiet 108 bildet, z.B. um so das Feldstoppgebiet von dem ersten Leitfähigkeitstyp zu bilden, wie Fachleuten bekannt ist.
  • Das dotierten Kontaktgebiet 108 kann gemäß der Auslegung der Leistungshalbleiter-Vorrichtung 1 gebildet werden; z.B. kann das dotierte Kontaktgebiet 108 ein Emitter-Gebiet von dem zweiten Leitfähigkeitstyp sein, z.B. ein p-Typ-Emitter. Zur Bildung eines RC-IGBT kann das dotierte Kontaktgebiet 108 aus einem Emitter-Gebiet von dem zweiten Leitfähigkeitstyp bestehen, das durch kleine Sektionen von dem ersten Leitfähigkeitstyp unterbrochen wird, die auch mit dem zweiten Lastanschluss 12 elektrisch verbunden sind, und die üblicherweise als „n-Kurzschlüsse“ bezeichnet werden.
  • Beispielsweise umfasst jede IGBT-Zelle 1-1 mindestens einen Steuergraben 14, der die Steuergrabenelektrode 141 aufweist, und mindestens einen Dummy-Graben 15, der eine Dummy-Grabenelektrode 151 aufweist, wobei sich jeder der Gräben 14, 15 in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstrecken und einen Isolator 142, 152 aufweisen kann, der die jeweilige Grabenelektrode 141, 151 gegen den Halbleiterkörper 10 isoliert.
  • Die Grabenelektroden 141, 151 des mindestens einen Steuergrabens 14 und des mindestens einen Dummy-Grabens 15 können jeweils mit einem Steueranschluss 13 der Leistungshalbleiter-Vorrichtung 1 gemäß einer Ausführungsform elektrisch gekoppelt sein.
  • Obwohl 2 als Beispiel veranschaulicht, dass der Dummy-Graben 15 angrenzend an den Steuergraben 14 angeordnet ist, ist es klar, dass die IGBT-Zelle 1-1 einen oder mehrere weitere Gräben von einem anderen Typ als dem Steuergrabentyp und dem Dummy-Grabentyp umfassen kann, und dass dieser mindestens eine weitere Graben angrenzend an denSteuergraben 14 angeordnet sein kann. Beispielsweise kann der mindestens eine weitere Graben ein Source-Graben sein (Bezugszahl 16 in allen Zeichnungen), dessen Grabenelektrode (Bezugszahl 161 in anderen Zeichnungen) mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Dies wird im Nachstehenden detaillierter erläutert.
  • Beispielsweise ist der Steueranschluss 13 ein Gate-Anschluss. Ferner kann der Steueranschluss 13 mit der Steuergrabenelektrode 141 elektrisch verbunden sein und gegen den ersten Lastanschluss 11, den zweiten Lastanschluss 12 und den Halbleiterkörper 10, z.B. mittels mindestens einer Isolierungsstruktur 132, elektrisch isoliert sein.
  • In einer Ausführungsform kann die Leistungshalbleiter-Vorrichtung 1 gesteuert werden, indem eine Spannung zwischen dem ersten Lastanschluss 11 und dem Steueranschluss 13 angelegt wird, z.B. um so die Leistungshalbleiter-Vorrichtung 1 selektiv in einen von dem Leitungszustand und dem Blockierungszustand zu versetzen.
  • Beispielsweise ist die Leistungshalbleiter-Vorrichtung 1 ausgelegt, auf der Basis einer Gate-Emitter-Spannung VGE, z.B. in einer prinzipiellen Weise zur Steuerung eines IGBT, gesteuert zu werden, die Fachleuten bekannt ist.
  • In einer Ausführungsform kann die Dummy-Grabenelektrode 151 auch mit dem Steueranschluss 13 elektrisch verbunden sein und somit dasselbe Steuersignal empfangen wie die Steuergrabenelektrode 141. In einer anderen Ausführungsform kann die Dummy-Grabenelektrode 151 mit dem Steueranschluss 13 mittels eines Widerstands elektrisch gekoppelt sein, der einen Widerstandswert innerhalb des Bereichs von 1*10-3 Ohm bis 1 Ohm, innerhalb des Bereichs von 1 Ohm bis 10 Ohm oder innerhalb des Bereichs von 10 Ohm bis 100 Ohm aufweisen kann. In einer anderen Ausführungsform ist die Dummy-Grabenelektrode 151 mit einem zweiten Steueranschluss (nicht veranschaulicht) elektrisch verbunden und empfängt somit ein anderes Steuersignal als die Steuergrabenelektrode 141.
  • Ferner kann jede IGBT-Zelle 1-1 der Leistungshalbleiter-Vorrichtung 1 mindestens eine aktive Mesa 18 aufweisen, die mit dem ersten Lastanschluss 11 elektrisch verbunden ist, wobei die aktive Mesa 18 das Source-Gebiet 101, das Kanalgebiet 102 und einen Teil des Drift-Gebiets 100 umfasst, wobei, in der aktiven Mesa 18, jeweilige Sektionen dieser Gebiete 101, 102, 100 angrenzend an eine Seitenwand 144 des Steuergrabens 14 angeordnet sein können, wie als Beispiel in 2 veranschaulicht. Beispielsweise ist jedes von dem Source-Gebiet 101 und dem Kanalgebiet 102 mit dem ersten Lastanschluss 11 elektrisch verbunden, z.B. mittels des ersten Kontaktanschlusses 113.
  • In einer Ausführungsform der Leistungshalbleiter-Vorrichtung 1 ist das dotierte Kontaktgebiet 108 ein p-Typ-Emitter, und die aktive Mesa 18 kann gänzlich lateral mit dem p-Typ-Emitter 108 überlappen.
  • Ferner kann die Steuergrabenelektrode 141 (die hier auch als Steuerelektrode 141 bezeichnet wird) ausgelegt sein, ein Steuersignal von dem Steueranschluss 13 zu empfangen, und den Laststrom in der aktiven Mesa 18 zu steuern, z.B. durch Induzieren eines Inversionskanals in dem Kanalgebiet 102, um so die Leistungshalbleiter-Vorrichtung 1 in den leitenden Zustand zu versetzen. Somit kann ein Übergang 181 zwischen dem ersten Lastanschluss 11 und der aktiven Mesa 18 eine Grenzfläche für den Laststrom vorsehen, um von dem ersten Lastanschluss 11 in den Halbleiterkörper 10 zu gelangen und/oder umgekehrt.
  • In einer Ausführungsform kann der Inversionskanal in der aktiven Mesa 18 induziert werden, sobald eine Inversionskanal-Schwellenspannung, z.B. innerhalb der jeweiligen aktiven Mesa 18, überschritten wird. Beispielsweise ist die Inversionskanal-Schwellenspannung von mindestens einer von der Arbeitsfunktion der Steuerelektrode 141, der Dotierungsmittelkonzentration des Source-Gebiets 101, der Dotierungsmittelkonzentration des Kanalgebiets 102, der relevanten Dicke des Grabenisolators 142, der Dielektrizitätskonstante des Grabenisolators 142 abhängig.
  • In einer Ausführungsform sind alle aktiven Mesen 18 der Leistungshalbleiter-Vorrichtung 1 mit derselben Inversionskanal-Schwellenspannung ausgelegt.
  • Beispielsweise können die Steuerelektroden 141 aller IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind, mit dem Steueranschluss 13 elektrisch verbunden sein.
  • Zusätzlich zu der aktiven Mesa 18 kann jede IGBT-Zelle 1-1 der Leistungshalbleiter-Vorrichtung 1 mindestens eine inaktive Mesa 19 aufweisen, z.B. angeordnet angrenzend an den mindestens einen Dummy-Graben 15, wobei ein Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung mindestens für Ladungsträger von dem ersten Leitfähigkeitstyp vorsieht.
  • In einer Ausführungsform kann die IGBT-Zelle 1-1 ausgelegt sein zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 durchquert. Beispielsweise gestattet die inaktive Mesa 19 kein Induzieren eines Inversionskanals. Im Gegensatz zu der aktiven Mesa 18 leitet die inaktive Mesa 19 den Laststrom während des Leitungszustands der Leistungshalbleiter-Vorrichtung 1 nicht, gemäß einer Ausführungsform. Beispielsweise kann die inaktive Mesa 19 als dekommissionierte Mesa angesehen werden, die für den Zweck des Tragens des Laststroms nicht verwendet wird.
  • In einer ersten Ausführungsform der inaktiven Mesa 19 ist die inaktive Mesa 19 nicht mit dem ersten Lastanschluss 11 elektrisch verbunden, sondern gegen diesen elektrisch isoliert, z.B. mittels einer Isolierschicht 112. In dieser Ausführungsform stellt der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung nicht nur für Ladungsträger von dem ersten Leitfähigkeitstyp bereit, sondern auch für Ladungsträger von dem zweiten Leitfähigkeitstyp. Zu diesem Zweck umfasst die inaktive Mesa 19 in einer Variante weder die Sektion des Source-Gebiets 101, noch eine Sektion des Kanalgebiets 102, noch steht die inaktive Mesa 19 mit einem Kontaktanschluss (siehe Bezugszahl 111) in Kontakt, wie in 2 veranschaulicht. In einer anderen Variante kann die inaktive Mesa 19 auf ähnliche Weise ausgelegt sein wie die aktiven Mesa 18, z.B. indem sie auch eine Sektion des Source-Gebiets 101 und/oder eine Sektion des Kanalgebiets 102 umfasst, wobei der Unterschied zu der aktiven Mesa 18 umfasst, dass weder die Sektion des Source-Gebiets 101 (wenn vorhanden), noch die Sektion des Kanalgebiets 102 der inaktiven Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Gemäß der ersten Ausführungsform der inaktiven Mesa 19 überquert überhaupt kein Strom den Übergang 191.
  • In einer zweiten Ausführungsform der inaktiven Mesa 19 kann die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein, wobei der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung nur für Ladungsträger von dem ersten Leitfähigkeitstyp vorsieht, jedoch nicht für Ladungsträger von dem zweiten Leitfähigkeitstyp. Mit anderen Worten, in dieser zweiten Ausführungsform kann die inaktive Mesa 19 ausgelegt sein, einen Strom von Ladungsträgern von dem zweiten Leitfähigkeitstyp, z.B. einen Lochstrom, zu dem Übergang 191 hindurchlassen. Beispielsweise in Abhängigkeit von dem elektrischen Potential der Dummy-Grabenelektrode 151 kann ein solcher Lochstrom nur temporär entstehen, z.B. kurz vor der Durchführung eines Ausschaltvorgangs, z.B. um so die gesamte Ladungsträgerkonzentration zu reduzieren, die in dem Halbleiterkörper 10 vorliegt. In einer Ausführungsform kann dies auch für solche inaktiven Mesen 19 mit einer elektrischen Isolierung nur für Ladungsträger von dem ersten Leitfähigkeitstyp in einer rückwärts leitenden IGBT-Auslegung auftreten, wo der Laststrom temporär durch diese inaktiven Mesen 19 in einem Diodenmodusbetrieb geführt wird, wobei die Rückseite (siehe dotiertes Kontaktgebiet 108) strukturiert ist, um sowohl Emitter von dem zweiten Leitfähigkeitstyp als auch Emitter von dem ersten Leitfähigkeitstyp zu umfassen (vorstehend als „n-Kurzschlüsse“ bezeichnet). Wie oben angegeben, kann in dieser zweiten Ausführungsform die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Beispielsweise kann ein dotiertes Kontaktgebiet (nicht veranschaulicht) von dem zweiten Leitfähigkeitstyp (welches von dem elektrisch potentialfreien Barrierengebiet 105 verschieden ist, das nachstehend angeführt wird) der inaktiven Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein, z.B. mittels eines der ersten Kontaktanschluss 113, wie schematisch und als Beispiel in 3B veranschaulicht. Das dotierte Kontaktgebiet (nicht veranschaulicht) von dem zweiten Leitfähigkeitstyp kann die Sektion des Drift-Gebiets 100, die innerhalb der inaktiven Mesa 19 vorliegt, gegen den ersten Lastanschluss 11 isolieren. Beispielsweise gibt es gemäß der zweiten Ausführungsform der inaktiven Mesa 19, innerhalb der inaktiven Mesa 19, kein Gebiet, das mit Dotierungsmitteln von dem ersten Leitfähigkeitstyp dotiert ist, und das mit dem ersten Lastanschluss 11 elektrisch verbunden ist.
  • Die oben veranschaulichte erste Ausführungsform und zweite Ausführungsform der inaktiven Mesa 19 kann es gestatten, die Auslegung der IGBT-Zelle 1-1 vorzusehen, um zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 durchquert.
  • Die inaktive Mesa 19 kann lateral von dem Steuergraben 14 und dem Dummy-Graben 15, oder von dem Dummy-Graben 15 und einem anderen Grabentyp begrenzt werden, der im Nachstehenden weiter erläutert wird. Weitere optionale Aspekte der inaktiven Mesa 19 werden unten beschrieben. Auch wenn beispielsweise die Dummy-Grabenelektrode 151 mit dem Steueranschluss 13 elektrisch verbunden sein kann, ist in einem Beispiel die Dummy-Grabenelektrode 151 nicht ausgelegt, den Laststrom in der inaktiven Mesa 19 zu steuern, da die inaktive Mesa 19 es nicht gestattet, einen Inversionskanal innerhalb der inaktiven Mesa 19 zu induzieren, gemäß einer Ausführungsform.
  • Die Leistungshalbleiter-Vorrichtung 1 kann ferner ein elektrisch potentialfreies Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp umfassen (im Folgenden auch einfach als „Barrierengebiet“ bezeichnet), wie schematisch als Beispiel in 2 veranschaulicht ist. Beispiele von Merkmalen dieses Barrierengebiets 105 werden im Nachstehenden weiter detaillierter beschrieben. Vor der detaillierteren Beschreibung des Barrierengebiets 105 werden Beispiele von Aspekten in Bezug auf eine Mikromustergraben-Struktur (MPT) der Leistungshalbleiter-Vorrichtung 1 erläutert.
  • Mit Bezugnahme auf die Ausführungsformen, die schematisch in 3A bis B veranschaulicht sind, kann jede IGBT-Zelle 1-1 des aktiven Zellgebiets 1-2 ferner mindestens einen Source-Graben 16 umfassen, der sich in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstreckt und einen Isolator 162 aufweist, der eine Source-Grabenelektrode 161 gegen den Halbleiterkörper 10 isoliert, wobei die Source-Grabenelektrode 161 mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Beispielsweise ist der mindestens eine Source-Graben 16 zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet, wie in 3A bis B veranschaulicht. In einer Ausführungsform kann jede IGBT-Zelle 1-1 mehr als einen Source-Graben 16 umfassen, z.B. zwei Source-Gräben 16 (siehe 4A) oder vier Source-Gräben 16 (siehe 6A), wobei jede der Grabenelektroden 161 der Source-Gräben mit dem ersten Lastanschluss 11 elektrisch verbunden sein kann. Beispielsweise sind die mehr als ein Source-Gräben 16 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet.
  • In einer Ausführungsform kann die aktive Mesa 18 lateral von dem Steuergraben 14 und dem Source-Graben 16 begrenzt werden. Beispielsweise begrenzen die Seitenwand 144 des Steuergrabens 14 und eine Seitenwand 164 des Source-Grabens 16 die aktive Mesa 18 entlang der ersten lateralen Richtung X. Die aktive Mesa 18 kann in einer Weise ausgelegt sein, die als Beispiel mit Bezugnahme auf 2 beschrieben wurde; z.B. kann der erste Kontaktanschluss 113 jede von der Sektion des Kanalgebiets 102 und der Sektion des Source-Gebiets 101 mit dem ersten Lastanschluss 11 elektrisch verbinden.
  • Ferner kann gemäß der Ausführungsform, die in 3A bis B und 4A bis B veranschaulicht ist, jede IGBT-Zelle 1-1 des aktiven Zellgebiets 1-2 mehr als eine inaktive Mesa 19 umfassen, wobei mindestens eine der inaktiven Mesen 19 lateral von dem Source-Graben 16 und dem Dummy-Graben 15 begrenzt werden kann. Eine weitere inaktive Mesa 19 kann lateral von zwei Source-Gräben 16 begrenzt werden. Eine weitere inaktive Mesa 19 kann lateral von zwei Dummy-Gräben 15 begrenzt werden. Noch eine weitere inaktive Mesa 19 kann lateral von einem von den Dummy-Gräben 15 und dem Steuergraben 14 begrenzt werden. Wie veranschaulicht, kann jede der inaktiven Mesen 19 eine jeweilige Sektion des Kanalgebiets 102 umfassen, wobei in einer Ausführungsform diese Sektionen nicht mit dem ersten Lastanschluss 11 elektrisch verbunden sind, sondern dagegen elektrisch isoliert sind, z.B. mittels der Isolierschicht 112, wie vorstehend erläutert wurde.
  • Mit Bezugnahme auf die Ausführungsform, die schematisch in 3A bis B veranschaulicht ist, kann jede IGBT-Zelle 1-1 des aktiven Zellgebiets ferner, zusätzlich oder als Alternative zu dem mindestens einen Source-Graben 16, mindestens einen potentialfreien Graben 17 umfassen, der sich in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstreckt und einen Isolator 172 enthält, welcher eine Grabenelektrode 171 gegen den Halbleiterkörper 10 isoliert, wobei die Grabenelektrode 171 des potentialfreien Grabens 17 elektrisch schwebt. In einer Ausführungsform ist die Grabenelektrode 171 des potentialfreien Grabens 17 weder mit dem ersten Lastanschluss 11 elektrisch verbunden, noch mit dem zweiten Lastanschluss 12 elektrisch verbunden, noch mit dem Steueranschluss 13 elektrisch verbunden, noch mit einer Sektion des Halbleiterkörpers 10.
  • In einer Ausführungsform ist die elektrisch potentialfreie Grabenelektrode 171, mittels einer Verbindung mit einem hochohmigen Widerstandswert, mit einem definierten elektrischen Potential verbunden (z.B. mit einem elektrischen Potential eines Kontakts oder mit einem elektrischen Potential eines anderen Halbleitergebiets). Beispielsweise wird, mittels der hochohmigen Verbindung, während eines Schaltvorgangs, das elektrische Potential der elektrisch potentialfreien Grabenelektrode 171 von dem definierten elektrischen Potential temporär entkoppelt. Diese Entkopplung kann auf einer Zeitskala des Schaltvorgangs auftreten, z.B. für mindestens 10 ns, oder mindestens 100 ns, oder mindestens 10 µs. Beispielsweise beträgt der Widerstandswert der hochohmigen Verbindung mehr als 1*102Ω, oder mehr als 1 *106Ω. In einer Ausführungsform beträgt ein ohmscher Widerstandswert, z.B. während einer Stillstandsituation gemessen, zwischen dem ersten Lastanschluss 11 und der elektrisch potentialfreien Grabenelektrode 171 mehr als 1*102Ω, oder mehr als 1 *106Ω.
  • Wenn vorhanden, kann der mindestens eine potentialfreie Graben 17 beispielsweise zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sein. Ferner, wie in 3A bis B veranschaulicht, kann die IGBT-Zelle 1-1 zusätzlich den mindestens einen Source-Graben 16 umfassen, wobei der Source-Graben 16 und der potentialfreie Graben 17 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet sein können. In einer Ausführungsform wird die aktive Mesa 18 lateral von der Seitenwand 144 des Steuergrabens 14 und der Seitenwand 164 des Source-Grabens 16 begrenzt. Die inaktive Mesa 19 kann lateral von mindestens zwei von der Gruppe der Seitenwand 164 des Source-Grabens 16, der Seitenwand 174 des potentialfreien Grabens 17 und der Seitenwand 154 des Dummy-Grabens 15 begrenzt werden.
  • Somit umfasst gemäß einer Ausführungsform jede IGBT-Zelle 1-1 des aktiven Gebiets mindestens einen Steuergraben 14, mindestens einem Dummy-Graben 15, mindestens einen Source-Graben 16 und gegebenenfalls mindestens einen potentialfreien Graben 17, wobei der mindestens eine Source-Graben 16 und (wenn vorhanden) der mindestens eine potentialfreie Graben 17 (wenn vorhanden) zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sein können.
  • In einer Ausführungsform kann die Leistungshalbleiter-Vorrichtung 1 ein IGBT sein, und jede seiner IGBT-Zellen 1-1 seines aktiven Gebiets 1-2 kann eine Mikromustergraben- (MPT-) Struktur aufweisen.
  • Beispielsweise kann jeder oder können mindestens die meisten der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen und können gemäß einem regelmäßigen Muster angeordnet sein. Beispielsweise kann jeder der Gräben 14, 15, 16, 16, 17 eine Tiefe entlang der vertikalen Richtung Z innerhalb des Bereichs von 3 µm bis 8 µm aufweisen, und eine Breite entlang der ersten lateralen Richtung X innerhalb des Bereichs von 0,4 µm bis 1,6 µm. Die Gräben 14, 15, 16, 17 können gemäß einem ersten Layout mit einem ersten Teilungsabstand gebildet sein, wobei das erste Layout jede der Grabenbreiten und der Mesabreiten definieren kann.
  • Ferner kann jede oder können mindestens die meisten der Grabenelektroden 141, 151, 161, 171 aller Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen, z.B. hinsichtlich der gesamten Ausdehnung entlang der vertikalen Richtung (die mittels der jeweiligen Grabenböden 145, 155, 165, 175 beendet wird), und der gesamten Ausdehnung in der ersten lateralen Richtung (d.h. der Grabenbreite, die mittels der jeweiligen Seitenwände 144, 154, 164, 174 beendet wird), und/oder hinsichtlich der Abmessungen der Isolatoren 142, 152, 162, 172. Zusätzlich kann jeder der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, in derselben Distanz entlang der ersten lateralen Richtung X angeordnet sein. Beispielsweise kann jede der Mesen 18 und 19 der IGBT-Zelle 1-1 dieselbe Breite aufweisen, die innerhalb des Bereichs von 0,1 µm bis 0,3 µm, innerhalb des Bereichs von 0,3 µm bis 0,8 µm oder innerhalb des Bereichs von 0,8 µm bis 1,4 µm liegen kann.
  • Ferner können sich einige der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, in das Barrierengebiet 105 erstrecken, z.B. um mindestens 100 nm, um mindestens 500 nm oder um mindestens 1000 nm. Dieser Aspekt wird auch detaillierter im Nachstehenden erläutert.
  • Für die folgenden Erläuterungen können diese Abkürzungen gelten: G = Steuergraben 14
    Figure DE102017124871B4_0001
    D = Dummy-Graben  15
    Figure DE102017124871B4_0002
    S = Source-Graben  16
    Figure DE102017124871B4_0003
    F = potentialfreier Graben  17
    Figure DE102017124871B4_0004
    k = aktive Mesa  18
    Figure DE102017124871B4_0005
    o = inaktive Mesa  19
    Figure DE102017124871B4_0006
  • Wie oben angeführt wurde, kann die Leistungshalbleiter-Vorrichtung 1 eine Vielzahl von gleich ausgelegten IGBT-Zellen 1-1 innerhalb des aktiven Zellgebiets 1-2 umfassen. In einer Ausführungsform kann unter Verwendung der oben angegebenen Abkürzungen ein Beispiel einer Nachbarschaftsbeziehung innerhalb jeder IGBT-Zelle 1-1 des aktiven Zellenfelds 1-2 wie folgt ausgedrückt werden: oDoSoSkGkSoSoD
  • Ohne auf dieses Beispiel einer Nachbarschaftsbeziehung beschränkt zu sein (die hier auch als Kontaktschema bezeichnet wird), basieren die Ausführungsformen gemäß den meisten verbleibenden Zeichnungen auf dem oben identifizierten Beispiel der Nachbarschaftsbeziehung. Somit ist es klar, dass die IGBT-Zellen 1-1 nicht unbedingt einen potentialfreien Graben 17 umfassen müssen, gemäß einer Ausführungsform.
  • Beispielsweise umfasst in einer anderen Ausführungsform jede der IGBT-Zellen 1-1 nur einen oder mehrere Steuergräben 14 und einen oder mehrere Source-Gräben 16. Ferner umfasst in einer solchen Ausführungsform jeder der IGBT-Zellen 1-1 nur eine oder mehrere aktive Mesen 18, jedoch keine inaktiven Mesen 19. Z.B. kann das Kontaktschema dann „kGkS“ oder dgl. sein. Dann würde jede Grabenelektrode, die mit dem Steueranschluss 13 verbunden ist, tatsächlich eine aktive Mesa steuern, z.B. durch Steuern eines jeweiligen Inversionskanals, und es würde daher keine Dummy-Gräben geben. In noch einer anderen Ausführungsform umfassen die IGBT-Zellen 1-1 nur einen oder mehrere Steuergräben 14 und eine oder mehrere aktive Mesen, jedoch weder inaktive Mesen, noch einen Dummy-Graben, noch einen Source-Graben, noch einen potentialfreien Graben.
  • Wie oben angegeben, kann ungeachtet des Kontaktschemas die Leistungshalbleiter-Vorrichtung 1 ferner ein elektrisch potentialfreies Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp umfassen (im Folgenden auch einfach als „Barrierengebiet“ bezeichnet).
  • In einer Ausführungsform ist das Barrierengebiet 105 ausgelegt, einen elektrisch leitfähigen Weg zwischen einer Sektion der aktiven Mesa 18 und dem Boden 155 des Dummy-Grabens 15 vorzusehen. Somit kann das Barrierengebiet 105 ausgelegt sein, das elektrische Potential der Sektion der aktiven Mesa 18 zu dem Boden 155 des Dummy-Grabens 15 zu führen. Beispielsweise kann sich das Barrierengebiet 105 in die aktive Mesa 18 und von dort unter den Boden 165 des Source-Grabens 16 und quer über die inaktive Mesa 19 erstrecken, um so eine Grenzfläche mit dem Boden 155 des Dummy-Grabens 15 zu bilden.
  • Wie oben angegeben wurde, kann die Leistungshalbleiter-Vorrichtung 1 eine Vielzahl von IGBT-Zellen 1-1 umfassen, wobei z.B. die meisten von ihnen in dem aktiven Zellgebiet 1-2 enthalten sind. Beispielsweise verbindet das Barrierengebiet 105 die inaktiven Mesen 19, die in der Vielzahl von IGBT-Zellen 1-1 enthalten sind, innerhalb des aktiven Gebiets 1-2 miteinander. Beispielsweise kann sich zu diesem Zweck das Barrierengebiet 105 teilweise in jede der inaktiven Mesen 19 erstrecken. Das Barrierengebiet 105 kann sich weiter, mindestens teilweise, in einige der aktiven Mesen 18 erstrecken. Jeder der Dummy-Grabenböden 155 kann sich in das Barrierengebiet 105 erstrecken. Dadurch kann das Barrierengebiet 105 das elektrische Potential, das innerhalb der aktiven Mesen vorliegt, zu den Dummy-Grabenelektroden 151 führen.
  • Wie detaillierter im Nachstehenden erläutert wird, kann das Barrierengebiet 105 lateral mit anderen (Teilen) der aktiven Mesen 18 überlappen, und kann lateral nicht mit anderen (Teilen) der aktiven Mesen 18 überlappen. Beispielsweise kann zu diesem Zweck das Barrierengebiet 105 eine laterale Struktur aufweisen, die durch einen oder mehrere Durchgänge 1053 gebildet wird, wie nachstehend detaillierter erläutert wird, und/oder das Barrierengebiet 105 kann lateral von dem Randabschlussgebiet 1-3 mittels des Übergangsgebiets 1-5 versetzt sein, das (wie oben erläutert) mit einer oder mehreren aktiven Mesen 18 ausgestattet sein kann.
  • Daher wird, allgemeiner ausgedrückt, gemäß einer Ausführungsform eine Leistungshalbleiter-Vorrichtung 1 präsentiert, die den ersten Lastanschluss 11 und den zweiten Lastanschluss 12 umfasst. Die Leistungshalbleiter-Vorrichtung 1 ist ausgelegt, den Laststrom entlang der vertikalen Richtung Z zwischen den Anschlüssen 11, 12 zu leiten, und umfasst das Drift-Gebiet 100 von dem ersten Leitfähigkeitstyp; die Vielzahl von IGBT-Zellen 1-1, wobei jede der IGBT-Zellen 1-1 eine Vielzahl von Gräben (z.B. 14, 15, 16) umfasst, die sich in das Drift-Gebiet 100 entlang der vertikalen Richtung Z erstrecken, und die lateral die mindestens eine aktive Mesa 18 begrenzen, wobei die mindestens eine aktive Mesa 18 eine obere Sektion 100-1 des Drift-Gebiets 100 umfasst. Das elektrisch potentialfreie Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp wird räumlich, in und entgegen der vertikalen Richtung Z, durch das Drift-Gebiet 100 begrenzt.
  • Das Gesamtvolumen aller aktiven Mesen 18 kann in einen ersten Anteil und in einen zweiten Anteil geteilt werden, wobei der erste Anteil lateral nicht mit dem Barrierengebiet 105 überlappt, und der zweite Anteil lateral mit dem Barrierengebiet 105 überlappt. Beispielsweise überlappt der erste Anteil der aktiven Mesen 18 lateral mit dem mindestens einen Durchgang 1053 (siehe Erläuterungen weiter unten) des Barrierengebiets 105 oder mit einer anderen Sektion des Drift-Gebiets 100, wo das Barrierengebiet 105 nicht vorliegt (z.B. innerhalb des Übergangsgebiets 1-5). Im Gegensatz dazu überlappt der zweite Anteil der aktiven Mesen 18 lateral mit dem Barrierengebiet 105. Beispielsweise durchquert der Laststrom, der von dem zweiten Anteil geleitet wird, das Barrierengebiet 105.
  • In einer Ausführungsform ist der erste Anteil ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil kann ausgelegt sein, den Laststrom zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  • Daher kann der erste Anteil der aktiven Mesen 18 als „Zündvolumen“ angesehen werden, das z.B. während des Einschaltens der Leistungshalbleiter-Vorrichtung 1 den Laststrom zu leiten beginnt, während der zweite Anteil anfänglich inaktiv bleibt. Dann, wenn, z.B. nur wenn der Laststrom eine Schwelle von z.B. mindestens 0,5 % des Nennlaststroms überschreitet (wobei diese Schwelle höher sein kann als 0,5 %, z.B. höher als 1 %, z.B. mindestens 5 % oder mindestens 10 %), kann das Barrierengebiet 105 leitfähiger werden, so dass auch der zweite Anteil den Laststrom tragen kann.
  • Beispielsweise können für kleine Lastströme unter 10 %, oder unter 1 %, oder unter 0,5 % des Nennlaststroms der Leistungshalbleiter-Vorrichtung 1, die aktiven Mesen 18 ohne laterale Überlappung mit dem Barrierengebiet 105 (d.h. der erste Anteil des Gesamtvolumens) als Emitter von Ladungsträgern von dem ersten Leitfähigkeitstyp dienen, und z.B. dadurch ein Rückschnappen in den Transfer- oder Ausgangscharakteristiken der Leistungshalbleiter-Vorrichtung 1 vermeiden. Für größere Lastströme (größer als 0,5 %, als 1 %, als 5 % oder als 10 % des Nennlaststroms) ist der obere pn-Übergang 1051 in einem Vorwärts-Vorspannungsmodus in Bezug auf die Ladungsträger von dem ersten Leitfähigkeitstyp. Dies kann dann auch ermöglichen, dass Ladungsträger von dem ersten Leitfähigkeitstyp von den aktiven Mesen 18 emittiert werden, die lateral mit dem Barrierengebiet 105 überlappen (d.h. der zweite Anteil des Gesamtvolumens).
  • Wie bereits vorstehend erläutert, kann jede aktive Mesa 18 ausgelegt sein, einen Inversionskanal mit der jeweiligen aktiven Mesa 18 zu induzieren. Beispielsweise sind alle aktiven Mesen 18 mit derselben Inversionskanal-Schwellenspannung ausgelegt. Somit wird die Verzögerung zwischen dem Beginn der Laststromleitung innerhalb des zweiten Volumenanteils und dem Beginn der Laststromleitung innerhalb des ersten Volumenanteils (gemäß der, z.B. während des Einschaltens, der zweite Volumenanteil der aktiven Mesen 18, der lateral mit dem Barrierengebiet 105 überlappt, nur den Laststrom trägt, sobald der Laststrom den Schwellenwert von z.B. mindestens 0,5 % überschreitet), wie als Beispiel vorstehend beschrieben, z.B. weder verursacht durch das Bereitstellen eines Steuersignals an die den ersten Volumenanteil steuernden Steuerelektroden, das von einem Steuersignal verschieden ist, das an die den zweiten Volumenanteil steuernden Steuerelektroden bereitgestellt wird, noch durch eine Differenz zwischen den Inversionskanal-Schwellenspannungen. Stattdessen werden der erste Volumenanteil und der zweite Volumenanteil mit demselben Steuersignal versehen und sind mit derselben Inversionskanal-Schwellenspannung ausgelegt, und die Verzögerung wird nur durch entsprechendes Positionieren und/oder laterales Strukturieren des Barrierengebiets 105 gemäß dieser Ausführungsform erzielt.
  • Daher ist in einer Ausführungsform das einzige unterscheidende Merkmal zwischen dem ersten Volumenanteil der aktiven Mesen 18 und dem zweiten Volumenanteil der aktiven Mesen 18, dass der erste Volumenanteil nicht lateral mit dem Barrierengebiet 105 überlappt, und dass der zweite Volumenanteil lateral mit dem Barrierengebiet 105 überlappt. Beispielsweise wird dadurch die als Beispiel beschriebene Verzögerung zwischen dem Laststrom-Leitungsbeginn (Startzeiten) erzielt.
  • Sobald beispielsweise der Laststrom von beiden Volumenanteilen geleitet wird, kann er unter den Volumenanteilen gemäß dem Verhältnis zwischen den Volumenanteilen verteilt werden. Wenn in einer Ausführungsform der Laststrom 50 % des Nennlaststroms überschreitet, kann das Verhältnis zwischen einem ersten Laststromanteil, der von dem ersten Volumenanteil der aktiven Mesen 18 geleitet wird, und einem zweiten Laststromanteil, der von dem zweiten Volumenanteil der aktiven Mesen 18 geleitet wird, jeweils mindestens innerhalb von 10 % des Verhältnisses zwischen dem ersten Volumenanteil und dem zweiten Volumenanteil liegen, oder das Verhältnis zwischen dem ersten Laststromanteil, der von dem ersten Volumenanteil der aktiven Mesen 18 geleitet wird, und dem zweiten Laststromanteil, der von dem zweiten Volumenanteil der aktiven Mesen 18 geleitet wird, kann (mindestens im Wesentlichen) identisch sein mit dem Verhältnis zwischen dem ersten Volumenanteil und dem zweiten Volumenanteil.
  • Das elektrisch potentialfreie Barrierengebiet 105 kann räumlich, in und entgegen der vertikalen Richtung Z, durch das Drift-Gebiet 100 begrenzt sein. Daher kann das Barrierengebiet 105 jeden von einem oberen pn-Übergang 1051 und einem unteren pn-Übergang 1052 mit dem Drift-Gebiet 100 bilden, wobei der untere pn-Übergang 1052 tiefer angeordnet sein kann als jeder von dem Boden 155 des Dummy-Grabens 15. Beispielsweise ist der obere pn-Übergang 1051 innerhalb der inaktiven Mesa(s) 19 angeordnet und daher über dem Boden 155 des Dummy-Grabens 15. Die Distanz zwischen dem ersten pn-Übergang 1021 und dem oberen pn-Übergang 1051 entlang der vertikalen Richtung Z kann mindestens 0,5 µm betragen. Somit sind die beiden pn-Übergänge 1021 und 1051 nicht miteinander identisch, sondern gemäß einer Ausführungsform durch das Drift-Gebiet 100 voneinander getrennt.
  • Mit anderen Worten, das Barrierengebiet 105 kann von dem Kanalgebiet 102 durch mindestens einen Teil des Drift-Gebiets 100 getrennt sein. Beispielsweise ist das Barrierengebiet 105, entlang der vertikalen Richtung Z, von einer oberen Sektion 100-1 des Drift-Gebiets 100 auf der einen Seite und von einer unteren Sektion 100-2 des Drift-Gebiets 100 auf der anderen Seite begrenzt, wobei die obere Sektion 100-1 einen Übergang zu den Kanalgebieten 102 der IGBT-Zellen 1-1 bildet. Die untere Sektion 100-2 kann sich entlang der vertikalen Richtung Z erstrecken, bis sie eine Grenzfläche mit dem dotierten Kontaktgebiet 108 bildet, das, wie oben veranschaulicht, ein p-Typ-Emitter sein kann.
  • In einer Ausführungsform steht das Barrierengebiet 105 nicht mit irgendeinem anderen Halbleitergebiet von dem zweiten Leitfähigkeitstyp in Kontakt, sondern ist davon z.B. durch eine oder mehrere Sektionen des Drift-Gebiets 100 getrennt. Beispielsweise beträgt die Distanz zwischen dem Barrierengebiet 105 zu dem nächsten anderen Halbleitergebiet von dem zweiten Leitfähigkeitstyp mindestens 1 µm oder mindestens 2 µm. Somit besteht beispielsweise keine p-Typ-Verbindung zwischen den Kanalgebieten 102 und dem Barrierengebiet 105, und es besteht auch keine p-Typ-Verbindung zwischen dem Barrierengebiet 105 und einem Wannengebiet 109 des Randabschlussgebiets 109 (weiter unten angeführt). Entlang dieser Distanz kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • In Bezug auf alle oben diskutierten Ausführungsformen ist klar, dass gemäß einer Variante die Sektionen des Drift-Gebiets 100, die in den Mesen 18 und 19 enthalten sind, z.B. die oberen Sektionen 100-1, die den ersten pn-Übergang 1021 mit dem Kanalgebiet 102 und den oberen pn-Übergang 1051 mit dem Barrierengebiet 105 bilden (siehe nachstehende Erläuterungen), eine mindestens zweimal so große Dotierungsmittelkonzentration aufweisen kann, verglichen mit der Dotierungsmittelkonzentration der Sektion des Drift-Gebiets 100, die unter dem Barrierengebiet 105 angeordnet ist, z.B. der unteren Sektion 100-2 des Drift-Gebiets 100, die den unteren pn-Übergang 1052 mit dem Barrierengebiet 105 bildet.
  • Die Sektionen (oberen Sektionen 100-1) des Drift-Gebiets 100, die in den Mesen 18 und 19 enthalten sind, können jeweils eine maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1*1014 cm-3 bis 4*1017 cm-3 aufweisen, z.B. eine maximale Dotierungsmittelkonzentration von mindestens 1*1016 cm-3. Beispielsweise können die Sektionen des Drift-Gebiets 100, welche in den Mesen 18 und 19 enthalten sind, und welche die erhöhten Dotierungsmittelkonzentrationen aufweisen können, als „n-Barrierengebiete“ bezeichnet werden. Beispielsweise wird die Dotierungsmittelkonzentration der Sektionen des Drift-Gebiets 100, die in den Mesen 18 und 19 enthalten sind, so gewählt, dass der obere pn-Übergang 1051 auf einer Ebene geringfügig über den Grabenböden 145 und 155 bleibt.
  • Mit nunmehriger Bezugnahme auf 4B wird gemäß einer Variante die erhöhte Dotierungsmittelkonzentration in der oberen Sektion (Sektion 100-1) des Drift-Gebiets 100 nur lokal vorgesehen. Beispielsweise umfasst oder umfassen nur eine der aktiven Mesen 18, oder nur einige der aktiven Mesen 18, oder nur alle der der aktiven Mesen 18 ein lokales n-Barrierengebiet 100-3. Beispielsweise ist jedes der lokalen n-Barrierengebiete 100-3 jeweils über dem Barrierengebiet 105 oder dem Barrierengebietdurchgang 1053 und unter dem jeweiligen Kanalgebiet 102 angeordnet. Beispielsweise ist jedes n-Barrierengebiet 100-3 in Kontakt mit dem jeweiligen Kanalgebiet 102 angeordnet und erstreckt sich jeweils von dort nach unten entlang der vertikalen Richtung Z, bis es eine Grenzfläche mit dem (p-) Barrierengebiet 105 bildet, oder endet an einer entsprechenden Z-Ebene, wenn die (p-) Sperre 105 fehlt/einen Durchgang 1053 an dem jeweiligen Ort aufweist. Entlang der ersten lateralen Richtung X kann jedes n-Barrierengebiet 100-3 die jeweilige aktive Mesa 18 füllen. Jedes n-Barrierengebiet 100-3 kann eine maximale Dotierungsmittelkonzentration mindestens zweimal so groß wie die Dotierungsmittelkonzentration der unteren Sektion 100-2 des Drift-Gebiets 100 aufweisen. Beispielsweise weist jedes n-Barrierengebiet 100-3 eine maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1*1014 cm-3 bis 4*1017 cm-3 auf, z.B. eine maximale Dotierungsmittelkonzentration von mindestens 1 *1016 cm-3. Im Gegensatz dazu kann gemäß dieser Variante die obere Sektion 100-1 des Drift-Gebiets, die in den inaktiven Mesen 19 enthalten ist, eine maximale Dotierungsmittelkonzentration im Wesentlichen gleich der maximalen Dotierungsmittelkonzentration der unteren Sektion 100-2 des Drift-Gebiets 100 aufweisen; z.B. gibt es keine n-Barrierengebiete 100-3, die innerhalb der inaktiven Mesen 19 vorgesehen sind.
  • In einer Variante (nicht veranschaulicht) kann der obere pn-Übergang 1051 sogar tiefer angeordnet sein als jeder von dem Boden 155 des Dummy-Grabens 15 und dem Boden 145 des Steuergrabens 14 (wobei dieses Beispiel nicht veranschaulicht ist). In diesem Fall kann eine Distanz entlang der vertikalen Richtung Z zwischen dem Boden 155 des Dummy-Grabens 15 und dem oberen pn-Übergang 1051 kleiner sein als 3 µm, kleiner als 2 µm oder sogar kleiner als 1 µm.
  • Beispielsweise weist das Barrierengebiet 105 eine Dicke entlang der vertikalen Richtung Z innerhalb des Bereichs von 0,1 µm bis 0,5 µm auf, innerhalb des Bereichs von 0,5 µm bis 1 µm oder innerhalb des Bereichs von 1 µm bis 5 µm.
  • Der übliche vertikale Ausdehnungsbereich entlang der vertikalen Richtung Z zwischen dem Barrierengebiet 105 der Gräben, die sich in das Barrierengebiet 105 erstrecken, kann beispielsweise innerhalb des Bereichs von 50 nm bis 3000 nm liegen. In einer Ausführungsform erstreckt sich das Barrierengebiet 105 weiter entlang der vertikalen Richtung Z (d.h. nach unten zu einer tieferen Ebene innerhalb des Halbleiterkörpers 10), verglichen jeweils mit allen oder mindestens den meisten der Gräben.
  • Das Barrierengebiet 105 kann einen spezifischen Widerstand von mehr als 10 Ωcm und von weniger als 1000 Ωcm aufweisen, z.B. von mehr als 100 Ωcm und von weniger als 500 Ωcm, gemäß einer Ausführungsform.
  • Das Barrierengebiet 105 kann mindestens eines von Bor (B), Aluminium (AI), Difluorboryl (BF2), Bortrifluorid (BF3) oder eine Kombination davon aufweisen. Ein jeweiliges dieser Beispiele von Materialien kann als Dotierungsmaterial dienen, gemäß einer Ausführungsform. Ferner kann ein jeweiliges dieser Beispiele von Materialien in den Halbleiterkörper 10 implantiert werden, um so das Barrierengebiet 105 zu bilden.
  • Beispielsweise weist das Barrierengebiet 105 eine elektrisch aktivierte Dotierungsmittelkonzentration von mehr als 1*1014 cm-3 und weniger als 4*1017 cm-3 auf. Diese Dotierungsmittelkonzentration, die z.B. ungefähr 1*1016 cm-3 beträgt, kann mit einer Ausdehnung entlang der vertikalen Richtung Z von mindestens 0,5 µm oder von mindestens 1 µm vorliegen. Ferner kann das Barrierengebiet 105 eine maximale Dotierungsmittelkonzentration in einem Bereich aufweisen, wo sich der Boden 155 des Dummy-Grabens 15 in das Barrierengebiet 105 erstreckt.
  • In einer Ausführungsform ist die Dotierungsmittelkonzentration des Barrierengebiets 105 kleiner als die Dotierungsmittelkonzentration, die in den Kanalgebieten 102 vorliegt. Beispielsweise liegt die maximale Dotierungsmittelkonzentration des Barrierengebiets 105 innerhalb des Bereichs von 1 % bis 80 % der Dotierungsmittelkonzentration, die in dem Kanalgebiet 102 vorliegt.
  • Ein Beispiel eines Verlaufs der Dotierungsmittelkonzentration (CC) von Dotierungsmitteln von dem zweiten Leitfähigkeitstyp entlang der vertikalen Richtung Z ist in 5 veranschaulicht, wobei die durchgehende Linie eine Dotierungsmittelkonzentration von dem zweiten Leitfähigkeitstyp (NA) anzeigt, und die gestrichelte Linie eine Dotierungsmittelkonzentration von dem ersten Leitfähigkeitstyp (ND) anzeigt. Demgemäß kann in einer oberen Sektion, z.B. in der Nähe des ersten Lastanschlusses 11, die Dotierungsmittelkonzentration NA vergleichsweise hoch sein, um so das Kanalgebiet 102 vorzusehen (das nicht ist oder nicht elektrisch verbunden ist mit dem ersten Lastanschluss im Fall der inaktiven Mesa 19, in Abhängigkeit von der Auslegung der inaktiven Mesa 19, wie oben erläutert). Die Dotierungsmittelkonzentration NA fällt dann rasch in einer Sektion der Mesa, wo das Drift-Gebiet 100 (die obere Sektion 100-1) vorliegt. Der Übergang zwischen dem Kanalgebiet 102 und der oberen Sektion 100-1 des Drift-Gebiets 100 kann den ersten pn-Übergang 1021 innerhalb der jeweiligen Mesa bilden. Falls die inaktive Mesa 19 keine Sektion des Kanalgebiets 102 umfasst, wäre der Wert der Dotierungsmittelkonzentration CC zwischen dem Beginn an dem ersten Lastanschluss 11 und dem Beginn des Barrierengebiets 105 demgemäß auf dem Wert, der dem lokalen Minimum LM entspricht, das in 5 veranschaulicht ist, oder darunter. Dann, z.B. vor dem jeweiligen Grabenboden 155, steigt die Dotierungsmittelkonzentration NA (erneut), um so das Barrierengebiet 105 zu bilden. Der Übergang zwischen der oberen Sektion 100-1 des Drift-Gebiets 100 und dem Barrierengebiet 105 bildet den oberen pn-Übergang 1051. Wie veranschaulicht, kann das Barrierengebiet 105 sein Dotierungsmittelkonzentrationsmaximum CCM auf der Tiefenebene aufweisen, die im Wesentlichen identisch ist mit der Ebene, wo der jeweilige Graben endet, z.B. auf der Ebene des Bodens 155 des Dummy-Grabens 15. Die Dotierungsmittelkonzentration NA sinkt dann erneut, um so den unteren pn-Übergang 1052 mit der unteren Sektion 100-2 des Drift-Gebiets 100 zu bilden.
  • Beispielsweise ist das elektrisch potentialfreie Barrierengebiet 105 nicht mit einem definierten elektrischen Potential elektrisch verbunden, z.B. weder mit dem ersten Lastanschluss 11, noch mit dem zweiten Lastanschluss 12, noch mit dem Steueranschluss 13. In einer Ausführungsform ist das elektrisch potentialfreie Barrierengebiet 105 mittels einer Verbindung mit einem hochomigen Widerstandswert mit einem definierten elektrischen Potential verbunden (z.B. mit einem elektrischen Potential eines Kontakts oder mit einem elektrischen Potential eines anderen Halbleitergebiets). Beispielsweise wird durch diese hochohmige Verbindung während eines Schaltvorgangs das elektrische Potential des Barrierengebiets 105 temporär von dem definierten elektrischen Potential entkoppelt. Die Entkopplung kann auf einer Zeitskala des Schaltvorgangs auftreten, z.B. für mindestens 10 ns oder mindestens 100 ns, oder mindestens 10 µs. Beispielsweise beträgt der Widerstandswert der hochohmigen Verbindung mehr als 1*102 Ω oder mehr als 1*106 Ω.
  • In einer Ausführungsform beträgt ein ohmscher Widerstandswert, z.B. gemessen während einer Stillstandsituation, zwischen dem ersten Lastanschluss 11 und dem Barrierengebiet 105 mehr als 1*102 Ω oder mehr als 1 *106 Ω.
  • Um beispielsweise sicherzustellen, dass das Barrierengebiet 105 elektrisch schwebt, erstreckt sich das Barrierengebiet 105 nicht in das Übergangsgebiet 1-5; z.B. kann das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet sein, wie in 1 veranschaulicht.
  • Beispielsweise erstreckt sich das Barrierengebiet 105 nicht in das Übergangsgebiet 1-5. Wie oben erläutert wurde, kann das Übergangsgebiet 1-5 mit einigen der IGBT-Zellen 1-1 ausgestattet sein und daher als aktives Gebiet der Leistungshalbleiter-Vorrichtung 1 angesehen werden, d.h. ein Teil der Leistungshalbleiter-Vorrichtung 1, der auch einen Teil des Laststroms leitet.
  • In einer Ausführungsform enthält das Übergangsgebiet 1-5 weder eine Sektion des elektrisch potentialfreien Barrierengebiets 105, noch irgendein weiteres elektrisch potentialfreies Halbleitergebiet von dem zweiten Leitfähigkeitstyp. Beispielsweise ist kein potentialfreies p-dotiertes Halbleitergebiet in dem Übergangsgebiet 1-5 enthalten.
  • Das Barrierengebiet 105 schwebt elektrisch, und gleichzeitig kann das Barrierengebiet 105 in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen 1-1 angeordnet sein, wie vorstehend erläutert wurde. Somit kann das Barrierengebiet 105 eine Grenzfläche mit den Gräbenisolatoren 142, 152 und 162 bilden. Beispielsweise erstrecken sich der Source-Grabenboden 165 und/oder mindestens der Dummy-Grabenboden 155 in das Barrierengebiet 105, z.B. so dass die Source-Grabenelektrode 161, die Dummy-Grabenelektrode 151 und das Barrierengebiet 105 einen gemeinsamen vertikalen Ausdehnungsbereich entlang der vertikalen Richtung Z von mindestens 100 nm, von mindestens 50 nm oder von mindestens 1000 nm aufweisen (wobei sich das Barrierengebiet 105 weiter entlang der vertikalen Richtung Z verglichen mit den Grabenböden erstrecken kann).
  • Dieser Aspekt wird mit Bezugnahme auf 6A bis C weiter erläutert, die als Beispiel und schematisch eine Sektion eines vertikalen Schnitts der Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen veranschaulichen, wobei 6B eine Fortsetzung von der Sektion von 6A entlang der ersten lateralen Richtung X zeigt, und wobei 6C eine Fortsetzung von der Sektion von 6B entlang der ersten lateralen Richtung X zeigt.
  • Beginnend mit 6A kann der erste Lastanschluss 11 teilweise von einer Isolierstruktur 80, z.B. einer Einkapselung, bedeckt sein. Innerhalb des aktiven Zellgebiets 1-2 ist eine Vielzahl der IGBT-Zellen 1-1 angeordnet, von denen jede die beispielhafte Kontaktschema/Nachbarschaftsbeziehung aufweist, nämlich „oDoSoSkGkSoSoD“. In einer anderen Ausführungsform wird ein anderes Kontaktschema verwendet.
  • Die aktiven Mesen 18 sind mit dem ersten Lastanschluss 11 durch die ersten Kontaktanschluss 113 elektrisch verbunden, und die Source-Elektroden 161 der Source-Gräben 16 sind mit dem ersten Lastanschluss 11 durch zweite Kontaktanschluss 115 elektrisch verbunden. Die Steuerelektroden 141 der Steuergräben 14 und die Dummy-Elektroden 151 der Dummy-Gräben 15 sind mit dem Steueranschluss 13, z.B. durch einen Gate-Runner 135, elektrisch verbunden (siehe 6B).
  • Innerhalb des Übergangsgebiets 1-5 ist eine weitere IGBT-Zelle 1-1 angeordnet, die auch das Kontaktschema „oDoSoSkGkSoSoD“ oder ein von diesem verschiedenes Kontaktschema aufweisen kann. Weiter entlang der ersten lateralen Richtung X sind ein weiterer Dummy-Graben 15, weitere Source-Gräben 16 und ein Steuergraben 14 angeordnet, wobei an diesen angrenzend zwei aktive Mesen 18 angeordnet sind. Daher kann innerhalb des Übergangsgebiets 1-5 ein Teil des Laststroms geleitet werden.
  • Das Grabenmuster kann sich entlang der ersten lateralen Richtung X auch innerhalb des Randabschlussgebiets 1-3 fortsetzen, wobei solche Gräben innerhalb des Randabschlussgebiets 1-3 Source-Gräben 16 sein können. Die Mesen zwischen den Source-Gräben 16 können mit dem ersten Lastanschluss 11 durch die ersten Kontaktanschluss 113 elektrisch verbunden sein. Daher kann die Anordnung der Source-Gräben 16 und der Mesen zwischen diesen Gräben, die mit dem ersten Lastanschluss 11 elektrisch verbunden sind, Ladungsträger-Drainierzellen bilden.
  • Innerhalb des Randabschlussgebiets 1-3 kann ferner ein Halbleiter-Wannengebiet 109 von dem zweiten Leitfähigkeitstyp angeordnet sein. Beispielsweise ist das Wannengebiet 109 p-dotiert und erstreckt sich von der Isolierschicht 112 entlang der vertikalen Richtung Z, z.B. weiter verglichen mit der Gesamtausdehnung der Gräben 14, 15, 16 und 16. Beispielsweise erstreckt sich das Wannengebiet 109 ungefähr so tief in den Halbleiterkörper wie das Barrierengebiet 105.
  • Weiterhin mit Bezugnahme auf 6A kann das Barrierengebiet 105 an dem Übergang zwischen dem aktiven Zellgebiet 1-2 und dem Übergangsgebiet 1-5 enden. Beispielsweise ist das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet und erstreckt sich weder in das Übergangsgebiet 1-5, noch in das Randabschlussgebiet 1-3.
  • Auf der anderen Seite ist das Wannengebiet 109 exklusiv innerhalb des Randabschlussgebiets 1-3 angeordnet und erstreckt sich weder in das Übergangsgebiet 1-5, noch in das aktive Zellgebiet 1-2. Wie oben erläutert wurde, kann das Übergangsgebiet 1-5 gänzlich das aktive Zellgebiet 1-2 umgeben und kann seinerseits gänzlich von dem Randabschlussgebiet 1-3 umgeben sein. Die minimale Breite W des Übergangsgebiets 1-5, d.h. die minimale Distanz zwischen dem Barrierengebiet 105 und dem Wannengebiet 109, beträgt 1 µm, wobei die minimale Breite größer sein kann als 1 µm, z.B. größer als 3 µm, größer als 5 µm oder sogar größer als 10 µm oder als 20 µm. Entlang der Breite W kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • Da das Wannengebiet 109 mit dem ersten Lastanschluss 11 z.B. durch die ersten Kontaktanschluss 113 elektrisch verbunden ist, wie als Beispiel veranschaulicht, kann das elektrische Potential innerhalb des Wannengebiets 109 im Wesentlichen identisch sein mit dem elektrischen Potential des ersten Lastanschlusses 11. Daher kann durch das Übergangsgebiet 1-5 und seine minimale Breite W zuverlässiger sichergestellt werden, dass das Barrierengebiet 105 tatsächlich elektrisch schwebt.
  • In einer Ausführungsform hat das Wannengebiet 109 eine elektrisch aktivierte maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1*1015 cm3 bis 5*1018 cm-3. Es kann sich entlang der vertikalen Richtung Z erstrecken, z.B. weiter als die Gräben 14, 15, 16, z.B. nach unten auf eine Ebene, die im Wesentlichen dem unteren pn-Übergang 1052 entspricht, der zwischen dem Barrierengebiet 105 und dem Drift-Gebiet 100 gebildet ist.
  • Mit nunmehriger Bezugnahme auf 6B kann sich das Wannengebiet 109 entlang der ersten lateralen Richtung X erstrecken, bis es eine Grenzfläche mit einem Halbleiter-VLD- (Variation der lateralen Dotierung) oder JTE- (Übergangsendverlängerung) Gebiet 107 bildet. Das VLD/JTE-Gebiet 107 kann auch von dem zweiten Leitfähigkeitstyp sein und kann eine niedrigere Dotierungsmittelkonzentration als das Wannengebiet 109 aufweisen. Im Allgemeinen ist das Konzept eines solchen VLD- oder JTE-Gebiets innerhalb einer Endstruktur einer Halbleitervorrichtung Fachleuten bekannt, und daher wird hier von der detaillierteren Erläuterung der Funktion des VLD- oder JTE-Gebiets 107 abgesehen. Aus Sicherheitsgründen kann das VLD/JTE-Gebiet 107 gegen das elektrische Potential des Gate-Runners 135 durch eine dickere Oxidschicht 85 isoliert sein, die eine LOCOS-Schicht oder ein vertieftes Feldoxid sein kann. Alternativ dazu können andere Fachleuten bekannte Endkonzepte verwendet werden.
  • Beispielsweise überlappt der Gate-Runner 135 lateral mit jedem von dem Wannengebiet 109 und dem VLD-Gebiet 107.
  • Mit nunmehriger Bezugnahme auf 6C kann das VLD-Gebiet 107 an der Position innerhalb des Randabschlussgebiets 1-3 weit vor dem Chip-Rand 1-4 enden. Das Gebiet zwischen dem Chip-Rand 1-4 und dem Ende des VLD-Gebiets 107 kann im Wesentlichen aus einer unstrukturierten Sektion des Drift-Gebiets 100 bestehen, wobei, in der Nähe des Chip-Rands 1-4, eine Kanalstopperanordnung vorgesehen sein kann. Im Allgemeinen ist auch das Konzept einer Kanalstopperanordnung in der Nähe des Chip-Rands der Leistungshalbleiter-Vorrichtung Fachleuten bekannt. Beispielsweise ist gemäß einer Ausführungsform, die als Beispiel in 6A bis C veranschaulicht ist, zur Bildung der Kanalstopperanordnung ein Kollektorkontakt 121 vorgesehen, der das elektrische Potential des zweiten Lastanschlusses 12 aufweist. Damit verbunden ist eine Elektrode eines Grabens 125. Beispielsweise folgt der Graben 125 dem Verlauf des Endgebiets 1-3 insofern, als er auch das Übergangsgebiet 1-5 gänzlich umgibt. Ferner können Gräben 1251 und 1252 zur Bildung der Kanalstopperanordnung vorgesehen sein. Die Gräben 125, 1251 und 1252 können von einem Halbleitergebiet 127 von dem zweiten Leitfähigkeitstyp flankiert sein.
  • In einer Ausführungsform hat das Barrierengebiet 105 eine laterale Struktur. Beispielsweise ist das Barrierengebiet 105 als lateral strukturierte Schicht gebildet, die sich durch das gesamte aktive Zellgebiet 1-2 erstreckt, bis es eine Grenzfläche mit dem Übergangsgebiet 1-5 bildet. Daher kann das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet sein und erstreckt sich nicht in das Übergangsgebiet 1-5. Innerhalb des aktiven Zellgebiets 1-2 kann das Barrierengebiet 105 lateral strukturiert sein.
  • Beispielsweise sind die IGBT-Zellen 1-1 mit einer lateralen Struktur gemäß einem ersten Layout ausgelegt, das einen ersten Teilungsabstand aufweist, und wobei die laterale Struktur des Barrierengebiets 105 gemäß einem zweiten Layout ausgelegt ist, wobei das zweite Layout einen zweiten Teilungsabstand aufweist, der mindestens zweimal so groß ist wie der erste Teilungsabstand. Daher kann die laterale Struktur des Barrierengebiets 105 gröber sein verglichen mit dem Grabenmuster.
  • Die laterale Struktur des Barrierengebiets 105 kann durch eine Vielzahl von Durchgangspassagen 1053 gebildet werden (im Folgenden auch einfach als „Durchgänge“ bezeichnet). Ein solches Konzept wird als Beispiel in der allgemeinen Weise in 7 veranschaulicht. Beispielsweise kann gemäß dem zweiten Layout jede der Durchgangspassagen 1053 eine maximale laterale Ausdehnung aufweisen, die mindestens zweimal so groß ist wie eine minimale Grabenbreite und/oder eine minimale Mesabreite, die gemäß dem ersten Layout gebildet ist.
  • In einer Ausführungsform sehen der eine oder die mehreren Durchgänge 1053 einen Laststromdurchgang für Ströme unter 10 % oder sogar unter 1 % des Nennlaststroms der Leistungshalbleiter-Vorrichtung 1 vor. Für größere Lastströme trägt das gesamte aktive Zellgebiet 1-2, egal ob Teile bilateral mit dem Barrierengebiet 105 überlappen oder nicht, den Laststrom. Somit muss gemäß einer Ausführungsform für Lastströme unter 10 % oder sogar unter 1 % des Nennlaststroms das Barrierengebiet 105 nicht durchquert werden, sondern kann ein Weg durch einen oder mehrere Durchgänge 1053 verlaufen. Beispielsweise fehlt das Barrierengebiet 105, d.h. weist die Durchgänge 1053 auf, in einer vertikalen Projektion (entlang der vertikalen Richtung Z) der Inversionskanäle, die in den aktiven Mesen 18 induziert werden können, z.B. in einer vertikalen Projektion der Source-Gebiete 101.
  • Der mögliche Effekt, der im vorhergehenden Absatz beschrieben wird, wurde auch im Vorstehenden detaillierter erläutert, nämlich in Bezug auf den ersten Anteil des Gesamtvolumens der aktiven Mesen 18, der nicht lateral mit dem Barrierengebiet 105 überlappt, und den zweiten Anteil des Gesamtvolumens der aktiven Mesen 18, der lateral mit dem Barrierengebiet 105 überlappt.
  • In einer Ausführungsform ist oder sind die eine oder mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie mit mindestens einem Subsatz der Source-Gebiete 101 überlappen.
  • Beispielsweise kann das Barrierengebiet 105 einen „Teppich“ bilden, der innerhalb des aktiven Zellgebiets 1-2 angeordnet ist, und z.B. im Wesentlichen parallel zu jedem von dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 ist, und getrennt von jedem dieser Anschlüsse 11, 12 durch mindestens das Drift-Gebiet 100. Eine solche teppichartige Auslegung des Barrierengebiets 105 kann innerhalb des Halbleiterkörpers 10 derart positioniert sein, dass die Grabenböden 145 und 155 und/oder 165 in das Barrierengebiet 105 eindringen können.
  • Die Durchgänge 1053 können lateral mit einer oder mehreren der aktiven Mesen 18 überlappen. Unter Verfolgung des oben eingeführten visuellen Vokabulars kann das Barrierengebiet 105 daher als „Flickenteppich“ implementiert werden, wobei der eine oder die mehreren Durchgänge 1053 gänzlich mit Sektionen des Drift-Gebiets 100 gefüllt werden können. Die Abmessungen, die Positionen und die Anzahl von Durchgängen 1053 kann beispielsweise gemäß der Zellenauslegung gewählt werden.
  • Das Barrierengebiet 105 kann als durchgehende Sperrschicht innerhalb des aktiven Zellgebiets 1-2 der Leistungshalbleiter-Vorrichtung 1 implementiert werden, z.B. als „Teppich“. Wie oben angegeben wurde, kann sich jeder von den Dummy-Grabenböden 155 und/oder den Steuergrabenböden 145 und/oder den Source-Grabenböden 165 in das Barrierengebiet 105 erstrecken, z.B. können sich der Dummy-Graben 15 und/oder der Steuergraben 14 und/oder der Source-Graben 16 in das Barrierengebiet 105 über mindestens 100 nm, über mindestens 500 nm oder über mindestens 1000 nm erstrecken.
  • Weiterhin mit Bezugnahme auf 7, beispielsweise gemäß Variante A, können die Durchgänge eine Streifenauslegung aufweisen, die im Wesentlichen rechtwinklig zu der Streifenauslegung der IGBT-Zellen 1-1 angeordnet ist. In einer anderen Ausführungsform ist eine zentrale Durchgangspassage 1053 mit großen Ausdehnungen vorgesehen (Variante B). Gemäß Variante B und D ist eine Vielzahl von kleineren Durchgängen 1053 vorgesehen, die gemäß verschiedenen Mustern verteilt werden können.
  • Jeder der Vielzahl von Durchgängen 1053 kann von einer Sektion des Drift-Gebiets 100 gefüllt werden. Somit kann innerhalb der Durchgänge 1053 ein n-dotiertes Halbleitergebiet vorliegen, das eine Dotierungsmittelkonzentration aufweist, die der Dotierungsmittelkonzentration des Drift-Gebiets entspricht. In einer anderen Ausführungsform, die weiter unten detaillierter erläutert wird, können auch einige oder alle der Durchgänge 1053 mit (tieferen) Gräben gefüllt werden.
  • Einige Ausführungsformen sind mit einem Barrierengebiet 105 versehen, dessen Durchgangspassagen 1053 gemäß einer vordefinierten Ausbildungsregel positioniert und bemessen sind. Beispielsweise kann das zweite Layout gemäß der Ausbildungsregel ausgelegt sein. Die Positionen und Abmessungen der Durchgänge 1053 können einen signifikanten Einfluss auf das dynamische Verhalten der Leistungshalbleiter-Vorrichtung 1 ausüben, z.B. hinsichtlich einer Spannungssteigung (dV/dt) während eines Einschaltvorgangs.
  • Beispielsweise ist gemäß einer ersten Maßgabe einer solchen Ausbildungsregel eine Distanz zwischen zwei willkürlichen der Durchgangspassagen 1053, die zueinander benachbart angeordnet sind, kleiner als 1 mm.
  • Eine zweite Maßgabe einer solchen Ausbildungsregel kann sein, dass das Barrierengebiet 105 innerhalb einer Halbleiterschicht des Halbleiterkörpers 10 angeordnet ist., wobei sich die Halbleiterschicht gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstreckt und ein Gesamtvolumen aufweist, wobei die Durchgangspassagen 1053 mindestens 1 % und höchstens 50 % des Gesamtvolumens bilden. Das verbleibende Volumen der Halbleiterschicht, d.h. der p-dotierte Teil des Barrierengebiets 105, kann von Halbleitergebieten von dem zweiten Leitfähigkeitstyp gebildet werden. Wie bereits oben angegeben, d.h., das verbleibende Volumen kann eine Dotierungsmittelkonzentration (siehe Konzentration CC in 5) von mehr als 1*1014 cm-3 und weniger als 4*1017 cm-3 aufweisen, wobei die Dotierungsmittelkonzentration innerhalb einer Ausdehnung entlang der vertikalen Richtung Z von mindestens 0,1 µm oder mindestens 0,5 µm vorliegt.
  • Eine dritte Maßgabe einer solchen Ausbildungsregel kann sein, dass das Barrierengebiet 105, trotz seiner Durchgänge 1053, die inaktiven Mesen 19 miteinander verbindet, die in der Vielzahl von IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2 enthalten sind.
  • Eine vierte Maßgabe einer solchen Ausbildungsregel kann sein, dass die Durchgänge 1053 lateral mit mindestens einem Subsatz der aktiven Mesen 18 des aktiven Zellgebiets 1-2 überlappen. Beispielsweise ist der eine oder sind die mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie lateral mit mindestens einem Subsatz der Source-Gebiete 101 überlappen.
  • Die fünfte Maßgabe einer solchen Ausbildungsregel kann sein, dass die Durchgänge 1053 lateral mit mindestens einem Subsatz der Steuergräben 14 des aktiven Zellgebiets 1-2 überlappen.
  • Eine weitere Maßgabe einer solchen Ausbildungsregel kann sein, dass sich das Barrierengebiet 105 mindestens teilweise in den Subsatz der aktiven Mesen 18 erstreckt, z.B. ohne einen Kontakt mit dem jeweiligen Steuergraben 14 herzustellen, der lateral von der jeweiligen aktiven Mesa 18 flankiert wird. Beispielsweise kann dadurch das Barrierengebiet 105 ausgelegt sein, einen elektrisch leitfähigen Weg zwischen einer Sektion einer jeweiligen des Subsatzes der aktiven Mesen 18 und den Böden 155 der Dummy-Gräben 15 vorzusehen. Daher kann eine Maßgabe der Ausbildungsregel sein, dass die Durchgangspassagen 1053 lateral mit einer oder mehreren der aktiven Mesen 18 der IGBT-Zellen 1-1 überlappen. Beispielsweise kann die Ausbildungsregel spezifizieren, dass die Durchgangspassagen 1053 lateral, in Bezug auf die Gesamtanzahl aktiver Mesen 18, die innerhalb des aktiven Zellgebiets 1-2 vorliegen, mit mindestens 1 % und höchstens 50 % der aktiven Mesen 18 überlappen. Wie oben erläutert, kann die laterale Überlappung zwischen dem Barrierengebiet 105 und einer jeweiligen der aktiven Mesen 18 teilweise auftreten, d.h. das Barrierengebiet 105 muss nicht unbedingt gänzliche mit den jeweiligen aktiven Mesen 18 überlappen, sondern z.B. bis zu 10 %, bis zu 30 % oder bis zu 70 % der Mesabreite der jeweiligen aktiven Mesa 18.
  • Mit Bezugnahme auf 8A bis D, die jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung 1 gemäß einigen Ausführungsformen veranschaulichen, werden Beispiele lateraler Strukturen des Barrierengebiets 105 präsentiert.
  • Mit Bezugnahme auf jede von 8A bis D kann sich das Barrierengebiet 105 gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstrecken. Innerhalb des aktiven Zellgebiets 1-2 kann die Vielzahl von IGBT-Zellen 1-1 vorgesehen sein, von denen jede mindestens einen der Steuergräben 14 umfasst, der lateral, auf jeder Seite, von einer jeweiligen aktiven Mesa 18 flankiert sein kann, von denen jede das Source-Gebiet 101 umfasst, das mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Die IGBT-Zellen 1-1, die in dem aktiven Gebiet 1-2 enthalten sind, können eine Auslegung aufweisen, wie mit Bezugnahme auf 6A bis C erläutert wurde. Die IGBT-Zellen 1-1 weisen eine Streifenauslegung auf, die im Wesentlichen entlang der zweiten lateralen Richtung Y orientiert ist, wie auch oben erläutert wurde. Beispielsweise erstreckt sich jede IGBT-Zelle 1-1 entlang der zweiten lateralen Richtung durch das gesamte aktive Zellgebiet 1-2.
  • In 8A bis D ist eine Vielzahl von Source-Gebieten 101 veranschaulicht, wobei nur einige mit einem jeweiligen Bezugszeichen versehen sind. Beispielsweise bildet jedes der veranschaulichten Source-Gebiete 101 einen Teil von zwei aktiven Mesen 18, zwischen denen ein jeweiliger Steuergraben 14 angeordnet ist, wie in 6A veranschaulicht.
  • Das aktive Zellgebiet 1-2 kann gänzlich von dem Übergangsgebiet 1-5 umgeben sein, das seinerseits gänzlich von dem Randabschlussgebiet 1-3 umgeben sein kann. Das Übergangsgebiet 1-5 und das Randabschlussgebiet 1-3 können in einer Weise ausgelegt sein, wie als Beispiel mit Bezugnahme auf 6A bis C erläutert wurde.
  • Wie in 8A bis D veranschaulicht, kann die laterale Struktur des Barrierengebiets 105, die jeweils von der Anzahl, den Abmessungen und den Positionen der Durchgänge 1053 gebildet oder definiert wird, einen signifikant größeren Abstand aufweisen, verglichen mit dem Abstand, gemäß dem das Layout des Grabenmusters gebildet ist.
  • Beispielsweise können mit Bezugnahme auf 8A die Durchgänge 1053 eine Orientierung im Wesentlichen parallel zu der Orientierung der Streifenauslegung der IGBT-Zellen 1-1 aufweisen. Ein jeweiliger der Durchgänge 1053 kann lateral mit einer Vielzahl benachbarter Gräben und Mesen überlappen. Es wurde oben hervorgehoben, dass es geeignet sein kann, die Durchgänge 1053 derart zu positionieren, dass sie lateral mit mindestens einem Subsatz der aktiven Mesen 18 überlappen, was gemäß der in 8A veranschaulichten Ausführungsform der Fall ist; dort ist die Position der Durchgänge 1053 so gewählt, dass die Durchgänge 1053 mit einem Subsatz der Source-Gebiete 101 überlappen. Daher durchquert ein Laststrom des Subsatzes aktiver Mesen 18 nicht das Barrierengebiet 105, sondern fließt durch seine Durchgänge 1053. Wie weiter in 8A veranschaulicht, können gemäß einer Ausführungsform die Durchgänge 1053 auch an dem Übergang zwischen dem aktiven Zellgebiet 1-2 und dem Übergangsgebiet 1-5 enden.
  • Die in 8B veranschaulichte Ausführungsform entspricht im Wesentlichen der in 8A veranschaulichten Ausführungsform, wobei die Durchgänge 1053 so bemessen und positioniert sind, dass sie gänzlich innerhalb des Barrierengebiets 105 integriert sind, und dass sie das Übergangsgebiet 1-5 nicht schneiden.
  • Gemäß einer Ausführungsform, die schematisch und als Beispiel in 8C veranschaulicht ist, weisen die Durchgänge 1053 eine Orientierung im Wesentlichen rechtwinklig zur Orientierung der Streifenauslegung der IGBT-Zellen 1-1 auf. Eine solche Orientierung, die auch in der perspektivischen Projektion von 9 schematisch und als Beispiel veranschaulicht ist, kann jeweils eine Dämpfung oder ein Vermeiden einer Spannungsschwankung während des Schaltbetriebs der Leistungshalbleiter-Vorrichtung 1 unterstützen. Die in 8D veranschaulichte Ausführungsform entspricht im Wesentlichen der in 8C veranschaulichten Ausführungsform, wobei die Durchgänge 1053 so bemessen und positioniert sind, dass sie gänzlich innerhalb des Barrierengebiets 105 integriert sind, und dass sie das Übergangsgebiet 1-5 nicht schneiden.
  • Mit nunmehriger Bezugnahme auf die Ausführungsformen, die in 10 und 11 schematisch und als Beispiel veranschaulicht sind, können auch einige oder alle der Durchgänge 1053, zusätzlich oder alternativ zu dem Drift-Gebiet 100, mit unteren Sektionen von Gräben der IGBT-Zellen 1-1 gefüllt werden. Beispielsweise werden einige oder alle der Durchgänge 1053 mit unteren Sektionen der Steuergräben 14 gefüllt. Gemäß der in 10 veranschaulichten Ausführungsform kann dies erzielt werden, indem die Steuergräben 14 mit einer größeren gesamten Ausdehnung entlang der vertikalen Richtung Z ausgebildet werden, verglichen mit den Gräben, die nicht die Durchgänge 1053 füllen. Gemäß der in 11 veranschaulichten Ausführungsform kann dies erzielt werden, indem das Barrierengebiet 105 vorgesehen wird, so dass die Durchgänge 1053 innerhalb jeweiliger lokaler Erhöhungen (in Bezug auf die vertikale Richtung Z) angeordnet sind. Weiter unten werden Beispiele von Verfahren zur Herstellung von Strukturen, wie in 10 und 11 veranschaulicht, präsentiert.
  • Wie weiter in 10 und 11 veranschaulicht, ist in einer Ausführungsform das Kontaktschema von dem oben angegebenen Beispiel des Kontaktschemas verschieden, beispielsweise ist das Kontaktschema jeder IGBT-Zelle 1-1 innerhalb des aktiven Zellgebiets 1-2 „oSkGkSoDoD“, jedoch auch gemäß diesem Kontaktschema werden die aktiven Mesen 18 lateral von einem jeweiligen Source-Graben 16 begrenzt.
  • Mit nunmehriger Bezugnahme auf 12 bis 19 werden weitere Beispiele lateraler Strukturen des Barrierengebiets 105 präsentiert. Gemäß jeder der Ausführungsformen, die schematisch und als Beispiel in 12 bis 19 veranschaulicht sind, ist das Kontaktschema für jede IGBT-Zelle 1-1 innerhalb des aktiven Gebiets 1-2 „oDoSoSkGkSoSoD“. In einer anderen Ausführungsform wird jedoch, wie oben angegeben, ein anderes Kontaktschema verwendet, von dem Beispiele weiter oben präsentiert wurden.
  • Beispielsweise mit Bezugnahme auf 12 erstrecken sich die Durchgänge 1053 parallel zu der Streifenauslegung des Steuergrabens 14. Das Barrierengebiet 105 erstreckt sich teilweise in einige der aktiven Mesen 18, die angrenzend an jede Seite des jeweiligen Steuergrabens 14 angeordnet sind. Wie veranschaulicht, können die Durchgänge 1053 entlang der ersten lateralen Richtung X an jeder fünften IGBT-Zelle 1-1 auftreten. Daher kann eine Distanz D zwischen zwei benachbarten Durchgängen 1053 entlang der ersten lateralen Richtung X größer sein als 500 µm, z.B. ungefähr 700 µm betragen. Beispielsweise überlappt daher das Barrierengebiet 105 gänzlich lateral mit mindestens immer genau 80 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Gebiets 1-2. Die verbleibenden 20 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Gebiets 1-2 können lateral mit den Durchgängen 1053 überlappen, z.B. mittels ihres jeweiligen Steuergrabens 14 und ihrer jeweiligen aktiven Mesen 18, wie in 12 veranschaulicht. Ferner, wie auch in 12 veranschaulicht, erstreckt sich das Wannengebiet 109 nicht in das Übergangsgebiet 1-5, und das Barrierengebiet 105 erstreckt sich auch nicht in das Übergangsgebiet 1-5. Stattdessen trennt das Übergangsgebiet 1-5 das Barrierengebiet 105 von dem Wannengebiet 109.
  • Gemäß der in 13 gezeigten Ausführungsform können die Durchgänge 1053 auch jeweils mit einem kleineren rechteckigen Querschnitt versehen sein und gemäß einem Inselmuster innerhalb des aktiven Zellgebiets 1-2 positioniert sein. Jeder der Durchgänge 1053 kann eine Breite entlang der ersten lateralen Richtung X innerhalb des Bereichs von 5 µm bis 20 µm aufweisen, und die Länge entlang der zweiten lateralen Richtung Y innerhalb des Bereichs von 5 µm bis 20 µm.
  • In einer Ausführungsform ist für jeden der Durchgänge 1053 die Breite entlang der ersten lateralen Richtung X größer als die Länge entlang der zweiten lateralen Richtung Y der jeweiligen Durchgänge 1053, z.B. ist das Verhältnis Breite-zu-Länge jedes Durchgangs größer als 2 oder sogar größer als 3. Daher können die Durchgänge eine derartige geometrische Auslegung aufweisen, dass sie sich eher rechtwinklig zu der Streifenauslegung der IGBT-Zellen 1-1 und nicht parallel dazu erstrecken. Eine solche Auslegung kann vorteilhaft sein, um eine unerwünschte Spannungsschwankung/Oszillation an den Steuerelektroden 141 zu vermeiden/zu reduzieren.
  • Entlang der ersten lateralen Richtung X kann jede IGBT-Zelle 1-1 (von denen in 13 nur die Source-Gebiete 101 und die Steuergräben 14 veranschaulicht sind, wobei jedes der veranschaulichten Source-Gebiete 101 mit zwei jeweiligen aktiven Mesen 18 elektrisch verbunden ist, die durch einen jeweiligen Steuergraben 14 voneinander getrennt sind) lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen. Beispielsweise liegt eine Distanz Dx zwischen zwei Durchgängen 1053, die entlang der ersten lateralen Richtung X benachbart sind, innerhalb des Bereichs einiger Mikrometer, z.B. 3 µm bis 5 µm. Ferner kann eine Distanz Dy zwischen zwei Durchgängen 1053, die entlang der zweiten lateralen Richtung Y benachbart sind, innerhalb des Bereichs einiger Mikrometer liegen, z.B. 5 µm bis 20 µm, z.B. ungefähr 15 µm.
  • Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 mit einer Distanz Ds innerhalb des Bereichs von 0,1 µm bis 20 µm positioniert sein. Beispielsweise überlappt jeder Durchgang 1053 lateral mit mindestens drei der Barrierengebiete 101 entlang der zweiten lateralen Richtung Y.
  • Eine ähnliche Auslegung ist schematisch und als Beispiel in 14 veranschaulicht. Entlang der ersten lateralen Richtung X kann jede IGBT-Zelle 1-1 lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen, wobei die Distanz Dy entlang der zweiten lateralen Richtung verglichen mit der in 13 gezeigten Ausführungsform erhöht ist.
  • Beispielsweise überlappen die Durchgänge 1053 lateral nicht mit den Dummy-Gräben 15. Stattdessen erstreckt sich jeder der Dummy-Gräben 15 in das Barrierengebiet 105. Beispielsweise überlappen die Durchgänge 1053 teilweise mit den Steuergräben 14 und den Source-Gräben 16.
  • Die laterale Struktur des Barrierengebiets 105, die schematisch und als Beispiel in 15 veranschaulicht ist, entspricht im Wesentlichen der Struktur, wie in jeder von 13 und 14 veranschaulicht. Demgemäß kann entlang der ersten lateralen Richtung X jede IGBT-Zelle 1-1 lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen, wobei die Distanz Dy entlang der zweiten lateralen Richtung verglichen mit der in 14 gezeigten Ausführungsform erhöht ist. Z.B. liegt die Distanz Dy zwischen zwei Durchgängen 1053, die entlang der zweiten lateralen Richtung benachbart sind, innerhalb des Bereichs einiger Mikrometer, z.B. 1 µm bis 2000 µm.
  • Gemäß einer Variante, die schematisch und als Beispiel in 16 veranschaulicht ist, hat die laterale Struktur des Barrierengebiets 105 ein schachbrettartiges Muster. Gemäß der Ausführungsform bestehen ungefähr 50 % des Gesamtvolumens des Barrierengebiets 105 aus den Durchgängen 1053 (z.B. gefüllt mit jeweiligen Sektionen des Drift-Gebiets 100), und die verbleibenden 50 % des Barrierengebiets 105 sind p-dotierte Gebiete. Beispielsweise kann jeder Durchgang 1053 einen rechteckigen Querschnitt aufweisen. Jeder der Durchgänge 1053 kann eine derartige Breite entlang der ersten lateralen Richtung X aufweisen, dass er mit drei benachbarten IGBT-Zellen 1-1 überlappt, und eine derartige Länge entlang der zweiten lateralen Richtung Y, dass er mit drei benachbarten Source-Gebieten 101 überlappt. Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 innerhalb einer Distanz Ds innerhalb des oben angegebenen Bereichs positioniert sein. Wie veranschaulicht, können gemäß der Ausführungsform von 16 und im Gegensatz zu der in 14 gezeigten Ausführungsform die Durchgänge 1053 lateral mit den Dummy-Gräben 15 überlappen.
  • Gemäß der weiteren Variante, die schematisch und als Beispiel in 17 veranschaulicht ist, verglichen mit der lateralen Struktur, die in 16 gezeigt ist, kann der Volumenanteil der Durchgänge 1053 von 50 % auf weniger als 20 % verringert sein. Jeder der Durchgänge 1053 kann eine derartige Breite entlang der ersten lateralen Richtung X aufweisen, dass er mit drei benachbarten IGBT-Zellen 1-1 überlappt, und eine derartige Länge entlang der zweiten lateralen Richtung Y, dass er mit drei benachbarten Source-Gebieten 101 überlappt. Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 innerhalb einer Distanz Ds innerhalb des oben angegebenen Bereichs positioniert sein. Wiederum, wie veranschaulicht, auch gemäß der Ausführungsform von 17 und im Gegensatz zu der in 14 gezeigten Ausführungsform, können die Durchgänge 1053 lateral mit den Dummy-Gräben 15 überlappen. Ferner kann die Distanz Dx entlang der ersten lateralen Richtung X zwischen zwei benachbarten Durchgängen 1053 die Gesamtbreite von drei benachbarten IGBT-Zellen 1-1 betragen. Die Distanz Dy entlang der zweiten lateralen Richtung Y kann größer sein als die Distanz Dx. Beispielsweise kann die Distanz Dy entlang der zweiten lateralen Richtung Y zwischen zwei benachbarten Durchgängen mindestens das acht-Fache der Distanz Ds betragen.
  • Obwohl die Abmessungen der Durchgänge 1053 in Bezug auf die in 17 gezeigte Ausführungsform unmodifiziert bleiben, kann gemäß der Ausführungsform, die schematisch und als Beispiel in 18 veranschaulicht ist, die Dichte der Durchgänge 1053 erhöht werden, und daher können die Distanzen Dx und Dy verringert werden. Wie weiter in 17 und 18 veranschaulicht, können die Durchgänge 1053 derart positioniert sein, dass zwei Durchgänge 1053, die benachbart sind, mit der Distanz Dy entlang der zweiten lateralen Richtung Y keine laterale Überlappung entlang der ersten lateralen Richtung X aufweisen (wie in 17 veranschaulicht), oder dass zwei Durchgänge 1053, die benachbart sind, mit einer Distanz Dx entlang der ersten lateralen Richtung X keine laterale Überlappung entlang der zweiten lateralen Richtung Y aufweisen (wie in 18 veranschaulicht).
  • Obwohl die Abmessungen der Durchgänge 1053 in Bezug auf die in 17 gezeigte Ausführungsform unmodifiziert bleiben, kann gemäß der Ausführungsform, die schematisch und als Beispiel in 19 veranschaulicht ist, die Dichte der Durchgänge 1053 verringert werden, und daher können die Distanzen Dx und Dy erhöht werden.
  • Weitere Variationen der lateralen Struktur des Barrierengebiets 105 sind möglich. Beispielsweise befolgt jede Variation der lateralen Struktur des Barrierengebiets 105, z.B. wie sie als Beispiel und schematisch in 7 bis 19 veranschaulicht sind, einer oder mehreren Maßgaben einer Ausbildungsregel:
    1. (i) eine Distanz, z.B. die Distanzen Dx und Dy, zwischen zwei willkürlichen der Durchgangspassagen 1053, die zueinander benachbart angeordnet sind, ist kleiner als 1 mm;
    2. (ii) das Barrierengebiet 105 ist innerhalb der Halbleiterschicht des Halbleiterkörpers 10 angeordnet, wobei sich die Halbleiterschicht gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstreckt und ein Gesamtvolumen aufweist, wobei die Durchgangspassagen 1053 mindestens 1 % und höchstens 50 % des Gesamtvolumens bilden. Das verbleibende Volumen der Halbleiterschicht, d.h. der p-dotierte Teil des Barrierengebiets 105, wird von Halbleitergebieten von dem zweiten Leitfähigkeitstyp gebildet;
    3. (iii) das Barrierengebiet 105, ungeachtet seiner Durchgänge 1053, verbindet die inaktiven Mesen 19 miteinander, die in der Vielzahl von IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2 angeordnet sind;
    4. (iv) die Durchgänge 1053 überlappen lateral mit mindestens einem Subsatz der aktiven Mesen 18 des aktiven Zellgebiets 1-2 (beispielsweise ist oder sind die eine oder mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie lateral mit mindestens einem Subsatz der Source-Gebiete 101 überlappen);
    5. (v) die Durchgänge 1053 überlappen lateral mit mindestens einem Subsatz der Steuergräben 14 des aktiven Zellgebiets 1-2;
    6. (vi) das Barrierengebiet 105 erstreckt sich gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 (und nicht in das Übergangsgebiet 1-5);
    7. (vii) das Barrierengebiet 105 erstreckt sich mindestens teilweise in den Subsatz der aktiven Mesen 18 (z.B. ohne einen Kontakt mit dem jeweiligen Steuergraben 14 herzustellen, der lateral von der jeweiligen aktiven Mesa 18 flankiert wird). Beispielsweise kann dadurch das Barrierengebiet 105 ausgelegt sein, einen elektrisch leitfähigen Weg zwischen einer Sektion einer jeweiligen des Subsatzes der aktiven Mesen 18 und den Böden 155 der Dummy-Gräben 15 vorzusehen;
    8. (viii) die laterale Struktur des Barrierengebiets 105 ist gemäß dem zweiten Layout ausgelegt, das den zweiten Teilungsabstand aufweist, der mindestens zweimal so groß ist wie der erste Teilungsabstand (die IGBT-Zellen 1-1 sind mit einer lateralen Struktur gemäß dem ersten Layout ausgelegt, das den ersten Teilungsabstand aufweist, wie oben angegeben);
    9. (ix) wenn vorhanden (z.B. wenn die Leistungshalbleiter-Vorrichtung 1 als RC-IGBT ausgelegt ist), können die Durchgänge 1053 lateral mit n-Typ Emittern überlappen, die mit dem zweiten Lastanschluss 12 elektrisch verbunden sind.
  • Wie oben erläutert wurde, können die Position und/oder die laterale Struktur des Barrierengebiets 150 (z.B. gebildet durch einen oder mehrere Durchgänge, wie in 7 bis 19 veranschaulicht) eine Teilung des Gesamtvolumens der aktiven Mesen 18 in den ersten Anteil und in den zweiten Anteil gestatten, wobei der erste Anteil nicht lateral mit dem Barrierengebiet 105 überlappt, und der zweite Anteil lateral mit dem Barrierengebiet 105 überlappt. Wie oben erläutert, überlappt der erste Anteil der aktiven Mesen 18 lateral mit mindestens einem Durchgang 1053 des Barrierengebiets 105 oder mit einer anderen Sektion des Drift-Gebiets 100, wo das Barrierengebiet 105 nicht vorliegt (z.B. innerhalb des Übergangsgebiets 1-5). Im Gegensatz dazu überlappt der zweite Anteil der aktiven Mesen 18 lateral mit dem Barrierengebiet 105. Beispielsweise durchquert der Laststrom, der von dem zweiten Anteil geleitet wird, das Barrierengebiet 105. Wie oben weiter erläutert wurde, ist in einer Ausführungsform der erste Anteil ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil kann ausgelegt sein, den Laststrom nur zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet. Daher kann der erste Anteil der aktiven Mesen 18 als „Zündvolumen“ angesehen werden, das z.B. während des Einschaltens der Leistungshalbleiter-Vorrichtung 1 den Laststrom zu leiten beginnt, während der zweite Anteil anfänglich inaktiv bleibt. Dann, wenn der Laststrom die Schwelle von mindestens 0,5 % des Nennlaststroms überschreitet (wobei diese Schwelle höher sein kann als 0,5 %, z.B. höher als 1 %, z.B. mindestens 5 % oder mindestens 10 %), kann das Barrierengebiet 105 leitfähiger werden, so dass auch der zweite Anteil den Laststrom tragen kann.
  • Hier wird auch ein Verfahren zur Herstellung einer Leistungshalbleiter-Vorrichtung präsentiert. Ein Flussdiagramm eines Beispiels eines Verfahrens 2 ist schematisch in 20 veranschaulicht. Beispielsweise wird in dem ersten Schritt 2100 ein Halbleiterkörper vorgesehen.
  • Das Verfahren 2 kann so implementiert werden, dass eine Leistungshalbleiter-Vorrichtung vorgesehen wird, die umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von dem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; und ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen jeweils innerhalb des Übergangsgebiets angeordnet sind oder sich in dieses erstrecken.
  • Beispielsweise kann das Verfahren 2 ferner den Schritt 2200 umfassen, während welchem ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp vorgesehen wird, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform wird das Verfahren 2 so implementiert, dass eine Leistungshalbleiter-Vorrichtung vorgesehen wird, die umfasst: einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang der vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von dem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von dem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesen definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit dem Steuergraben gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesen umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist, und mindestens eine inaktive Mesa, die angrezend an den mindestens einen Dummy-Graben angeordnet ist. Der Schritt 2200 kann derart durchgeführt werden, dass ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp vorgesehen wird, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und wobei ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Beispielsweise kann, in Bezug auf beide oben beschriebenen Ausführungsformen des Verfahrens 2, das Barrierengebiet vor der Bildung der Gräben der IGBT-Zellen gebildet werden. In einer anderen Ausführungsform wird das Barrierengebiet gebildet, nachdem die IGBT-Zellen gebildet wurden. In noch einer weiteren Ausführungsform wird das Barrierengebiet während der Bildung der IGBT-Zellen gebildet, z.B. nachdem die Gräben geätzt wurden, und bevor die Gräben mit Grabenelektroden gefüllt werden.
  • Beispiele von Ausführungsformen des Verfahrens 2 können den oben erläuterten Beispielen der Ausführungsformen der Leistungshalbleiter-Vorrichtung 1 entsprechen. Insbesondere kann das Verfahren 2 so durchgeführt werden, dass das Barrierengebiet mit einer lateralen Struktur gebildet wird, wovon Beispiele oben präsentiert wurden, z.B. in Bezug auf 7 bis 19.
  • In einer Ausführungsform des Verfahrens 2 wird die laterale Struktur des Barrierengebiets 105 durch Erzeugen einer homogen dotierten p-Schicht und durch lokales Vorsehen einer n-Typ-Gegendotierung gebildet, um so die Durchgänge 1053 zu bilden.
  • In einer anderen Ausführungsform des Verfahrens 2 wird die laterale Struktur des Barrierengebiets 105 durch Erzeugen einer homogen dotierten p-Schicht und Hindurchdrücken der Schicht durch eine Grabentiefenvariation (siehe 10) erzeugt, z.B. mindestens teilweise bis zu einer Tiefe über die maximale Dotierungsmittelkonzentration hinaus (siehe CCM in 5).
  • In noch einer weiteren Ausführungsform wird die laterale Struktur des Barrierengebiets 105 unter Verwendung einer Maskenanordnung gebildet.
  • Beispielsweise wird das Barrierengebiet 105 mittels einer tiefen Implantation hergestellt, z.B. nach der Bildung der Gräben durch das Vorsehen der Grabenisolatoren 142, 152, 162, 172 und der Polysilicium-Füllung zur Bildung der Grabenelektroden 141, 151, 161, 171. Dann könnte das Erzielen des projizierten Bereichs (z.B. 5 µm, in Abhängigkeit von der Grabentiefe, wie oben erläutert) des Barrierengebiets 105 hohe Implantationsenergien erfordern, z.B. im Bereich von 4 MeV, z.B. im Fall von Bor als Implantationsmaterial. Beispielsweise kann die Maskierung der Implantation durch die Anwesenheit einer flachen Fläche nach der Polysilicium-Füllung der Gräben vereinfacht werden. Die Implantation kann mit hoher Energie auftreten, die Dosis kann jedoch niedrig sein. Daher werden die Grabenisolatoren 142, 152, 162, 172 nicht beschädigt.
  • In einer alternativen Ausführungsform wird das Barrierengebiet 105 vor dem Grabenherstellungsprozess erzeugt. Beispielsweise kann dies durchgeführt werden, indem eine lokale seichte p-Typ-Implantation implementiert wird, gefolgt von einem epitaxialen Wachstum mit einer Zieldicke im Wesentlichen gleich der Grabentiefe. In diesem Fall kann eine langsam diffundierende p-Typ-Art als Implantationsmaterial verwendet werden. Beispielsweise kann eine solche Variante zur Bildung der Ausführungsform gemäß 10 verwendet werden. Die tieferen Steuergräben 14 können gebildet werden, z.B. durch Abstimmen der Graben-Layout-Breite und/oder durch Vorsehen getrennter Grabenätzblöcke für seichtere und tieferen Gräben. Dann erstrecken sich die tieferen Steuergräben 14 entlang der vertikalen Richtung Z über das Barrierengebiet 105 hinaus und dringen in das Drift-Gebiet 100 ein, nämlich seine untere Sektion 100-2, wie in 10 veranschaulicht. In Bezug auf die in 11 veranschaulichte Ausführungsform können die lokalen Erhöhungen des Barrierengebiets 105 erzielt werden, z.B. durch lokales Vorsehen einer Gegendotierung, z.B. durch lokales Durchführen einer n-Typ-Implantation. Alternativ dazu wird nur die p-Typ-Implantation durchgeführt, wobei Implantationsdämpfungselemente an ausgewählten Positionen auf der Fläche des Halbleiterkörpers 10 vorgesehen werden können, z.B. an Positionen, wo ein oder mehrere der bezeichneten Steuergräben 14 zu bilden sind. Aufgrund der Dämpfungselemente wird die Penetrationstiefe der Implantationsionen verringert, wodurch als Ergebnis die lokalen Erhöhungen in dem Barrierengebiet 105 bewirkt werden. Dann können alle Gräben 14, 15, 16, 17 dieselbe Tiefe aufweisen, während sich jene, die lateral mit den lokalen Erhöhungen des Barrierengebiets 105 überlappen, entlang der vertikalen Richtung Z über das Barrierengebiet 105 hinaus erstrecken können und in das Drift-Gebiet 100 eindringen, nämlich seine untere Sektion 100-2, wie in 11 veranschaulicht. Dadurch können die Durchgangspassagen 1053 gemäß einer Ausführungsform gebildet werden. Beispielsweise werden die Dämpfungselemente durch Erzeugen lokaler Stufen auf der Halbleiterkörperfläche gebildet (z.B. durch Plasmaätzen oder vertiefte Opfer-LOCOS), wobei dies von einer p-Typ Implantation und einem erneuten epitaxialen Silicium-Wachstum mit geeigneter Dicke gefolgt werden kann, so dass sich die Gräben geeignet mit dem p-Typ-Implantationsprofil ausrichten.
  • Gemäß einer oder mehreren hier beschriebenen Ausführungsformen wird ein IGBT mit einer Vielzahl von IGBT-Zellen präsentiert, die gemäß einer MPT-Struktur ausgelegt sind, wobei jede IGBT-Zelle einen Steuergraben zum Steuern des Laststroms in mindestens einer aktiven Mesa und mindestens einen Dummy-Graben mit einer Grabenelektrode, die auch mit dem Steueranschluss elektrisch verbunden ist und angrenzend an die mindestens eine inaktiven Mesa angeordnet ist, aufweist, wobei die aktive Mesa und der Boden des Dummy-Grabens durch ein lateral strukturiertes und elektrisch potentialfreies p-dotiertes Barrierengebiet miteinander verbunden sind. Aufgrund einer solchen Verbindung kann während des Schaltbetriebs des IGBT eine Spannungsschwankung an dem Steueranschluss gemäß einer Ausführungsform reduziert werden. Dies kann eine verbesserte dV/dt-Steuerung durch ein Gate-Signal gestatten, z.B. während des Schaltens des IGBT. Ferner kann in einer Ausführungsform die laterale Struktur des p-Barrierengebiets ein Rückschnappen in den Transfer- und Ausgangscharakteristiken des IGBT vermeiden. Beispielsweise wird bei Strömen unter 10 % oder sogar unter 1 % des Nennlaststroms der Laststrom von den aktiven Mesen getragen, die nicht von dem p-Barrierengebiet bedeckt sind (z.B. wo ein Sperrdurchgang ist). Für größere Ströme tragen ein oberer pn-Übergang, der durch einen Übergang zwischen dem Barrierengebiet und dem Drift-Gebiet über dem Barrierengebiet gebildet wird, in einem Vorwärts-Vorspannungsmodus in Bezug auf den Elektronenstrom, und alle aktiven Mesen innerhalb des aktiven Zellgebiets, egal ob sie von einem p-Barrierengebiet bedeckt sind oder nicht, den Laststrom.
  • Oben wurden Ausführungsformen erläutert, die zu Leistungshalbleiter-Vorrichtungen und entsprechenden Herstellungsverfahren gehören. Beispielsweise basieren diese Leistungshalbleiter-Vorrichtungen auf Silicium (Si). Demgemäß kann ein monokristallines Halbleitergebiet oder eine Halbleiterschicht, z.B. der Halbleiterkörper 10 und seine Gebiete/Zonen 100, 101, 102, 105, 107, 108, 109, ein monokristallines Si-Gebiet oder eine Si-Schicht sein. Mit anderen Worten, polykristallines oder amorphes Silicium kann verwendet werden.
  • Es jedoch klar, dass der Halbleiterkörper 10 und seine dotierten Gebiete/Zonen aus einem beliebigen Halbleitermaterial hergestellt werden können, das zur Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele solcher Materialien umfassen, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien, wie Silicium (Si) oder Germanium (Ge), Gruppe IV-Verbindungs-Halbleitermaterialien, wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre Ill-V-Halbleitermaterialien, wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminumgalliumnitrid (AIGaN), Aluminumindiumnitrid (AllnN), Indiumgalliumnitrid (InGaN), Aluminumgalliumindiumnitrid (AIGalnN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben angegebenen Halbleitermaterialien werden auch als „Homoübergangs-Halbleitermaterialien“ bezeichnet. Bei der Kombination von zwei verschiedenen Halbleitermaterialien wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen, ohne darauf beschränkt zu sein, Aluminumgalliumnitrid (AIGaN)-Aluminumgalliumindiumnitrid (AIGalnN), Indiumgalliumnitrid (InGaN)-Aluminumgalliumindiumnitrid (AIGalnN), Indiumgalliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminumgalliumnitrid (AIGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid (InGaN)-Aluminumgalliumnitrid (AIGaN), Silicium-Siliciumcarbid (SixC1-x) und Silicium-SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleiter-Vorrichtungsanwendungen werden aktuell hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.
  • Räumlich bezogene Ausdrücke, wie „unter“, unterhalb", „unten“, „über“, „ober“ und dgl. werden der einfachen Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen der jeweiligen Vorrichtung zusätzlich zu anderen Orientierungen als den in den Figuren dargestellten umfassen. Ferner werden Ausdrücke, wie „erste/r/s“, „zweite/r/s“ und dgl., auch verwendet, um verschiedene Elemente, Gebiete, Sektionen usw. zu beschreiben, und sollen auch nicht einschränkend sein. Ähnliche Ausdrücke beziehen sich in der gesamten Beschreibung auf ähnliche Elemente.
  • Wie hier verwendet, sind die Ausdrücke „haben“, „enthalten“, „aufweisen“, „umfassen“, „zeigen“ und dgl., Ausdrücke mit offenem Ende, die das Vorleigen angegebener Elemente oder Merkmale anzeigen, sie schließen jedoch zusätzliche Elemente oder Merkmale nicht aus.

Claims (26)

  1. Leistungshalbleiter-Vorrichtung (1), umfassend einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12), wobei die Leistungshalbleiter-Vorrichtung (1) ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung (Z) zwischen den Anschlüssen (11, 12) zu leiten, und umfassend: - ein aktives Zellengebiet (1-2) mit einem Driftgebiet (100) von einem ersten Leitfähigkeitstyp; - ein Randabschlussgebiet (1-3) mit einem Wannengebiet (109) von einem zweiten Leitfähigkeitstyp; - eine Vielzahl von IGBT-Zellen (1-1), die innerhalb des aktiven Zellengebiets (1-2) angeordnet sind, wobei jede der IGBT-Zellen (1-1) eine Vielzahl von Gräben (14, 15, 16) umfasst, die sich in das Drift-Gebiet (100) entlang der vertikalen Richtung (Z) erstrecken und die lateral eine Vielzahl von Mesen (18, 19) begrenzen; wobei die Vielzahl an Gräben Folgendes beinhaltet: - mindestens einen Steuergraben (14), der eine Steuerelektrode (141) aufweist; - mindestens einen Dummy-Graben (15), der eine Dummy-Elektrode (151) aufweist, die elektrisch mit der Steuerelektrode (141) gekoppelt ist; - mindestens einen Source-Graben (16), der eine Source-Elektrode (161) aufweist, die elektrisch mit dem ersten Lastanschluss verbunden ist; wobei die Vielzahl an Mesen Folgendes beinhaltet: - mindestens eine aktive Mesa (18), die zwischen dem mindestens einen Steuergraben (14) und dem mindestens einen Source-Graben (16) angeordnet ist; - mindestens eine inaktive Mesa (19), die angrenzend an den mindestens einen Dummy-Graben (15) angeordnet ist; - ein elektrisch potentialfreies Barrierengebiet (105) von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden (155) des Dummy-Grabens (15) als auch ein Boden (165) des Source-Grabens (16) mindestens teilweise in das elektrisch potentialfreie Barrierengebiet (105) erstrecken, und wobei ein Abschnitt des Drift-Gebiets (100), der in einer lateralen Richtung (X, Y) zwischen dem elektrisch potentialfreien Barrierengebiet (105) und dem Wannengebiet (109) angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  2. Leistungshalbleiter-Vorrichtung (1), umfassend: - ein aktives Zellengebiet (1-2) mit einem Drift-Gebiet (100) von einem ersten Leitfähigkeitstyp; - mehrere IGBT-Zellen (1-1), die mindestens teilweise innerhalb des aktiven Zellengebiets (1-2) angeordnet sind, wobei jede der IGBT-Zellen (1-1) mindestens einen Graben (14, 15, 16) umfasst, der sich entlang einer vertikalen Richtung (Z) in das Drift-Gebiet (100) erstreckt; - ein Randabschlussgebiet (1-3), das das aktive Zellengebiet (1-2) umgibt; - ein Übergangsgebiet (1-5), das zwischen dem aktiven Zellengebiet (1-2) und dem Randabschlussgebiet (1-3) angeordnet ist, wobei das Übergangsgebiet (1-5) eine Breite (W) entlang einer lateralen Richtung (X, Y) von dem aktiven Zellengebiet (1-2) zu dem Randabschlussgebiet (1-3) aufweist, wobei wenigstens manche der IGBT-Zellen (1-1) innerhalb des Übergangsgebiets (1-5) angeordnet sind bzw. sich in dieses erstrecken; - ein elektrisch potentialfreies Barrierengebiet (105) von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet (105) innerhalb des aktiven Zellengebiets (1-2) und in Kontakt mit zumindest manchen der Gräben (14, 15, 16) der IGBT-Zellen (1-1) angeordnet ist und wobei sich das elektrisch potentialfreie Barrierengebiet (105) nicht in das Übergangsgebiet (1-5) erstreckt.
  3. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 1 oder 2, wobei das elektrisch potentialfreie Barrierengebiet (105) räumlich, sowohl in als auch entgegen der vertikalen Richtung (Z), von dem Drift-Gebiet (100) begrenzt wird.
  4. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das Barrierengebiet (105) als eine lateral strukturierte Schicht gebildet ist, die sich durch das gesamte aktive Zellengebiet (1-2) hindurch erstreckt.
  5. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die IGBT-Zellen (1-1) mit einer lateralen Struktur gemäß einem ersten Layout ausgelegt sind, das einen ersten Teilungsabstand aufweist, und wobei die laterale Struktur des Barrierengebiets (105) gemäß einem zweien Layout ausgelegt ist, wobei das zweite Layout einen zweiten Teilungsabstand aufweist, der mindestens zweimal so groß ist wie der erste Teilungsabstand.
  6. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 4 oder 5, wobei die laterale Struktur des Barrierengebiets (105) durch eine Vielzahl von Durchgangspassagen (1053) gebildet ist.
  7. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 6, wobei jede der Vielzahl von Durchgangspassagen (1053) entweder mit einer Sektion des Drift-Gebiets (100) oder mit einer Sektion eines Grabens (14) einer jeweiligen der IGBT-Zellen (1-1) gefüllt ist.
  8. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 6 oder 7, wobei ein Abstand zwischen zwei beliebigen der Durchgangspassagen (1053), die benachbart zueinander angeordnet sind, kleiner als 1 mm ist.
  9. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche 6 bis 8, wobei das Barrierengebiet (105) innerhalb einer Halbleiterschicht eines Halbleiterkörpers (10) angeordnet ist, wobei sich die Halbleiterschicht gänzlich und exklusiv innerhalb des aktiven Zellengebiets (1-2) erstreckt und ein Gesamtvolumen aufweist und wobei die Durchgangspassagen (1053) mindestens 1 % und höchstens 50 % des Gesamtvolumens bilden und wobei das verbleibende Volumen der Halbleiterschicht durch Halbleitergebiete des zweiten Leitfähigkeitstyps gebildet wird.
  10. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 9, wobei das verbleibende Volumen eine Dotierungsmittelkonzentration (CC) von mehr als 1 *1014 cm-3 und weniger als 4*1017 cm-3 aufweist, wobei die Dotierungsmittelkonzentration innerhalb einer Ausdehnung entlang der vertikalen Richtung (Z) von wenigstens 0,1 µm vorhanden ist.
  11. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das Barrierengebiet (105) einen spezifischen Widerstand von mehr als 10 Ωcm und von weniger als 1000 Ωcm aufweist und/oder wobei das Barrierengebiet (105) mindestens eines von Bor, Aluminium, Difluorboryl, Bortrifluorid oder eine Kombination davon aufweist.
  12. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei das Barrierengebiet (105) entlang der vertikalen Richtung (Z) durch eine obere Sektion (100-1) des Drift-Gebiets (100) auf der einen Seite und durch eine untere Sektion (100-2) des Drift-Gebiets (100) auf der anderen Seite begrenzt wird, wobei die obere Sektion (100-1) einen Übergang zu Kanalgebieten (102) der IGBT-Zellen (1-1) bildet.
  13. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 12, wobei die Dotierungsmittelkonzentration innerhalb der oberen Sektion (100-1) mindestens zweimal so groß wie innerhalb der unteren Sektion (100-2) ist.
  14. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 2, ferner umfassend einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12), wobei die Leistungshalbleiter-Vorrichtung (1) ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung (Z) zwischen den Lastanschlüssen (11, 12) zu leiten, und wobei jede IGBT-Zelle (1-1) eine Mikromustergrabenstruktur aufzeigt.
  15. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 14, wobei jede IGBT-Zelle (1-1) beinhaltet: - mindestens einen Steuergraben (14) mit einer Steuerelektrode (141); - mindestens einen Dummy-Graben (15) mit einer Dummy-Elektrode (151); - mindestens eine aktive Mesa (18), die angrenzend an den mindestens einen Steuergraben (14) angeordnet ist, wobei die Steuerelektrode (141) ausgelegt ist, ein Steuersignal von einem Steueranschluss (13) der Leistungshalbleiter-Vorrichtung (1) zu empfangen und einen Laststrom in der aktiven Mesa (18) zu steuern; und - mindestens eine inaktive Mesa (19), die angrenzend an den mindestens einen Dummy-Graben (15) angeordnet ist, wobei ein Übergang (191) zwischen dem ersten Lastanschluss (11) und der inaktiven Mesa (19) eine elektrische Isolierung (112) mindestens für Ladungsträger von dem ersten Leitfähigkeitstyp bereitstellt.
  16. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 15, wobei die Steuerelektrode (141) und die Dummy-Elektrode (151) jeweils elektrisch mit dem Steueranschluss (13) gekoppelt sind.
  17. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 1, 15 oder 16, wobei das Barrierengebiet (105) ausgelegt ist, einen elektrisch leitfähigen Pfad zwischen einer Sektion der aktiven Mesa (18) und einem Boden (155) des Dummy-Grabens (15) vorzusehen.
  18. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche 1 und 15 bis 17, wobei das Barrierengebiet (105) die inaktiven Mesen (19), die in der Vielzahl von IGBT-Zellen (1-1) des aktiven Zellengebiets (1-2) enthalten sind, miteinander verbindet.
  19. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche 1 und 15 bis 18, wobei das Barrierengebiet (105) sowohl einen oberen pn-Übergang (1051) als auch einen unteren pn-Übergang (1052) mit dem Drift-Gebiet (100) bildet, wobei der untere pn-Übergang (1052) tiefer als sowohl ein Boden (155) des Dummy-Grabens (15) als auch ein Boden (145) des Steuergrabens (14) angeordnet ist.
  20. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 19, wobei der obere pn-Übergang (1051) innerhalb sowohl der aktiven Mesa (18) als auch der inaktiven Mesa (19) angeordnet ist und/oder wobei sich sowohl der Boden (155) des Dummy-Grabens (15) als auch der Boden (145) des Steuergrabens (14) in das Barrierengebiet (105) erstrecken.
  21. Leistungshalbleiter-Vorrichtung (1) nach 1 oder 20, wobei das Barrierengebiet (105) eine maximale Dotierungsmittelkonzentration (CC) in einem Gebiet aufzeigt, wo sich die Unterseite (155) des Dummy-Grabens (15) in das Barrierengebiet (105) erstreckt.
  22. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche 1 und 15 bis 21, wobei die Durchgangspassagen (1053) lateral mit einer oder mehreren der aktiven Mesen (18) der IGBT-Zellen (1-1) überlappen.
  23. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 22, wobei die Durchgangspassagen (1053) lateral mit Bezug auf die Gesamtanzahl an aktiven Mesen (18), die innerhalb des aktiven Zellengebiets (1-2) vorhanden sind, mit mindestens 1 % und höchstens 50 % der aktiven Mesen (18) überlappen.
  24. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 15 und optional einem zusätzlichen der vorhergehenden Ansprüche, wobei - jede IGBT-Zelle (1-1) ferner wenigstens einen Source-Graben (16) umfasst, der eine Source-Grabenelektrode (161) aufweist, wobei die Source-Grabenelektrode (161) elektrisch mit dem ersten Lastanschluss (11) verbunden ist und wobei: - der mindestens eine Source-Graben (16) zwischen dem Steuergraben (14) und dem Dummy-Graben (15) angeordnet ist; und/oder - die aktive Mesa (18) lateral durch den Steuergraben (14) und den Source-Graben (16) begrenzt wird; und/oder - die inaktive Mesa (19) lateral durch den Source-Graben (16) und den Dummy-Graben (15) begrenzt wird; und/oder - jede IGBT-Zelle (1-1) ferner mindestens einen potentialfreien Graben (17) umfasst, der eine Grabenelektrode (171) aufweist, wobei die Grabenelektrode (171) des potentialfreien Grabens (17) elektrisch potentialfrei ist und wobei: - der mindestens eine potentialfreie Graben (17) zwischen dem Steuergraben (14) und dem Dummy-Graben (15) angeordnet ist; und/oder - der mindestens eine Source-Graben (16) und der mindestens eine potentialfreie Graben (17) zwischen dem Steuergraben (14) und dem Dummy-Graben (15) angeordnet sind; und/oder - in einem vertikalen Querschnitt jeder IGBT-Zelle (1-1) die jeweilige IGBT-Zelle (1-1) ausgelegt ist, zu verhindern, dass der Laststrom den Übergang (191) zwischen der inaktiven Mesa (19) und dem ersten Lastanschluss (11) durchquert; und/oder - jede der aktiven Mesen (18) ein Source-Gebiet (101) von dem ersten Leitfähigkeitstyp beinhaltet, das elektrisch mit dem ersten Lastanschluss (11) verbunden ist und ein Kanalgebiet (102) von einem zweiten Leitfähigkeitstyp aufweist, das das Source-Gebiet (101) und das Drift-Gebiet (100) trennt, wobei in der aktiven Mesa (18) mindestens eine entsprechende Sektion von sowohl dem Source-Gebiet (101), dem Kanalgebiet (102) als auch dem Drift-Gebiet (100) angrenzend an eine Seitenwand (144) des Steuergrabens (14) angeordnet sind.
  25. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 2, wobei das Übergangsgebiet (1-5) das aktive Zellengebiet (1-2) umgibt.
  26. Verfahren (2) zum Herstellen einer Leistungshalbleiter-Vorrichtung (1), wobei die Leistungshalbleiter-Vorrichtung umfasst: ein aktives Zellengebiet (1-2) mit einem Driftgebiet (100) von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen (1-1), die mindestens teilweise innerhalb des aktiven Zellengebiets (1-2) angeordnet sind, wobei jede der IGBT-Zellen (1-1) mindestens einen Graben (14, 15, 16) umfasst, der sich in das Drift-Gebiet (100) entlang einer vertikalen Richtung (Z) erstreckt; ein Randabschlussgebiet (1-3), das das aktive Zellengebiet (1-2) umgibt; und ein Übergangsgebiet (1-5), das zwischen dem aktiven Zellengebiet (1-2) und dem Randabschlussgebiet (1-3) angeordnet ist, wobei das Übergangsgebiet (1-5) eine Breite (W) entlang einer lateralen Richtung (X, Y) von dem aktiven Zellengebiet (1-2) zu dem Randabschlussgebiet (1-3) aufweist, wobei zumindest manche der IGBT-Zellen (1-1) innerhalb des Übergangsgebiets (1-5) angeordnet sind bzw. sich in dieses erstrecken; wobei das Verfahren umfasst: - Bereitstellen (21) eines elektrisch potentialfreien Barrierengebiets (105) von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet (105) innerhalb des aktiven Zellengebiets (1-2) und in Kontakt mit zumindest manchen der Gräben (14, 15, 16) der IGBT-Zellen (1-1) angeordnet ist und wobei sich das elektrisch potentialfreie Barrierengebiet (105) nicht in das Übergangsgebiet (1-5) erstreckt.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030440A1 (ja) 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
US11106854B2 (en) * 2018-08-21 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transition cells for advanced technology processes
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7384750B2 (ja) 2020-06-10 2023-11-21 株式会社東芝 半導体装置
US20220320322A1 (en) 2020-06-18 2022-10-06 Dynex Semiconductor Limited Igbt with a variation of trench oxide thickness regions
CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法
DE112021002612T5 (de) 2021-01-25 2023-03-16 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN116420219A (zh) 2021-05-11 2023-07-11 富士电机株式会社 半导体装置
CN116349006A (zh) 2021-05-11 2023-06-27 富士电机株式会社 半导体装置
JP2022175621A (ja) * 2021-05-14 2022-11-25 株式会社日立製作所 半導体装置
JPWO2023063412A1 (de) 2021-10-15 2023-04-20
US20230139205A1 (en) * 2021-11-02 2023-05-04 Analog Power Conversion LLC Semiconductor device with improved temperature uniformity
KR102383610B1 (ko) * 2021-12-30 2022-04-08 (주) 트리노테크놀로지 동적 스위칭시 전류 및 전압의 슬로프 제어가 가능한 전력 반도체 장치
EP4350778A1 (de) 2022-01-20 2024-04-10 Fuji Electric Co., Ltd. Halbleiteranordnung
JPWO2023139931A1 (de) 2022-01-20 2023-07-27

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012201950A1 (de) * 2011-04-26 2012-10-31 Mitsubishi Electric Corp. Halbleitervorrichtung
DE102014109475A1 (de) * 2013-07-15 2015-01-15 Infineon Technologies Ag Elektronische schaltung mit einem rückwärts leitenden igbt und einer gate-ansteuerschaltung
DE102014117364A1 (de) * 2013-11-27 2015-05-28 Infineon Technologies Ag Halbleitervorrichtung und bipolartransistor mit isoliertem gate mit barrierebereichen
US20150340480A1 (en) * 2014-05-22 2015-11-26 Renesas Electronics Corporation Semiconductor device
US20150349103A1 (en) * 2013-08-15 2015-12-03 Fuji Electric Co., Ltd. Semiconductor device
US20160155831A1 (en) * 2013-07-23 2016-06-02 Eco Semiconductors Limited Mos-bipolar device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913977B2 (en) 2003-09-08 2005-07-05 Siliconix Incorporated Triple-diffused trench MOSFET and method of fabricating the same
JP4723816B2 (ja) 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2005340626A (ja) 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2008251620A (ja) 2007-03-29 2008-10-16 Toyota Motor Corp 半導体装置とその製造方法
DE112009000253B8 (de) * 2008-01-29 2020-06-10 Denso Corporation Halbleitervorrichtung
JP5439763B2 (ja) 2008-08-14 2014-03-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Igbtの製造方法
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP5488691B2 (ja) * 2010-03-09 2014-05-14 富士電機株式会社 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ie型トレンチゲートigbt
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Igbtおよびダイオード
BR112014007671B1 (pt) 2011-09-28 2021-01-26 Toyota Jidosha Kabushiki Kaisha igbt e método de fabricar o mesmo
US9608071B2 (en) 2012-02-14 2017-03-28 Toyota Jidosha Kabushiki Kaisha IGBT and IGBT manufacturing method
JP5979993B2 (ja) 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルie型トレンチゲートigbtの製造方法
JP2014187190A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
US9391149B2 (en) * 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
JP2015056643A (ja) 2013-09-13 2015-03-23 株式会社東芝 半導体装置の製造方法
JP6063915B2 (ja) 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通igbt
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通igbt
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
KR101745776B1 (ko) * 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015210923B4 (de) 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
JP6728953B2 (ja) 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法
US10468510B2 (en) 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US10056370B2 (en) 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6299789B2 (ja) * 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
US9825025B2 (en) 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2018237355A1 (en) 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
CN110140199B (zh) 2017-07-14 2022-07-05 富士电机株式会社 半导体装置
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012201950A1 (de) * 2011-04-26 2012-10-31 Mitsubishi Electric Corp. Halbleitervorrichtung
DE102014109475A1 (de) * 2013-07-15 2015-01-15 Infineon Technologies Ag Elektronische schaltung mit einem rückwärts leitenden igbt und einer gate-ansteuerschaltung
US20160155831A1 (en) * 2013-07-23 2016-06-02 Eco Semiconductors Limited Mos-bipolar device
US20150349103A1 (en) * 2013-08-15 2015-12-03 Fuji Electric Co., Ltd. Semiconductor device
DE102014117364A1 (de) * 2013-11-27 2015-05-28 Infineon Technologies Ag Halbleitervorrichtung und bipolartransistor mit isoliertem gate mit barrierebereichen
US20150340480A1 (en) * 2014-05-22 2015-11-26 Renesas Electronics Corporation Semiconductor device

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