DE102018107568B4 - Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors - Google Patents

Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors Download PDF

Info

Publication number
DE102018107568B4
DE102018107568B4 DE102018107568.5A DE102018107568A DE102018107568B4 DE 102018107568 B4 DE102018107568 B4 DE 102018107568B4 DE 102018107568 A DE102018107568 A DE 102018107568A DE 102018107568 B4 DE102018107568 B4 DE 102018107568B4
Authority
DE
Germany
Prior art keywords
trench
control
electrode
mesa
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018107568.5A
Other languages
English (en)
Other versions
DE102018107568A1 (de
Inventor
Roman Baburske
Christian Jaeger
Johannes Georg Laven
Helmut Maeckel
Alexander Philippou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102018107568.5A priority Critical patent/DE102018107568B4/de
Priority to US16/368,638 priority patent/US10978560B2/en
Priority to CN201910249737.XA priority patent/CN110323274A/zh
Publication of DE102018107568A1 publication Critical patent/DE102018107568A1/de
Application granted granted Critical
Publication of DE102018107568B4 publication Critical patent/DE102018107568B4/de
Priority to US17/208,779 priority patent/US11682700B2/en
Priority to US18/204,635 priority patent/US20230307499A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

Leistungshalbleitertransistor (1), umfassend:- einen an einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12) des Transistors (1) gekoppelten Halbleiterkörper (10), der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp (100) umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen (11, 12) zu leiten;- mindestens eine Leistungseinheitszelle (1-1), die Folgendes enthält:- mindestens einen Steuergraben (14) mit einer Steuergrabenelektrode (141) und mindestens einen Dummy-Graben (15) mit einer Dummy-Grabenelektrode (151), die mit der Steuergrabenelektrode (141) gekoppelt ist;- mindestens eine aktive Mesa (18), die ein Source-Gebiet (101) vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss (11) elektrisch verbunden ist, und ein Kanalgebiet (102) von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet (101) und das Drift-Gebiet (100) trennt, umfasst, wobei in der aktiven Mesa (18) mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet (101), dem Kanalgebiet (102) und dem Drift-Gebiet (100) neben einer Seitenwand (144) des Steuergrabens (14) angeordnet sind, und wobei die Steuergrabenelektrode (141) dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss (13) des Transistors (1) zu empfangen und den Laststrom in der aktiven Mesa (18) zu steuern;- ein Halbleiterbarrieregebiet (105) vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper (10) implementiert ist, wobei sich das Barrieregebiet (105) sowohl mit der aktiven Mesa (18) als auch einem Boden (155) des Dummy-Grabens (15) überlappt; wobei- der mindestens eine Steuergraben (14) ein Gesamtsteuergrabenvolumen aufweist, wobei sich das Volumen der Steuergrabenelektrode (141) auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder- der mindestens eine Dummy-Graben (15) ein Gesamt-Dummy-Grabenvolumen aufweist, wobei sich das Volumen der Dummy-Grabenelektrode (151) auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Patentschrift betrifft Ausführungsformen eines IGBTs und Ausführungsformen eines Verfahrens zur Verarbeitung eines IGBTs. Insbesondere bezieht sich die vorliegende Patentschrift auf Ausführungsformen eines IGBTs mit einer oder mehreren Leistungseinheitszellen und einem Barrieregebiet, zum Beispiel mit Steuerbarkeit von dU/dt und auf entsprechende Verarbeitungsverfahren.
  • HINTERGRUND
  • Viele Funktionen moderner Bauelemente in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen, wie etwa die Umwandlung von elektrischer Energie und das Antreiben eines Elektromotors oder einer elektrischen Maschine, sind auf Leistungshalbleiterbauelemente angewiesen. Zum Beispiel sind Bipolartransistoren mit isoliertem Gate (IGBTs, Insulated Gate Bipolar Transistors), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs, Metal Oxide Semiconductor Field Effect Transistors) und Dioden, um nur einige zu nennen, für verschiedene Anwendungen verwendet worden, einschließlich Schalter in Stromversorgungen und Leistungswandlern, aber nicht darauf beschränkt
  • Ein IGBT umfasst üblicherweise einen Halbleiterkörper, der dazu ausgelegt ist, einen Laststrom entlang einem Laststrompfad zwischen zwei Lastanschlüssen des IGBTs zu führen. Ferner kann der Laststrompfad mittels einer isolierten Elektrode, manchmal als Gate-Elektrode bezeichnet, gesteuert werden. Bei Empfang eines entsprechenden Steuersignals von beispielsweise einer Treibereinheit kann die Steuerelektrode zum Beispiel den IGBT in einen von einem leitenden Zustand und einem sperrenden Zustand versetzen.
  • In einigen Fällen kann die Gate-Elektrode in einem Graben des IGBTs enthalten sein, wobei der Graben eine Streifenkonfiguration oder eine Nadelkonfiguration aufweisen kann.
  • Ferner enthält solch ein Graben gelegentlich mehr als nur eine Elektrode, zum Beispiel zwei oder mehr Elektroden, die getrennt voneinander angeordnet und manchmal auch elektrisch voneinander isoliert sind. Beispielsweise kann ein Graben sowohl eine Gate-Elektrode als auch eine Feldelektrode umfassen, wobei die Gate-Elektrode jeweils von den Lastanschlüssen elektrisch isoliert sein kann, und wobei die Feldelektrode mit einem der Lastanschlüsse elektrisch verbunden sein kann.
  • In der Regel ist es wünschenswert, Verluste, zum Beispiel Schaltverluste, des IGBTs niedrig zu halten. Beispielsweise können niedrige Schaltverluste erzielt werden, indem man kurze Schaltdauern, zum Beispiel eine kurze Einschaltdauer und/oder eine kurze Ausschaltdauer sicherstellt. Andererseits können bei einer gegebenen Anwendung auch Erfordernisse bezüglich einer maximalen Spannungssteilheit (dU/dt) und/oder einer maximalen Laststromsteilheit (dl/dt) bestehen. Solche Steuerbarkeitsanforderungen müssen möglicherweise erfüllt werden. Gleichzeitig ist in der Regel auch eine hohe Effizienz erforderlich.
  • Die JP 2014-135419 A beschreibt einen Leistungshalbleitertransistor mit einer dotierten Schicht, die sich unterhalb eines Hilfsgrabens erstreckt.
  • Die US 5 864 159 A beschreibt einen Leistungshalbleitertransistor, der unterhalb von Elektroden einschließenden Gräben floatende p-dotierte Gebiete aufweist.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform umfasst ein Leistungshalbleitertransistor: einen an einen ersten Lastanschluss und einen zweiten Lastanschluss des Transistors gekoppelten Halbleiterkörper, der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten. Der Leistungshalbleitertransistor umfasst ferner mindestens eine Leistungseinheitszelle, die Folgendes enthält: mindestens einen Steuergraben mit einer Steuergrabenelektrode und mindestens einen Dummy-Graben mit einer Dummy-Grabenelektrode, die mit der Steuergrabenelektrode gekoppelt ist; mindestens eine aktive Mesa, die ein Source-Gebiet vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss elektrisch verbunden ist, und ein Kanalgebiet von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet und das Drift-Gebiet trennt, umfasst, wobei in der aktiven Mesa mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet, dem Kanalgebiet und dem Drift-Gebiet neben einer Seitenwand des Steuergrabens angeordnet sind, und wobei die Steuergrabenelektrode dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss des Transistors zu empfangen und den Laststrom in der aktiven Mesa zu steuern; ein Halbleiterbarrieregebiet vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der aktiven Mesa als auch einem Boden des Dummy-Grabens überlappt. Der mindestens eine Steuergraben weist ein Gesamtsteuergrabenvolumen auf, wobei sich das Volumen der Steuergrabenelektrode auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder der mindestens eine Dummy-Graben weist ein Gesamt-Dummy-Grabenvolumen auf, wobei sich das Volumen der Dummy-Grabenelektrode auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.
  • Gemäß einer Ausführungsform wird ein Verfahren zur Verarbeitung eines Leistungshalbleitertransistors, der einen Halbleiterkörper, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Transistors gekoppelt ist und ein Drift-Gebiet von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten, vorgestellt. Das Verfahren umfasst Bilden einer Leistungseinheitszelle, die Folgendes enthält: mindestens einen Steuergraben mit einer Steuergrabenelektrode und mindestens einem Dummy-Graben mit einer Dummy-Grabenelektrode, die mit der Steuergrabenelektrode gekoppelt ist; mindestens eine aktive Mesa, die ein Source-Gebiet vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss elektrisch verbunden ist, und ein Kanalgebiet von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet und das Drift-Gebiet trennt, umfasst, wobei in der aktiven Mesa mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet, dem Kanalgebiet und dem Drift-Gebiet neben einer Seitenwand des Steuergrabens angeordnet sind, und wobei die Steuergrabenelektrode dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss des Transistors zu empfangen und den Laststrom in der aktiven Mesa zu steuern; ein Halbleiterbarrieregebiet vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der aktiven Mesa als auch einem Boden des Dummy-Grabens überlappt. Der mindestens eine Steuergraben weist ein Gesamtsteuergrabenvolumen auf, wobei sich das Volumen der Steuergrabenelektrode auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder der mindestens eine Dummy-Graben weist ein Gesamt-Dummy-Grabenvolumen auf, wobei sich das Volumen der Dummy-Grabenelektrode auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.
  • Zum Beispiel sind die Dummy-Grabenelektrode als auch die Steuergrabenelektrode mit einem Steueranschluss des IGBTs elektrisch gekoppelt, wobei zum Beispiel der Steueranschluss mit einem Ausgang einer Treibereinheit zum Ansteuern des IGBTs elektrisch verbunden sein kann. Zum Beispiel sind sowohl die Dummy-Grabenelektrode als auch die Steuergrabenelektrode mit dem Steueranschluss des IGBTs elektrisch verbunden, das heißt mittels einer jeweiligen niederohmigen Verbindung. Zum Beispiel kann das elektrische Potenzial der Dummy-Grabenelektrode mit dem elektrischen Potenzial der Steuergrabenelektrode zumindest im Wesentlichen identisch sein. Bei einer anderen Ausführungsform kann sich ein erster ohmscher Widerstand zwischen dem Steueranschluss und der Steuergrabenelektrode von einem zweiten ohmschen Widerstand zwischen dem Steueranschluss und der Dummy-Grabenelektrode unterscheiden. Die Differenz zwischen dem ersten ohmschen Widerstand und dem zweiten ohmschen Widerstand kann zum Beispiel im Bereich von 0 Q bis 100
    liegen. Zum Beispiel ist der zweite ohmsche Widerstand größer als der erste ohmsche Widerstand.
  • Gemäß noch einer weiteren Ausführungsform umfasst ein Leistungshalbleitertransistor einen an einen ersten Lastanschluss und einem zweiten Lastanschluss des Transistors gekoppelten Halbleiterkörper, der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten; und mindestens eine Leistungseinheitszelle, die Folgendes enthält: mindestens einen ersten Graben mit einer ersten Grabenelektrode, die mit einem Steueranschluss des Transistors gekoppelt ist; mindestens einen Source-Graben mit einer Source-Grabenelektrode, die mit dem ersten Lastanschluss elektrisch verbunden ist; mindestens eine erste Mesa, die entlang einer ersten lateralen Richtung durch eine Seitenwand des ersten Grabens und eine Seitenwand des Source-Grabens räumlich begrenzt ist; ein Halbleiterbarrieregebiet von einem zweiten Leitfähigkeitstyp, das in dem Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der ersten Mesa als auch einem Boden des Dummy-Grabens überlappt. Sowohl der erste Graben, der Source-Graben als auch die erste Mesa weisen eine jeweilige Streifenkonfiguration mit einer größeren Gesamterstreckung in einer zweiten lateralen Richtung als in der ersten lateralen Richtung auf, wobei eine Nennmesabreite in der ersten lateralen Richtung der maximale Abstand zwischen der ersten Grabenseitenwand und der Source-Grabenseitenwand ist. Über mindestens 10% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung und in einem jeweiligen vertikalen Querschnitt der ersten Mesa werden mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet, wobei die Nennquerschnittsfläche durch die Nennmesabreite und eine Tiefe des ersten Grabens definiert wird.
  • Gemäß noch einer weiteren Ausführungsform wird ein weiteres Verfahren zur Verarbeitung des Leistungshalbleitertransistors vorgestellt. Der Leistungshalbleitertransistor umfasst einen an einem ersten Lastanschluss und einem zweiten Lastanschluss des Transistors gekoppelten Halbleiterkörper, der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten. Das Verfahren umfasst Bilden mindestens einer Leistungseinheitszelle, wobei die mindestens eine Leistungseinheitszelle Folgendes enthält: mindestens einen ersten Graben mit einer mit einem Steueranschluss des Transistors gekoppelten ersten Grabenelektrode; mindestens einen Source-Graben mit einer mit dem ersten Lastanschluss elektrisch verbundenen Source-Grabenelektrode; mindestens eine erste Mesa, die entlang einer ersten lateralen Richtung durch eine Seitenwand des ersten Grabens und eine Seitenwand des Source-Grabens räumlich begrenzt ist; ein Halbleiterbarrieregebiet von einem zweiten Leitfähigkeitstyp, das in dem Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der ersten Mesa als auch einem Boden des Dummy-Grabens überlappt. Sowohl der erste Graben, der Source-Graben als auch die erste Mesa weisen eine jeweilige Streifenkonfiguration mit einer größeren Gesamterstreckung in einer zweiten lateralen Richtung als in der ersten lateralen Richtung auf, wobei eine Nennmesabreite in der ersten lateralen Richtung der maximale Abstand zwischen der ersten Grabenseitenwand und der Source-Grabenseitenwand ist. Über mindestens 10% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung und in einem jeweiligen vertikalen Querschnitt der ersten Mesa werden mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet, wobei die Nennquerschnittsfläche durch die Nennmesabreite und eine Tiefe des ersten Grabens definiert wird.
  • Zum Beispiel ist der oben genannte erste Graben ein Steuergraben oder ein Dummy-Graben. Die erste Mesa kann eine aktive Mesa oder eine inaktive Mesa sein.
  • Für den Fachmann werden bei Lektüre der folgenden detaillierten Beschreibung und bei Betrachtung der beigefügten Zeichnungen zusätzliche Merkmale und Vorteile ersichtlich.
  • Figurenliste
  • Die Teile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf veranschaulichende Grundzüge der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen einander entsprechende Teile. In den Zeichnungen zeigen:
    • 1 schematisch und beispielhaft einen Abschnitt einer horizontalen Projektion eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 2 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 3 schematisch und beispielhaft Abschnitte von horizontalen Querschnitten eines Barrieregebiets gemäß einigen Ausführungsformen;
    • 4 schematisch und beispielhaft einen Verlauf einer Dotierstoffkonzentration in einem Leistungshalbleitertransistor gemäß einer oder mehreren Ausführungsformen;
    • 5 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 6 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 7 schematisch und beispielhaft Schritte eines Verfahrens zur Verarbeitung eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 8 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 9 schematisch und beispielhaft einen Abschnitt einer perspektivischen Projektion eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 10-16 jeweils schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleitertransistors gemäß einigen Ausführungsformen;
    • 17 schematisch und beispielhaft einen Abschnitt einer perspektivischen Projektion einer Leistungseinheitszelle eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen;
    • 18-19 beide schematisch und beispielhaft einen Abschnitt einer horizontalen Projektion eines Leistungshalbleitertransistors gemäß einigen Ausführungsformen; und
    • 20-22 jeweils schematisch und beispielhaft einen Abschnitt einer horizontalen Projektion eines Leistungshalbleitertransistors gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen spezielle Ausführungsformen als Veranschaulichung gezeigt werden, in denen die Erfindung ausgeübt werden kann.
  • In dieser Hinsicht kann Richtungsterminologie, wie zum Beispiel „oben“, „unten“, „unter“, „vorne“, „hinten“, „rück“, „führender“, „nachlaufender“, „oberhalb“ usw., mit Bezug auf die Ausrichtung der gerade beschriebenen Figuren verwendet werden. Da Teile von Ausführungsformen in einer Vielzahl von verschiedenen Ausrichtungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist keineswegs einschränkend. Es versteht sich, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die nachstehende detaillierte Beschreibung soll daher nicht in einem einschränkenden Sinne verstanden werden, und der Schutzumfang der vorliegenden Erfindung wird durch die angehängten Ansprüche definiert.
  • Es wird nunmehr ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren veranschaulicht werden. Jedes Beispiel wird als Erklärung bereitgestellt und soll die Erfindung nicht einschränken. Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, können beispielsweise bei oder kombiniert mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform zu erhalten. Die vorliegende Erfindung soll solche Modifikationen und Variationen mit einschließen. Die Beispiele werden unter Verwendung einer speziellen Ausdrucksweise beschrieben, die nicht als den Schutzumfang der beiliegenden Ansprüche einschränkend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich veranschaulichenden Zwecken. Der Übersicht halber wurden in den verschiedenen Zeichnungen die gleichen Elemente oder Herstellungsschritte mit denselben Bezugszeichen bezeichnet, sofern nichts anderes angegeben ist.
  • Der Begriff „horizontal“, wie er in dieser Patentschrift verwendet wird, soll eine Ausrichtung im Wesentlichen parallel zu einer horizontalen Fläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann zum Beispiel die Fläche eines Halbleiterwafers oder eines Dies oder eines Chips sein. Zum Beispiel können sowohl die erste laterale Richtung X als auch die zweite laterale Richtung Y, die nachstehend erwähnt werden, horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y senkrecht zueinander sein können.
  • Der Begriff „vertikal“, wie er in dieser Patentschrift verwendet wird, soll eine Ausrichtung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Fläche, das heißt, parallel zu der normalen Richtung der Fläche des Halbleiterwafers/Chips/Dies, angeordnet ist. Zum Beispiel kann die nachstehend erwähnte Erstreckungsrichtung Z eine Erstreckungsrichtung sein, die sowohl zu der ersten lateralen Richtung X als auch der zweiten lateralen Richtung Y senkrecht ist; die Erstreckungsrichtung Z wird hierin somit auch als Vertikalrichtung Z bezeichnet.
  • In dieser Patentschrift wird n-dotiert als „erster Leitfähigkeitstyp“ bezeichnet, während p-dotiert als „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ können entgegengesetzte Dotierungsbeziehungen verwendet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • Im Rahmen der vorliegenden Patentschrift sollen die Begriffe „im ohmschen Kontakt“, „im elektrischen Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Bereichen, Zonen, Abschnitten oder Teilen eines Halbleiterbauelements oder zwischen verschiedenen Anschlüssen eines oder mehrerer Bauelemente oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Abschnitt oder Teil eines Halbleiterbauelements besteht. Außerdem soll im Rahmen der vorliegenden Patentschrift der Begriff „in Kontakt“ beschreiben, dass eine direkte physische Verbindung zwischen zwei Elementen des entsprechenden Halbleiterbauelements besteht; zum Beispiel umfasst ein Übergang zwischen zwei in Kontakt miteinander befindlichen Elementen möglicherweise keine weiteren Zwischenelemente oder dergleichen.
  • Darüber hinaus wird im Rahmen der vorliegenden Patentschrift der Begriff „elektrische Isolierung“, wenn nicht anders angegeben, im Rahmen seines allgemein gültigen Verständnisses verwendet und soll somit beschreiben, dass zwei oder mehr Komponenten separat voneinander angeordnet sind und dass keine ohmsche Verbindung besteht, die jene Komponenten verbindet. Jedoch können elektrisch voneinander isolierte Komponenten nichtsdestotrotz miteinander gekoppelt, zum Beispiel mechanisch gekoppelt und/oder kapazitativ gekoppelt und/oder induktiv gekoppelt, sein. Um ein Beispiel zu nennen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert, und gleichzeitig mechanisch und kapazitiv, zum Beispiel mit Hilfe einer Isolierung, zum Beispiel eines Dielektrikums, miteinander gekoppelt sein.
  • Konkrete in dieser Patentschrift beschriebene Ausführungsformen betreffen einen IGBT, der eine Streifenzellen- oder zellulare Zellenkonfiguration aufweist, wie zum Beispiel einen IGBT, der innerhalb eines Stromrichters oder eines Netzteils verwendet werden kann, ohne darauf beschränkt zu sein. Daher kann bei einer Ausführungsform solch ein IGBT derart ausgelegt sein, dass er einen Laststrom führt, der einer Last zugeführt werden soll und/oder der durch eine Energiequelle bereitgestellt wird. Zum Beispiel kann der IGBT eine oder mehrere (aktive) Leistungshalbleiterzellen, wie zum Beispiel eine monolithisch integrierte IGBT-Zelle und/oder eine monolithisch integrierte RC-IGBT-Zelle umfassen. Solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Mehrere solcher Zellen können ein Zellenfeld bilden, das mit einem aktiven Gebiet des IGBTs angeordnet ist.
  • Der Begriff „Leistungshalbleitertransistor“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Möglichkeiten zum Sperren einer hohen Spannung und/oder Führen eines hohen Stroms beschreiben. Mit anderen Worten ist ein solcher Leistungshalbleitertransistor für einen hohen Strom, typischerweise im Ampere-Bereich, zum Beispiel bis zu mehreren Dutzend oder Hundert Ampere, und/oder hohe Spannungen, typischerweise über 15 V, typischer 100 V und höher, zum Beispiel mindestens bis zu 400 V, gedacht.
  • Zum Beispiel kann der nachstehend beschriebene Leistungshalbleitertransistor ein Halbleitertransistor sein, der eine Streifenzellenkonfiguration oder eine zellulare Zellenkonfiguration aufweist, und kann für den Einsatz als eine Leistungskomponente in einer Anwendung mit einer niedrigen, mittleren und/oder hohen Spannung ausgelegt sein.
  • Zum Beispiel richtet sich der Begriff „Leistungshalbleitertransistor“, wie er in dieser Patentschrift verwendet wird, nicht auf logische Halbleiterbauelemente, die zum Beispiel zum Speichern von Daten, Berechnen von Daten und/oder für andere Arten von halbleiterbasierter Datenverarbeitung verwendet werden.
  • Im Folgenden werden Ausführungsformen vorgestellt, die sich auf Leistungshalbleitertransistoren mit einer IGBT-Konfiguration beziehen. Für den Fachmann liegt jedoch auf der Hand, dass die Beschreibung gleichermaßen für einen Leistungshalbleitertransistor mit einer MOSFET-Konfiguration gelten kann. Somit können die nachfolgend beschriebenen Leistungshalbleitertransistoren als MOSFETs konzipiert werden, indem das nachfolgend erwähnte dotierte Kontaktgebiet 108 entsprechend konzipiert wird (zum Beispiel durch Bereitstellen eines Emitters vom n-Typ statt eines Emitters vom p-Typ).
  • 1 veranschaulicht schematisch und beispielhaft einen Abschnitt einer horizontalen Projektion eines IGBTs 1 gemäß einer oder mehreren Ausführungsformen. 2 veranschaulicht schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts einer Ausführungsform des IGBTs 1 gemäß einer oder mehreren Ausführungsformen. Im Folgenden wird sich sowohl auf 1 als auch auf 2 bezogen.
  • Zum Beispiel umfasst der IGBT 1 einen Halbleiterkörper 10, der mit einem ersten Lastanschluss 11 und einem zweiten Lastanschluss 12 gekoppelt ist. Beispielsweise ist der erste Lastanschluss 11 ein Emitteranschluss, während der zweite Lastanschluss 12 ein Kollektoranschluss sein kann.
  • Der Halbleiterkörper 10 kann ein Drift-Gebiet 100 mit Dotierstoffen vom ersten Leitfähigkeitstyp umfassen. Somit ist das Drift-Gebiet 100 vom ersten Leitfähigkeitstyp. Zum Beispiel werden die Erstreckung des Drift-Gebiets 100 entlang der Erstreckungsrichtung Z und seine Dotierstoffkonzentration in Abhängigkeit von dem Sperrspannungsnennwert, für den der IGBT 1 ausgelegt sein soll, wie dem Fachmann bekannt ist.
  • Ferner kann der erste Lastanschluss 11 auf der Vorderseite des IGBTs 1 angeordnet sein und kann eine Vorderseitenmetallisierung enthalten. Der zweite Lastanschluss 12 kann gegenüber der Vorderseite, zum Beispiel auf einer Rückseite des IGBTs 1, angeordnet sein und kann zum Beispiel eine Rückseitenmetallisierung enthalten. Dementsprechend kann der IGBT 1 eine vertikale Konfiguration aufweisen. Bei einer anderen Ausführungsform können sowohl der erste Lastanschluss 11 als auch der zweite Lastanschluss 12 auf einer gemeinsamen Seite, zum Beispiel beide auf der Vorderseite des IGBTs, angeordnet sein.
  • Der IGBT 1 kann ferner ein aktives Gebiet 1-2, eine inaktive Abschlussstruktur 1-3 und eine Chipkante 1-4 enthalten. Die Chipkante 1-4 kann den Halbleiterkörper 10 lateral abschließen, zum Beispiel kann die Chipkante 1-4 zum Beispiel durch Wafer-Dicing hergestellt worden sein und kann sich entlang der Erstreckungsrichtung Z erstrecken. Die inaktive Abschlussstruktur 1-3 kann zwischen dem aktiven Gebiet 1-2 und der Chipkante 1-4 angeordnet sein, wie in 1 veranschaulicht wird.
  • In der vorliegenden Patentschrift werden die Begriffe „aktives Gebiet“ und „Abschlussstruktur“ auf übliche Weise verwendet, das heißt, das aktive Gebiet 1-2 und die Abschlussstruktur 1-3 können dahingehend ausgelegt sein, die grundlegenden technischen Funktionalitäten, die in der Regel damit verbunden werden, bereitzustellen. Zum Beispiel ist das aktive Gebiet 1-2 des IGBTs 1 dahingehend ausgelegt, den Laststrom zwischen den Anschlüssen 11, 12 zu führen, während die Abschlussstruktur 1-3 den Laststrom nicht leitet, sondern stattdessen Funktionen hinsichtlich des Verlaufs des elektrischen Felds erfüllt, wodurch gemäß einer Ausführungsform das Sperrvermögen, das sichere Abschließen des aktiven Gebiets 1-2 usw. gewährleistet werden. Zum Beispiel kann die Abschlussstruktur 1-3 das aktive Gebiet 1-2 vollständig umgeben, wie in 1 veranschaulicht wird.
  • Das aktive Gebiet 1-2 kann mindestens eine Leistungseinheitszelle 1-1 umfassen. Bei einer Ausführungsform sind mehrere solche Leistungseinheitszellen 1-1 innerhalb des aktiven Gebiets 1-2 enthalten. Die Anzahl von Leistungseinheitszellen 1-1 kann mehr als 100, als 1000 oder sogar mehr als 10.000 betragen.
  • Jede Leistungseinheitszelle 1-1 kann eine Streifenkonfiguration aufweisen, wie in 1 schematisch veranschaulicht wird, wobei die laterale Gesamterstreckung in einer lateralen Richtung, zum Beispiel entlang der zweiten lateralen Richtung Y, jeder Leistungszelle 1-1 und mindestens eine oder mehrere ihrer Komponenten der Gesamterstreckung des aktiven Gebiets 1-2 entlang dieser lateralen Richtung im Wesentlichen entsprechen können. Dies schließt jedoch nicht aus, dass eine oder mehrere Komponenten der jeweiligen Leistungseinheitszelle 1-1 entlang der zweiten lateralen Richtung Y strukturiert sind; zum Beispiel kann bei einer Ausführungsform das unten erwähnte Source-Gebiet (Bezugszahl 101) entlang der zweiten lateralen Richtung Y innerhalb der jeweiligen Leistungseinheitszelle 1-1 strukturiert sein. Zum Beispiel ist das Source-Gebiet nur lokal vorgesehen, mit Unterbrechungsgebieten (zum Beispiel vom zweiten Leitfähigkeitstyp), die benachbarte lokale Source-Gebiete entlang der zweiten lateralen Richtung Y trennen (vgl. Bezugszahl 1015 in 9).
  • Bei einer anderen Ausführungsform kann jede Leistungseinheitszelle 1-1 eine zellulare Konfiguration aufweisen, wobei die lateralen Erstreckungen jeder Leistungseinheitszelle 1-1 wesentlich kleiner sein können als die lateralen Gesamterstreckungen des aktiven Gebiets 1-2.
  • Bei einer Ausführungsform weist jede der mehreren Leistungseinheitszellen 1-1, die in dem aktiven Gebiet 1-2 enthalten sind, den gleichen Aufbau auf. Ein Beispiel für einen derartigen Aufbau wird nun bezüglich 2 beschrieben. Dies schließt jedoch nicht aus, dass das aktive Gebiet 1-2 ferner andere Zellen von einer anderen Art umfasst, zum Beispiel zusätzliche Zellen oder dergleichen (nicht veranschaulicht).
  • Jede Leistungseinheitszelle 1-1 kann sich zumindest teilweise in den Halbleiterkörper 10 erstrecken und mindestens einen Abschnitt des Drift-Gebiets 100 umfassen. Weiterhin kann jede Leistungseinheitszelle 1-1 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Jede Leistungseinheitszelle 1-1 kann dazu ausgelegt sein, einen Teil des Laststroms zwischen den Anschlüssen 11 und 12 zu leiten und eine zwischen den Anschlüssen 11 und 12 angelegte Sperrspannung zu sperren.
  • Zum Steuern des IGBTs 1 kann jede Leistungseinheitszelle 1-1 mit einer Steuerelektrode 141 wirkgekoppelt sein bzw. sie umfassen, wobei diese dazu ausgelegt ist, die jeweilige Leistungseinheitszelle 1-1 selektiv in den leitenden Zustand oder den sperrenden Zustand zu versetzen.
  • Auf das in 2 veranschaulichte Beispiel Bezug nehmend, kann zum Beispiel ein Source-Gebiet 101 mit dem ersten Lastanschluss 11 elektrisch verbunden sein und kann Dotierstoffe vom ersten Leitfähigkeitstyp umfassen, zum Beispiel mit einer wesentlich größeren Dotierstoffkonzentration als das Drift-Gebiet 100. Somit ist das Source-Gebiet 101 vom ersten Leitfähigkeitstyp.
  • Ferner kann ein Kanalgebiet 102 vorgesehen sein, das Dotierstoffe vom zweiten Leitfähigkeitstyp umfasst und das das Source-Gebiet 101 und das Drift-Gebiet 100 voneinander trennt, zum Beispiel isoliert das Kanalgebiet 102 das Source-Gebiet 101 vom Drift-Gebiet 100. Somit kann das Kanalgebiet 102 vom zweiten Leitfähigkeitstyp sein.
  • Die mindestens eine Leistungseinheitszelle 1-1 enthält mindestens einen Steuergraben 14, der die Steuergrabenelektrode 141 aufweist.
  • Ferner kann die mindestens eine Leistungseinheitszelle 1-1 bei einer Ausführungsform mindestens einen Steuergraben 15 mit einer Dummy-Grabenelektrode 151 enthalten. Die Dummy-Grabenelektrode 151 kann mit der Steuergrabenelektrode 141 gekoppelt sein.
  • Zum Beispiel sind sowohl die Dummy-Grabenelektrode 151 als auch die Steuergrabenelektrode 141 mit einem Steueranschluss 13 des IGBTs 1 elektrisch gekoppelt, wobei der Steueranschluss 13 zum Beispiel mit einem Ausgang einer Treibereinheit (nicht veranschaulicht) zum Ansteuern des IGBTs 1 elektrisch verbunden sein kann. Zum Beispiel sind sowohl die Dummy-Grabenelektrode 151 als auch die Steuergrabenelektrode 141 mit dem Steueranschluss 13 des IGBTs 1 elektrisch verbunden, das heißt mittels einer jeweiligen niederohmigen Verbindung (nicht veranschaulicht). Zum Beispiel kann das elektrische Potenzial der Dummy-Grabenelektrode 151 mit dem elektrischen Potenzial der Steuergrabenelektrode 141 zumindest im Wesentlichen identisch sein. Bei einer anderen Ausführungsform kann sich ein erster ohmscher Widerstand zwischen dem Steueranschluss 13 und der Steuergrabenelektrode 141 von einem zweiten ohmschen Widerstand zwischen dem Steueranschluss 13 und der Dummy-Grabenelektrode 151 unterscheiden. Die Differenz zwischen dem ersten ohmschen Widerstand und dem zweiten ohmschen Widerstand kann zum Beispiel im Bereich von 0 Q bis 100 Ω liegen. Zum Beispiel ist der zweite ohmschen Widerstand größer als der erste ohmschen Widerstand.
  • Zum Beispiel können sich sowohl der Steuergraben 14 als auch der Dummy-Graben 15 entlang der Erstreckungsrichtung Z in den Halbleiterkörper 10 erstrecken und können beide einen Isolator 142, 152 enthalten, der die jeweilige Grabenelektrode 141, 151 von dem Halbleiterkörper 10 isoliert.
  • Die Grabenelektroden 141, 151 des mindestens einen Steuergrabens 14 und des mindestens einen Dummy-Grabens 15 können gemäß einer Ausführungsform beide mit dem Steueranschluss 13 des IGBTs 1 elektrisch gekoppelt (zum Beispiel elektrisch verbunden) sein.
  • Zum Beispiel ist der Steueranschluss 13 ein Gate anschluss. Ferner kann der Steueranschluss 13 mit der Steuergrabenelektrode 141 elektrisch verbunden sein und von dem ersten Lastanschluss 11, dem zweiten Lastanschluss 12 und dem Halbleiterkörper 10 zum Beispiel durch mindestens eine Isolationsstruktur 132 elektrisch isoliert sein.
  • Bei einer Ausführungsform kann der IGBT 1 durch Anlegen einer Spannung zwischen dem ersten Lastanschluss 11 und dem Steueranschluss 13 gesteuert werden, um zum Beispiel den IGBT 1 selektiv in den leitenden Zustand oder den sperrenden Zustand zu versetzen.
  • Der IGBT 1 ist zum Beispiel dazu ausgelegt, basierend auf einer Gate-Emitter-Spannung VGE, zum Beispiel auf eine dem Fachmann bekannte prinzipielle Weise des Steuerns, gesteuert zu werden.
  • Bei einer Ausführungsform kann die Dummy-Grabenelektrode 151 auch mit dem Steueranschluss 13 elektrisch verbunden sein und somit das gleiche Steuersignal wie die Steuergrabenelektrode 141 empfangen.
  • Bei einer anderen Ausführungsform kann die Dummy-Grabenelektrode 151 mittels eines Widerstands mit einem Widerstandswert innerhalb des Bereichs von 1*10-3 Ohm bis 1 Ohm, innerhalb des Bereichs von 1 Ohm bis 10 Ohm oder innerhalb des Bereichs von 10 Ohm bis 100 Ohm, mit dem Steueranschluss 13 elektrisch gekoppelt sein.
  • Bei einer anderen Ausführungsform ist die Dummy-Grabenelektrode 151 mit einem zweiten Steueranschluss (nicht veranschaulicht) elektrisch verbunden und empfängt somit ein von dem der Steuergrabenelektrode 141 zugeführten Steuersignal verschiedenes Steuersignal.
  • Ferner kann die mindestens eine Leistungseinheitszelle 1-1 des IGBTs 1 mindestens eine mit dem ersten Lastanschluss 11 elektrisch verbundene aktive Mesa 18 aufweisen, wobei die aktive Mesa 18 das Source-Gebiet 101, das Kanalgebiet 102 und einen Teil des Drift-Gebiets 100 umfasst, wobei in der aktiven Mesa 18 jeweilige Abschnitte dieser Gebiete 101, 102, 100 neben einer Seitenwand 144 des Steuergrabens 14 angeordnet sein können, wie in 2 beispielhaft veranschaulicht wird. Zum Beispiel ist sowohl das Source-Gebiet 101 als auch das Kanalgebiet 102 zum Beispiel mittels eines Kontaktsteckers 111 mit dem ersten Lastanschluss 11 elektrisch verbunden.
  • Ferner kann die Steuergrabenelektrode 141 (hierin auch als Steuergrabenelektrode 141 bezeichnet) dazu ausgelegt sein, ein Steuersignal von dem Steueranschluss 13 zu empfangen und den Laststrom in der aktiven Mesa 18 zum Beispiel durch Induzieren eines Inversionskanals in dem Kanalgebiet 102 zu steuern, um den IGBT 1 in einen leitenden Zustand zu versetzen. Somit kann ein Übergang 181 zwischen dem ersten Lastanschluss 11 und der aktiven Mesa 18 eine Schnittstelle für den Laststrom zum Übergang von dem ersten Lastanschluss 11 in den Halbleiterkörper 10 und/oder umgekehrt bereitstellen.
  • Die Steuergrabenelektroden 141 aller Leistungseinheitszellen 1-1, die in dem aktiven Gebiet 1-2 enthalten sind, können zum Beispiel mit dem Steueranschluss 13 elektrisch verbunden sein.
  • Zusätzlich zu der in der mindestens einen Leistungseinheitszelle 1-1 enthaltenen aktiven Mesa 18 kann die mindestens eine Leistungseinheitszelle 1-1 des IGBTs 1 mindestens eine zum Beispiel neben dem mindestens einen Dummy-Graben 15 angeordnete inaktive Mesa 19 aufweisen, wobei ein Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolation mindestens für Ladungsträger vom ersten Leitfähigkeitstyp bereitstellt.
  • Bei einer Ausführungsform kann die Leistungseinheitszelle 1-1 dazu ausgelegt sein, zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 überquert. Zum Beispiel gestattet die inaktive Mesa 19 nicht das Induzieren eines Inversionskanals. Im Gegensatz zu der aktiven Mesa 18 leitet die inaktive Mesa 19 gemäß einer Ausführungsform nicht den Laststrom während des leitenden Zustands des IGBTs 1. Zum Beispiel kann die inaktive Mesa 19 als eine außer Betrieb genommene Mesa angesehen werden, die nicht zum Zweck des Führens des Laststroms verwendet wird. Dazu muss die inaktive Mesa 19 nicht zwangsweise ausschließlich aus einem leitenden Halbleitermaterial hergestellt sein, sondern kann zum Beispiel auch oxidierte Teile oder Teile mit anderem Isoliermaterial enthalten.
  • Unter Bezugnahme auf 2 und 5 sollen zwei Varianten der aktiven Mesa 18 erläutert werden. Unter Bezugnahme auf 5 kann zum Beispiel bei einer ersten Variante das Source-Gebiet 101 auf beiden Seiten des Kontaktsteckers 111 angeordnet sein, zum Beispiel berühren beide Abschnitte des Source-Gebiets 101 mit ihren Innenseiten den Kontaktstecker 111 und mit ihren Außenseiten die Grabenseitenwände (zum Beispiel 144 und 154 (oder 164), die die aktive Mesa 18 räumlich begrenzen. Bei dieser ersten Variante kann die aktive Mesa 18 entlang ihrer gesamten Erstreckung in der ersten lateralen Richtung X, das heißt entlang ihrer gesamten Breite, als aktiv betrachtet werden. Nunmehr erneut auf 2 Bezug nehmend, ist die aktive Mesa 18 bei einer zweiten Variante nicht entlang ihrer gesamten Breite aktiv, sondern in einen aktiven Teil und einen inaktiven Teil unterteilt, wobei jeder der Teile den gleichen Anteil des Gesamtmesavolumens haben kann. Zum Beispiel ist das Source-Gebiet 101 nur zwischen dem Kontaktstecker 111 und der Seitenwand 144 des Steuergrabens 14 vorhanden. In dem Teil, in dem das Source-Gebiet 101 vorhanden ist, kann die aktive Mesa 18 aktiv sein, zum Beispiel einen Teil des Laststroms leiten. Auf der anderen Seite des Kontaktsteckers 111, die zum Beispiel zu einer anderen Art von Graben als dem Steuergraben, zum Beispiel einem Dummy-Graben oder einem Source-Graben (weiter unten erwähnt), weist, kann die aktive Mesa 18 ihren inaktiven Teil haben; dort kann aufgrund des Fehlens des Source-Gebiets 101 kein Inversionskanal induziert werden, und somit kann kein Teil des Laststroms geleitet werden.
  • Die Beschreibung der inaktiven Mesa 19 kann hierin analog für den inaktiven Teil der aktiven Mesa 18 gelten.
  • Bei einer ersten Ausführungsform der inaktiven Mesa 19 ist die inaktive Mesa 19 mit dem ersten Lastanschluss 11 nicht elektrisch verbunden, sondern zum Beispiel mittels einer Isolationsschicht 112 elektrisch davon isoliert. Bei dieser Ausführungsform stellt der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolation nicht nur für Ladungsträger vom ersten Leitfähigkeitstyp, sondern auch für Ladungsträger vom zweiten Leitfähigkeitstyp bereit. Dazu umfasst die inaktive Mesa 19 in einer Variante weder einen Abschnitt des Source-Gebiets 101 noch einen Abschnitt des Kanalgebiets 102, noch wird die inaktive Mesa 19 mittels eines Kontaktsteckers (vgl. Bezugszahl 111) kontaktiert, wie in 2 veranschaulicht wird. Bei einer anderen Variante kann die inaktive Mesa 19 auf ähnliche Weise wie die aktive Mesa 18 ausgelegt sein, indem sie zum Beispiel ebenfalls einen Abschnitt des Source-Gebiets 101 und/oder einen Abschnitt des Kanalgebiets 102 umfasst, wobei der Unterschied zu der aktiven Mesa 18 beinhaltet, dass weder der Abschnitt des Source-Gebiets 101 (falls vorhanden) noch der Abschnitt des Kanalgebiets 102 der inaktiven Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Gemäß der ersten Ausführungsform der inaktiven Mesa 19 überquert überhaupt kein Strom den Übergang 191.
  • bei einer zweiten Ausführungsform der inaktiven Mesa 19 kann die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein, während der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolation nur für Ladungsträger vom ersten Leitfähigkeitstyp bereitstellt, aber nicht für Ladungsträger vom zweiten Leitfähigkeitstyp. Mit anderen Worten kann bei dieser zweiten Ausführungsform die inaktive Mesa 19 dazu ausgelegt sein, zu gestatten, dass ein Strom von Ladungsträgern vom zweiten Leitfähigkeitstyp, zum Beispiel ein Lochstrom, den Übergang 191 passiert. In Abhängigkeit von dem elektrischen Potenzial der Grabenelektrode des Grabens neben der inaktiven Mesa 19, zum Beispiel der Dummy-Grabenelektrode 151, kann solch ein Lochstrom möglicherweise nur vorübergehend entstehen, zum Beispiel kurz vor dem Ausführen eines Abschaltvorgangs, um zum Beispiel die in dem Halbleiterkörper 10 vorliegende Gesamtladungsträgerkonzentration zu reduzieren. Wie oben angeführt wurde, kann bei dieser zweiten Ausführungsform die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Zum Beispiel kann ein dotiertes Kontaktgebiet (nicht veranschaulicht) mit Dotierstoffen vom zweiten Leitfähigkeitstyp (das von dem unten erwähnten Barrieregebiet 105 verschieden ist) der inaktiven Mesa 19 zum Beispiel mittels eines Kontaktsteckers ähnlich dem oder identisch mit dem Typ des Kontaktsteckers 111, der zum Kontaktieren der aktiven Mesa 18 verwendet werden kann, mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Das dotierte Kontaktgebiet (nicht veranschaulicht) mit Dotierstoffen vom zweiten Leitfähigkeitstyp kann den Abschnitt des Drift-Gebiets 100, der innerhalb der inaktiven Mesa 19 vorhanden ist, von dem ersten Lastanschluss 11 isolieren. Beispielsweise gibt es gemäß der zweiten Ausführungsform der inaktiven Mesa 19 innerhalb der inaktiven Mesa 19 kein mit Dotierstoffen vom ersten Leitfähigkeitstyp dotiertes Gebiet, das mit dem ersten Lastanschluss 11 elektrisch verbunden ist.
  • Die oben veranschaulichte erste Ausführungsform und zweite Ausführungsform der inaktiven Mesa 19 (bzw. des inaktiven Teils der aktiven Mesa 18) können das Bereitstellen der Konfiguration der Leistungseinheitszelle 1-1 gestatten, um zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 überquert.
  • Die inaktive Mesa 19 kann durch den Steuergraben 14 und einen weiteren Graben, zum Beispiel den Dummy-Graben 15 und einen anderen Grabentyp, lateral begrenzt sein, was unten weiter erläutert werden wird. Weitere optionale Aspekte der inaktiven Mesa 19 werden unten beschrieben. Zum Beispiel ist, obwohl die Dummy-Grabenelektrode 151 in einem Beispiel mit dem Steueranschluss 13 elektrisch verbunden sein kann, die Dummy-Grabenelektrode 151 nicht dazu ausgelegt, den Laststrom in der inaktiven Mesa 19 zu steuern, da die inaktive Mesa 19 (bzw. der inaktive Teil der aktiven Mesa 18) gemäß einer Ausführungsform das Induzieren eines Inversionskanals innerhalb der inaktiven Mesa 19 nicht gestattet. Somit kann bei einer Ausführungsform die Konfiguration der Dummy-Grabenelektrode 151, den Laststrom nicht zu steuern, durch Positionieren des Dummy-Grabens 15 zwischen und neben zwei inaktiven Mesas 19 bzw. zwischen und neben den inaktiven Teilen von zwei aktiven Mesas 18 bzw. zwischen und neben einer inaktiven Mesa 19 auf einer Seite und neben einem inaktiven Mesateil einer aktive Mesa 18 auf der anderen Seite, erreicht werden.
  • Die mindestens eine Leistungseinheitszelle 1-1 des IGBTs 1 kann einen Halbleiterbarrieregebiet 105 (im Folgenden als Barrieregebiet bezeichnet) aufweisen, das in dem Halbleiterkörper 10 implementiert ist und Dotierstoffe vom zweiten Leitfähigkeitstyp umfasst. Somit kann das Barrieregebiet 105 vom zweiten Leitfähigkeitstyp sein.
  • Bei einer Ausführungsform kann sich das Barrieregebiet 105 sowohl mit der aktiven Mesa 18 als auch einem Boden 155 des Dummy-Grabens 15 überlappen, wie zum Beispiel in 2 veranschaulicht wird. Wie auch in 8 deutlich veranschaulicht wird, kann sich das Barrieregebiet 105 mit mindestens 50% einer Breite (zum Beispiel entlang der ersten lateralen Richtung X) der aktiven Mesa 18 überlappen. Die Breite kann am Kanalgebiet 102 vorliegenden. Zum Beispiel ist die Breite die maximale Breite der aktiven Mesa 18.
  • Bei einer Ausführungsform kann sich das Barrieregebiet 105 mit mehr als 50% der Breite der aktiven Mesa 18, zum Beispiel mit der gesamten ersten Breite der aktiven Mesa 18 und wahlweise auch mit der gesamten Breite des Dummy-Grabens 15, überlappen.
  • An dieser Stelle sei betont, dass das Barrieregebiet 105 elektrisch floatend sein kann und dass die laterale Überlappung auch dann gebildet sein kann, wenn die mindestens eine Leistungseinheitszelle 1-1 die inaktive Mesa 19 nicht umfasst. Wie veranschaulicht kann sich das Barrieregebiet 105 ferner auch mit dem Steuergraben 14 überlappen, zum Beispiel mit dem Boden 145 der Steuergrabens 14, zum Beispiel mit dem gesamten Boden 145 der Steuergrabens 14.
  • Unabhängig von der lateralen Überlappung kann das Barrieregebiet 105 bei einer Ausführungsform elektrisch floatend sein. Zum Beispiel ist das Barrieregebiet 105 nicht elektrisch mit einem definierten elektrischen Potenzial verbunden, zum Beispiel weder mit dem ersten Lastanschluss 11 noch mit dem zweiten Lastanschluss 12 noch mit dem Steueranschluss 13. Bei einer Ausführungsform kann das elektrisch floatende Barrieregebiet 105 mittels einer einen hohen ohmschen Widerstand aufweisenden Verbindung mit einem definierten elektrischen Potenzial verbunden sein (zum Beispiel mit einem elektrischen Potenzial eines Kontakts oder mit einem elektrischen Potenzial eines anderen Halbleitergebiets). Mittels der hochohmigen Verbindung kann das elektrische Potenzial des Barrieregebiets 105 während eines Schaltvorgangs des IGBTs 1 zum Beispiel vorübergehend von dem definierten elektrischen Potenzial entkoppelt werden. Das Entkoppeln kann auf einer Zeitskala des Schaltvorgangs erfolgen, zum Beispiel für mindestens 10 ns oder mindestens 100 ns oder mindestens 10 µs. Zum Beispiel beträgt der Widerstand der hochohmigen Verbindung mehr als 1*102 Q oder mehr als 1*106 Ω. Bei einer Ausführungsform beträgt ein ohmscher Widerstand, zum Beispiel gemessen während einer Stillstandsituation, zwischen dem ersten Lastanschluss 11 und dem Barrieregebiet 105 mehr als 1*102 Q oder mehr als 1*106 Ω. Zur Gewährleistung, dass das Barrieregebiet 105 elektrisch floatend ist, erstreckt sich das Barrieregebiet 105 bei einer Ausführungsform zum Beispiel nicht in die inaktive Abschlussstruktur 1-3; das Barrieregebiet 105 kann zum Beispiel ausschließlich im aktiven Gebiet 1-2 angeordnet sein.
  • Bei einer Ausführungsform ist das Barrieregebiet 105 dazu ausgelegt, eine elektrisch leitende Bahn zwischen einem Abschnitt der aktiven Mesa 18 und dem Boden 155 des Dummy-Grabens 15 bereitzustellen. Somit kann das Barrieregebiet 105 dazu ausgelegt sein, das elektrische Potenzial des Abschnitts der aktiven Mesa 18 zu dem Boden 155 des Dummy-Grabens 15 zu leiten.
  • Ferner kann das Barrieregebiet 105 zwei oder mehr Dummy-Grabenböden 155 miteinander verbinden. Zum Beispiel verbindet das Barrieregebiet 105 Dummy-Grabenböden benachbarter Leistungseinheitszellen 1-1 miteinander.
  • Das Barrieregebiet 105 kann gemäß einer Ausführungsform einen spezifischen Widerstand von über 10 Ωcm und unter 1000 Ωcm, zum Beispiel über 100 Ωcm und unter 500 Ωcm, aufweisen.
  • Das Barrieregebiet 105 kann mindestens eines von Bor (B), Aluminium (Al), Difluorboryl (BF2), Bortrifluorid (BF3) oder einer Kombination davon enthalten. Ein jeweiliges dieser beispielhaften Materialien kann gemäß einer Ausführungsform als das Dotierstoffmaterial dienen. Weiterhin kann ein jeweiliges dieser beispielhaften Materialien in den Halbleiterkörper 10 implantiert werden, um das Barrieregebiet 105 zu bilden.
  • Bei einer Ausführungsform wird das Bilden des Barrieregebiets 105 gemäß einem selbstjustierten Prozess durchgeführt. Zum Beispiel können Ausnehmungen in den Halbleiterkörper 10 geätzt werden, um die Gräben 14, 15 (und wahlweise auch die Gräben 16 und/oder 17) zu bilden. Der Dotierstoffe zum Bilden des Barrieregebiets 105 kann so in die geätzten Ausnehmungen implantiert werden, dass er zum Beispiel ausschließlich die Ausnehmungsböden (und nicht die Ausnehmungsseitenwände) durchdringt. Bei einer Ausführungsform werden das Kanalgebiet 102 und das Barrieregebiet 105 mittels eines oder mehrerer Verarbeitungsschritte einer gemeinsamen Implantation gebildet.
  • Zum Beispiel weist das Barrieregebiet 105 eine Dotierstoffkonzentration über 1*1014 cm-3 und unter 1*1018 cm-3 auf. Die Dotierstoffkonzentration, die zum Beispiel etwa 1*1016 cm-3 beträgt, kann mit einer Erstreckung entlang der Erstreckungsrichtung Z von mindestens 0,5 µm oder von mindestens 1 µm vorliegen.
  • Ferner kann das Barrieregebiet 105 eine maximale Dotierstoffkonzentration in einem Gebiet aufweisen, in dem sich der Boden 155 des Dummy-Grabens 15 in das Barrieregebiet 105 erstreckt. Gemäß dem oben beschriebenen beispielhaften Verarbeitungsschritt kann die gleiche maximale Dotierstoffkonzentration dort vorliegen, wo sich andere Grabenböden (zum Beispiel Bezugszahlen 145, 165, 175) in das Barrieregebiet 105 erstrecken.
  • Ein beispielhafter Verlauf der Dotierstoffkonzentration von Dotierstoffen vom zweiten Leitfähigkeitstyp entlang der Erstreckungsrichtung Z wird in 4 veranschaulicht. Solch ein Verlauf kann sowohl in der aktiven Mesa 18 als auch der inaktiven Mesa 19 vorliegen. Dementsprechend kann in einem oberen Abschnitt der jeweiligen Mesa 18/19, zum Beispiel in der Nähe des ersten Lastanschlusses 11, die Dotierstoffkonzentration CC vergleichsweise hoch sein, um das Kanalgebiet 102 bereitzustellen (das zum Beispiel im Fall der inaktiven Mesa 19 mit dem ersten Lastanschluss nicht elektrisch verbunden ist). Die Dotierstoffkonzentration CC nimmt dann in einem Abschnitt der Mesa, in dem das Drift-Gebiet 100 vorliegt, schnell ab. Wie dem Fachmann bekannt ist, kann der Übergang zwischen dem Kanalgebiet 102 und dem Drift-Gebiet 100 einen ersten pn-Übergang 1021 innerhalb der jeweiligen Mesa bilden. Falls die inaktive Mesa 19 keinen Abschnitt des Kanalgebiets 102 umfasst, würde der Wert der Dotierstoffkonzentration CC zwischen dem Beginn am ersten Lastanschluss 11 und dem Beginn des Barrieregebiets 105 entsprechend auf einem Wert liegen, der dem in 2 veranschaulichten lokalen Minimum LM entspricht. Dann nimmt die Dotierstoffkonzentration CC vor dem jeweiligen Grabenboden 145/155 zum Beispiel (wieder) zu, um das Barrieregebiet 105 zu bilden. Wie veranschaulicht wird, kann das Barrieregebiet 105 ihr Dotierstoffkonzentrationsmaximum CCM auf der niedrigen Höhe aufweisen, die mit der Höhe, auf der der jeweilige Graben abschließt, zum Beispiel auf der Höhe des Bodens 155 des Dummy-Grabens 15, im Wesentlichen identisch ist.
  • Hinsichtlich beispielhafter räumlicher Abmessungen des Barrieregebiets 105 kann sich das Barrieregebiet 105 in die aktive Mesa 18 und von dort unter den Boden 145 des Steuergrabens 14 und über die inaktive Mesa 19 erstrecken, um mit dem Boden 155 des Steuergrabens 15 zu koppeln. Bei einer Ausführungsform kann sich sowohl der Boden 155 des Dummy-Grabens 15 als auch der Boden 145 des Steuergrabens 14 in das Barrieregebiet 105 erstrecken.
  • Das Barrieregebiet 105 kann mittels mindestens eines Teils des Drift-Gebiets 100 von dem Kanalgebiet 102 getrennt sein. Zum Beispiel kann das Barrieregebiet 105 einen „Teppich“ bilden, der parallel sowohl zu dem ersten Lastanschluss 11 als auch dem zweiten Lastanschluss 12 und durch mindestens das Drift-Gebiet 100 von jedem dieser Anschlüsse 11, 12 getrennt ist. Eine derartige teppichartige Konfiguration des Barrieregebiets 105 kann derart innerhalb des Halbleiterkörpers 10 positioniert sein, dass die Grabenböden 145 und 155 in das Barrieregebiet 105 eintauchen können.
  • Zum Beispiel weist das Barrieregebiet 105 eine Dicke entlang der Erstreckungsrichtung Z innerhalb des Bereichs von 0,1 µm bis 0,5 µm, innerhalb des Bereichs von 0,5 µm bis 1 µm oder innerhalb des Bereichs von 1 µm bis 5 µm, auf.
  • Im Anschluss an das Barrieregebiet 105 kann sich das Drift-Gebiet 100 entlang der Erstreckungsrichtung Z erstrecken, bis es mit einem dotierten Kontaktgebiet 108 (vgl. 2) koppelt, das in elektrischem Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist. Der zwischen dem Barrieregebiet 105 und dem dotierten Kontaktgebiet 108 angeordnete Abschnitt des Drift-Gebiets 100 kann den größten Teil des Drift-Gebiets 100 bilden.
  • Das dotierte Kontaktgebiet 108 kann gemäß der Konfiguration des IGBTs 1 ausgebildet sein; zum Beispiel kann das dotierte Kontaktgebiet 108 ein Emittergebiet mit Dotierstoffen vom zweiten Leitfähigkeitstyp umfassen. Zum Bilden eines RC-IGBTs kann das dotierte Kontaktgebiet 108 ein Emittergebiet mit Dotierstoffen vom zweiten Leitfähigkeitstyp umfassen, das durch kleine Abschnitte mit Dotierstoffen vom ersten Leitfähigkeitstyp (nicht veranschaulicht), die ebenfalls mit dem zweiten Lastanschluss 12 elektrisch verbunden sind und die gemeinhin als „n-Kurzschlüsse“ bezeichnet werden, unterbrochen wird.
  • Bei einer Ausführungsform des IGBTs 1 umfasst das dotierte Kontaktgebiet 108 einen Emitter vom p-Typ, und die aktive Mesa 18 kann sich lateral vollständig mit dem Emitter vom p-Typ 108 überlappen.
  • Ferner kann das dotierte Kontaktgebiet 108 ein Feldstoppgebiet vom ersten Leitfähigkeitstyp, zum Beispiel zwischen dem Emittergebiet vom p-Typ und dem Drift-Gebiet 100, umfassen. Im Zusammenhang mit IGBTs ist das Konzept eines Feldstoppgebiets dem Fachmann allgemein bekannt, und somit wird auf eine weitere Erläuterung dieses optionalen Aspekts verzichtet.
  • Erneut auf das Barrieregebiet 105 Bezug nehmend, kann das Barrieregebiet 105 sowohl einen oberen pn-Übergang 1051 als auch einen unteren pn-Übergang 1052 mit dem Drift-Gebiet 100 bilden. Zum Beispiel ist der untere pn-Übergang 1052 tiefer als sowohl der Boden 155 des Dummy-Grabens 15 als auch der Boden 145 des Steuergrabens 14 angeordnet. Zum Beispiel ist der obere pn-Übergang 1051 sowohl innerhalb der aktiven Mesa 18 als auch der inaktiven Mesa 19 angeordnet.
  • Der Abstand D1 zwischen dem ersten pn-Übergang 1021 und dem oberen pn-Übergang 1051 entlang der Erstreckungsrichtung Z kann mindestens 150 nm oder mindestens 0,5 µm betragen. Somit sind gemäß einer Ausführungsform die beiden pn-Übergänge 1021 und 1051 nicht miteinander identisch, sondern werden durch das Drift-Gebiet 100 voneinander getrennt. Mit anderen Worten kann das Barrieregebiet 105 durch mindestens einen Teil des Drift-Gebiets 100 von dem Kanalgebiet 102 getrennt sein, und die vertikale Gesamterstreckung des Teils des Drift-Gebiets 100 entlang der Erstreckungsrichtung Z kann sich auf den Abstand D1 von mindestens 150 nm belaufen.
  • Bei einer (nicht veranschaulichten) Ausführungsform kann der obere pn-Übergang 1051 sogar tiefer sowohl als der Boden 155 des Dummy-Grabens 15 als auch der Bodens 145 des Steuergrabens 14 angeordnet sein (wobei dieses Beispiel nicht veranschaulicht wird). In diesem Fall kann ein Abstand entlang der Erstreckungsrichtung Z zwischen dem Boden 155 des Dummy-Grabens 15 und dem oberen pn-Übergang 1051 kleiner als 3 µm, kleiner als 2 µm oder sogar kleiner als 1 µm sein.
  • Das Barrieregebiet 105 kann als eine zusammenhängende Barriereschicht innerhalb des aktiven Zellenfelds 1-2 des IGBTs 1, zum Beispiel als der „Teppich“, implementiert sein. Wie oben aufgezeigt wurde, können sich sowohl der Boden 155 des Dummy-Grabens 15 als auch der Boden 145 des Steuergrabens 14 in das Barrieregebiet 105 erstrecken, zum Beispiel können sich sowohl der Dummy-Graben 15 als auch der Steuergraben 14 um mindestens 100 nm, um mindestens 500 nm oder um mindestens 1000 nm in das Barrieregebiet 105 erstrecken.
  • Wie oben angeführt wurde, kann der IGBT 1 mehrere Leistungseinheitszellen 1-1 umfassen, zum Beispiel alle von ihnen in dem aktiven Gebiet 1-2 enthalten. Zum Beispiel verbindet das Barrieregebiet 105 die in den mehreren Leistungseinheitszellen 1-1 enthaltenen inaktiven Mesas 19 miteinander. Zum Beispiel kann sich dazu das Barrieregebiet 105 teilweise in jede der inaktiven Mesas 19 erstrecken, zum Beispiel auf eine Weise wie bezüglich einer Leistungseinheitszelle 1-1 in 2 schematisch veranschaulicht wird.
  • Ferner auf die Veranschaulichungen in 3 Bezug nehmend, kann das Barrieregebiet 105 eine oder mehrere Ausnehmungen 1053 umfassen, wobei sich das Drift-Gebiet 100 vollständig in jede der einen oder mehreren Ausnehmungen 1053 erstreckt und wobei sich die eine oder mehreren Ausnehmungen 1053 lateral mit der aktiven Mesa 18 überlappen.
  • An einigen ausgewählten Stellen des aktiven Gebiets 1-2 kann das Barrieregebiet 105 vom p-Typ an den Grabenböden 155, 145, 165 maskiert sein, um einen ungehinderten Pfad für die Elektrodeninjektion bereitzustellen und Snapback-Effekte in der Ausgangskennlinie des IGBTs zu vermeiden.
  • An dem oben eingeführten visuellen Vokabular festhaltend, kann das Barrieregebiet 105 als ein „Patchwork-Teppich“ implementiert werden, wobei die eine oder mehreren Ausnehmungen 1053 vollständig mit Abschnitten des Drift-Gebiets 100 gefüllt werden. Die Abmessungen, die Positionen und die Anzahlen von Ausnehmungen 1053 können gemäß der Zellenkonfiguration gewählt werden. Falls zum Beispiel die eine oder die mehreren Leistungseinheitszellen 1-1 als Streifenzellen implementiert werden, können streifenartige Ausnehmungen 1053 geeignet sein (vgl. Variante A). Alternativ können mehrere kleine zellular gebildete Ausnehmungen 1053 (vgl. Varianten B und D) oder einzelne größere Ausnehmungen 1053 (vgl. Variante C) vorgesehen werden.
  • Die eine oder mehreren Ausnehmungen 1053 stellen zum Beispiel einen Laststromdurchgang bereit. Somit muss der durch den Halbleiterkörper 10 geleitete Laststrom das Barrieregebiet 105 gemäß einer Ausführungsform nicht durchqueren, sondern kann einen Pfad durch die eine oder mehreren Ausnehmungen 1053 nehmen.
  • Zum Beispiel fehlt das Barrieregebiet 105, das heißt, es weist die mindestens eine Ausnehmung 1053 in einer vertikalen Projektion (entlang der Erstreckungsrichtung Z) der Inversionskanäle, die in den aktiven Mesas 18 induziert werden können, auf. In dieser Hinsicht sei daran erinnert, das innerhalb jeder einer oder mehrerer Leistungseinheitszellen 1-1 das Source-Gebiet 101 entlang der zweiten lateralen Richtung Y lateral strukturiert sein kann. Diese laterale Struktur des Source-Gebiets 101 kann durch entsprechende Positionen der Ausnehmungen 1053 im Barrieregebiet 150 zumindest teilweise reflektiert werden.
  • Bei dieser Gelegenheit soll darauf hingewiesen werden, dass sich die hierin beschriebene laterale Überlappung, die zwischen dem Barrieregebiet 105 und anderen Teilen der Leistungseinheitszelle(n) 1-1 vorhanden sein kann, zum Beispiel die aktive Mesa 18 und/oder der Dummy-Graben 15, auf einen Abschnitt eines vertikalen Querschnitts des IGBTs 1 bezieht, zum Beispiel parallel zu der durch die erste laterale Richtung X und die Erstreckungsrichtung (vertikale Richtung) Z definierten Ebene, zum Beispiel auf einen Abschnitt, in dem das Barrieregebiet 105 nicht eine oder mehrere der Ausnehmungen 1053 aufweist. Dies wird zum Beispiel in der schematischen und beispielhaften Veranschaulichung von 9 deutlicher gezeigt; dort weist das Barrieregebiet 105 eine streifenförmige Ausnehmung 1053 auf, die sich in Längsrichtung entlang der ersten lateralen Richtung X erstreckt. Natürlich kann es in dem Gebiet, in dem solch eine Ausnehmung 1053 vorhanden ist, keine laterale Überlappung zwischen dem Barrieregebiet 105 und anderen Teilen der Leistungseinheitszelle(n) 1-1 geben. Wie auch in 9 veranschaulicht wird, wird ferner die eingangs erwähnte und optionale laterale Struktur des Source-Gebiets 101 beispielhaft implementiert; demgemäß kann das Source-Gebiet 101 bei einer Ausführungsform entlang der zweiten lateralen Richtung Y innerhalb der jeweiligen Leistungseinheitszelle 1-1 strukturiert sein. Zum Beispiel ist das Source-Gebiet nur lokal vorgesehen, wobei Unterbrechungsgebiete 1015 (die zum Beispiel durch das Kanalgebiet 102 vom zweiten Leitfähigkeitstyp gebildet werden) benachbarte lokale Source-Gebiete 101 entlang der zweiten lateralen Richtung Y trennen. Ferner können sich zumindest einige der lokalen Source-Gebiete 101 mit der mindestens einen Ausnehmung 1053 lateral überlappen, wie in 9 beispielhaft veranschaulicht wird.
  • Auf die in 6 schematisch veranschaulichte Ausführungsform Bezug nehmend, kann die mindestens eine Leistungseinheitszelle 1-1 des IGBTs 1 ferner mindestens einen Source-Graben 16 umfassen, der sich entlang der Erstreckungsrichtung Z in den Halbleiterkörper 10 erstreckt und einen Isolator 162 enthält, der eine Source-Grabenelektrode 161 von dem Halbleiterkörper 10 isoliert, wobei die Source-Grabenelektrode 161 mit dem ersten Lastanschluss 11 elektrisch verbunden ist.
  • Zum Beispiel ist der mindestens eine Source-Graben 16 zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet, wie in 6 veranschaulicht wird. Bei einer Ausführungsform kann die mindestens eine Leistungseinheitszelle 1-1 mehr als einen Source-Graben 16 umfassen, zum Beispiel zwei Source-Gräben 16, wobei jede der Grabenelektroden 161 der Source-Gräben mit dem ersten Lastanschluss 11 elektrisch verbunden sein kann. Zum Beispiel sind mehr als ein Source-Graben 16 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet.
  • Bei einer Ausführungsform kann die aktive Mesa 18 lateral durch den Steuergraben 14 und den Source-Graben 16 begrenzt sein. Zum Beispiel begrenzen die Seitenwand 144 des Steuergrabens 14 und eine Seitenwand 164 des Source-Grabens 16 die aktive Mesa 18 entlang der ersten lateralen Richtung X. Die aktive Mesa 18 kann auf eine Weise ausgelegt sein, die unter Bezugnahme auf 2 beispielhaft beschrieben wurde; zum Beispiel kann der Kontaktstecker 111 sowohl den Abschnitt des Kanalgebiets 102 als auch den/die Abschnitt(e) des Source-Gebiets 101 mit dem ersten Lastanschluss 11 elektrisch verbinden.
  • Gemäß der in 6 veranschaulichten Ausführungsform kann ferner die mindestens eine Leistungseinheitszelle 1-1 mehr als eine inaktive Mesa 19 umfassen, wobei mindestens eine der inaktiven Mesas 19 durch den Source-Graben 16 und den Dummy-Graben 15 lateral begrenzt sein kann. Eine andere inaktive Mesa 19 kann durch zwei Source-Gräben 16 lateral begrenzt sein. Wie veranschaulicht wird, kann jede der inaktiven Mesas 19 einen jeweilige Abschnitt des Kanalgebiets 102 umfassen, wobei diese Abschnitte bei einer Ausführungsform mit dem ersten Lastanschluss 11 nicht elektrisch verbunden sind, sondern zum Beispiel mittels der Isolationsschicht 112 davon elektrisch isoliert sind.
  • Auf die in 5 schematisch veranschaulichte Ausführungsform Bezug nehmend, kann die mindestens eine Leistungseinheitszelle 1-1 des IGBTs 1 zusätzlich oder als eine Alternative zu dem mindestens einen Source-Graben 16 ferner mindestens einen floatenden Graben 17 umfassen, der sich entlang der Erstreckungsrichtung Z in den Halbleiterkörper 10 erstreckt und einen Isolator 172 enthält, der eine Grabenelektrode 171 von dem Halbleiterkörper 10 isoliert, wobei die Grabenelektrode 171 des floatenden Grabens 17 elektrisch floatend ist.
  • Hinsichtlich des elektrischen Potenzials der elektrisch floatenden Grabenelektrode 171 kann die beispielhafte Beschreibung der Ausführungsform, gemäß der das Barrieregebiet 105 elektrisch floatend ist, analog auch für die elektrisch floatende Grabenelektrode 171 gelten. Bei einer Ausführungsform ist die Grabenelektroden 171 des floatenden Grabens 17 weder mit dem ersten Lastanschluss 11 elektrisch verbunden, noch mit dem zweiten Lastanschluss 12 elektrisch verbunden, noch mit dem Steueranschluss 13 elektrisch verbunden, noch mit einem Abschnitt des Halbleiterkörpers 10 elektrisch verbunden. Bei einer Ausführungsform kann die elektrisch floatende Grabenelektrode 171 zum Beispiel mittels einer Verbindung mit einem hohen ohmschen Widerstand, mit einem definierten elektrischen Potenzial (zum Beispiel mit einem elektrischen Potenzial eines Kontakts oder mit einem elektrischen Potenzial eines anderen Halbleitergebiets) verbunden sein. Mittels der hochohmigen Verbindung wird das elektrische Potenzial der elektrisch floatenden Grabenelektrode 171 während eines Schaltvorgangs des IGBTs 1 zum Beispiel vorübergehend von dem definierten elektrischen Potenzial entkoppelt. Die Entkopplung kann auf einer Zeitskala des Schaltvorgangs erfolgen, zum Beispiel für mindestens 10 ns oder mindestens 100 ns oder mindestens 10 µs. Zum Beispiel beträgt der Widerstand der hochohmigen Verbindung mehr als 1*102 Ω oder mehr als 1*106 Ω. Bei einer Ausführungsform beträgt ein ohmscher Widerstand, zum Beispiel gemessen während einer Stillstandsituation, zwischen dem ersten Lastanschluss 11 und der elektrisch floatenden Grabenelektroden 171 mehr als 1*102 Ω oder mehr als 1*106 Ω.
  • Der mindestens eine floatende Graben 17 kann zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sein. Wie in 5 veranschaulicht wird, kann die Leistungseinheitszelle 1-1 darüber hinaus ferner mindestens einen Source-Graben 16 umfassen, wobei der Source-Graben 16 und der floatende Graben 17 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet sein können. Bei einer Ausführungsform ist die aktive Mesa 18 durch die Seitenwand 144 des Steuergrabens 14 und die Seitenwand 164 des Source-Grabens 16 lateral begrenzt. Die inaktive Mesa 19 kann durch mindestens zwei der Gruppe aus der Seitenwand 164 des Source-Grabens 16, der Seitenwand 174 des floatenden Grabens 17 und der Seitenwand 154 des Dummy-Grabens 15 lateral begrenzt sein.
  • Somit umfasst gemäß der Ausführungsform von 6 die mindestens eine Leistungseinheitszelle 1-1 sowohl den mindestens einen Source-Graben 16 als auch den mindestens einen floatenden Graben 17, wobei der mindestens eine Source-Graben 16 und der mindestens eine floatende Graben 17 zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sind.
  • Bei einer Ausführungsform kann der IGBT 1 in jeder seiner Leistungseinheitszellen 1-1 eine Mikromustergrabenstruktur (MPT-Struktur, MTP - micro pattern trench) aufweisen.
  • Zum Beispiel kann jeder der Gräben 14, 15, 16, 17, die in der Leistungseinheitszelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen und gemäß einem regelmäßigen Muster angeordnet sein. Zum Beispiel kann jeder der Gräben 14, 15, 16, 17 eine Tiefe entlang der Erstreckungsrichtung Z innerhalb des Bereichs von 3 µm bis 8 µm und eine Breite entlang der ersten lateralen Richtung X innerhalb des Bereichs von 0,4 µm bis 1,6 µm aufweisen.
  • Ferner kann jede der Grabenelektroden 141, 151, 161, 171 aller Gräben 14, 15, 16, 17, die in der mindestens einen Leistungseinheitszelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen. Darüber hinaus kann jeder der Gräben 14, 15, 16, 17, die in der mindestens einen Leistungseinheitszelle 1-1 enthalten sein können, äquidistant entlang der ersten lateralen Richtung X angeordnet sein. Zum Beispiel können beide Mesas 18 und 19 jeder Leistungseinheitszelle 1-1 die gleiche erste Breite aufweisen, die innerhalb des Bereichs von 0,1 µm bis 0,3 µm, innerhalb des Bereichs von 0,3 µm bis 0,8 µm oder innerhalb des Bereichs von 0,8 µm bis 1,4 µm liegen kann.
  • Bei einer anderen Ausführungsform ist nicht jeder der Gräben 14, 15, 16, 17, die in der Leistungseinheitszelle 1-1 enthalten sein können, entlang der ersten lateralen Richtung X äquidistant angeordnet. Bei solch einer Ausführungsform kann die inaktive Mesa 19 zum Beispiel eine größere Breite als die aktive Mesa 18 aufweisen, zum Beispiel kann die Breite der inaktiven Mesa 19 mindestens 150% der Breite der aktiven Mesa 18 betragen.
  • Ferner kann sich jeder der Gräben 14, 15, 16, 17, die in der Leistungseinheitszelle 1-1 enthalten sein können, zum Beispiel um mindestens 100 nm, um mindestens 500 nm oder um mindestens 1000 nm in das Barrieregebiet 105 erstrecken.
  • Bei den obigen Erläuterungen gelten die folgenden Abkürzungen:
    • G = Steuergraben 14
    • D = Dummy-Graben 15
    • S = Source-Graben 16
    • F = Floatender Graben 17
    • k = aktive Mesa 18
    • o = inaktive Mesa 19
  • Wie oben angeführt wurde, kann der IGBT 1 mehrere gleich ausgelegte Leistungseinheitszellen 1-1 umfassen. Bei einer Ausführungsform kann unter Verwendung der oben vorgestellten Anwendungen eine beispielhafte Nachbarschaftsbeziehung innerhalb jeder Leistungseinheitszelle 1-1 wie folgt ausgedrückt werden:
    • beispielhafte Nachbarschaftsbeziehung Nr. 1: kGkSoSoDoDoSoS
    • beispielhafte Nachbarschaftsbeziehung Nr. 2: kGkSoFoDoDoDoDoFoS
    • beispielhafte Nachbarschaftsbeziehung Nr. 3: kGkSoSoDoDoSoS
    • beispielhafte Nachbarschaftsbeziehung Nr. 4: GkSoSoD (vgl. 10 bis 13)
    • beispielhafte Nachbarschaftsbeziehung Nr. 5: SkGOSOD (vgl. 14)
  • Auf alle oben besprochenen Ausführungsformen Bezug nehmend, versteht sich, dass gemäß einer Variante die Abschnitte des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, zum Beispiel die den ersten pn-Übergang 1021 mit dem Kanalgebiet 102 und den oberen pn-Übergang 1051 mit dem Barrieregebiet 1051 bildenden Abschnitte (das heißt jene Abschnitte des Drift-Gebiets, die den Abstand D1 bewirken) gemäß einer Ausführungsform die gleiche oder eine andere, zum Beispiel höhere, Dotierstoffkonzentration im Vergleich zu der Dotierstoffkonzentration des Abschnitts des Drift-Gebiets 100, der unter dem Barrieregebiet 105 angeordnet ist, aufweisen können. Bei einer Ausführungsform weisen diese in den Mesas 18 und 19 enthaltenen Abschnitte des Drift-Gebiets 100 eine Dotierstoffkonzentration auf, die wesentlich höher als (zum Beispiel bis zu fünf Zehnerpotenzen (105) so hoch wie) die Dotierstoffkonzentration des Abschnitts des Drift-Gebiets 100, der unter dem Barrieregebiet 105 angeordnet ist, zum Beispiel des Abschnitts des Drift-Gebiets 100, der den unteren pn-Übergang 1052 mit dem Barrieregebiet 105 bildet, ist. Die Abschnitte des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, können jeweils eine maximale Dotierstoffkonzentration innerhalb des Bereichs von 1*1014 cm-3 bis 1*1018 cm-3, zum Beispiel eine maximale Dotierstoffkonzentration von mindestens 1*1016 cm-3, aufweisen. Zum Beispiel können der Abschnitte des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind und die die erhöhten Dotierstoffkonzentrationen aufweisen können, als „n-Barrieregebiete“ bezeichnet werden. Zum Beispiel wird die Dotierstoffkonzentration der Abschnitte des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, so gewählt, dass der obere pn-Übergang 1051 auf einer Höhe geringfügig über den Grabenböden 145 und 155 bleibt.
  • Bei einer Ausführungsform werden diese n-Barrieregebiete, das heißt Abschnitte des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind und den ersten pn-Übergang 1021 mit dem Kanalgebiet 102 und den oberen pn-Übergang 1051 mit dem Barrieregebiet 1051 bilden, mittels eines Implantationsverarbeitungsschritts gebildet. Somit können die Dotierstoffkonzentration und der Abstand D1 zwischen dem ersten pn-Übergang 1021 und dem oberen pn-Übergang 1051 mittels des Implantationsverarbeitungsschritts und/oder durch einen Verarbeitungsschritt der thermischen Diffusion gesteuert werden.
  • Wie zum Beispiel in 8 veranschaulicht wird, umfasst ein Leistungshalbleitertransistor 1 gemäß einer Ausführungsform: einen an einen ersten Lastanschluss (vgl. Bezugszahl 11 in den anderen Zeichnungen) und einen zweiten Lastanschluss (vgl. Bezugszahl 12 in den anderen Zeichnungen) des Transistors 1 gekoppelten Halbleiterkörper (vgl. Bezugszahl 10 in den anderen Zeichnungen), der ein Drift-Gebiet 100 von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten. Der Transistor 1, zum Beispiel ein IGBT, umfasst mindestens eine Leistungseinheitszelle 1-1, die Folgendes enthält: mindestens einen Steuergraben 14 mit einer Steuergrabenelektrode 141; mindestens einen Dummy-Graben (vgl. Bezugszahl 15 in der anderen Zeichnungen) mit einer Dummy-Grabenelektrode (vgl. Bezugszahl 151 in den anderen Zeichnungen), die mit der Steuergrabenelektrode gekoppelt ist; mindestens eine aktive Mesa 18, die ein Source-Gebiet 101 vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss elektrisch verbunden ist, und ein Kanalgebiet 102 vom zweiten Leitfähigkeitstyp, das das Source-Gebiet 101 und das Drift-Gebiet 100 trennt, umfasst, wobei in der aktiven Mesa 18 mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet 101, dem Kanalgebiet 102 und dem Drift-Gebiet 100 neben einer Seitenwand 144 des Steuergrabens 14 angeordnet sind, und wobei die Steuergrabenelektrode 141 dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss (vgl. Bezugszahl 13 in den anderen Zeichnungen) des Transistors 1 zu empfangen und den Laststrom in der aktiven Mesa 18 zu steuern. Ferner ist in dem Halbleiterkörper ein Halbleiterbarrieregebiet 105 vom zweiten Leitfähigkeitstyp implementiert, wobei sich das Barrieregebiet 105 sowohl mit mindestens 50% einer Breite der aktiven Mesa 18 und mit dem Boden 155 des Dummy-Grabens 15 überlappt. Wie oben erläutert wurde, kann sich die laterale Überlappung zwischen der aktiven Mesa 18 und dem Barrieregebiet 105 auf über 50%, zum Beispiel über 75% oder sogar über 90%, belaufen. Mit Ausnahme der einen oder mehreren Ausnehmungen 1053 überlappt sich das Barrieregebiet 105 zum Beispiel lateral mit beiden aktiven Mesas 18 als auch den Dummy-Grabenböden 155 der Leistungseinheitszellen 1-1 des IGBTs 1.
  • Wie oben betont wurde, kann das Kanalgebiet 102 den ersten pn-Übergang 1021 mit dem Drift-Gebiet 100 bilden, wobei der erste pn-Übergang 1021 innerhalb der mindestens einen aktiven Mesa 18 vorliegt, wobei der Abstand D1 entlang einer Vertikalrichtung Z zwischen dem ersten pn-Übergang 1021 und dem oberen pn-Übergang 1051 mindestens 150 nm beträgt. Dieser Abstand D1 kann durch einen Abschnitt des Drift-Gebiets 100 gebildet werden und kann gleichermaßen innerhalb der inaktiven Mesa 19, zum Beispiel innerhalb aller Mesas 18, 19 der Leistungseinheitszelle 1-1, vorhanden sein. Der Wert des Abstands D1 kann, wie oben beschrieben wurde, durch Einstellen einer Dosis eines Implantationsverarbeitungsschritts, der zum Bilden des Drift-Gebiets 100 über (bezüglich der Vertikalrichtung Z) dem Barrieregebiet 105 angewandt wird, eingestellt werden. Der über dem oberen pn-Übergang 1051 angeordnete Abschnitt des Drift-Gebiets 100 weist eine Dotierstoffkonzentration innerhalb des Bereichs von 90% bis fünf Zehnerpotenzen (105) einer Dotierstoffkonzentration des Abschnitts des unter dem oberen pn-Übergang 1051 angeordneten Drift-Gebiets 100 auf. Somit können die Dotierstoffkonzentrationen der Drift-Gebietabschnitte unter und über dem Barrieregebiet 105 im Wesentlichen identisch sein, oder die Dotierstoffkonzentration des Drift-Gebiets 100 in den Mesas 18, 19 und über dem Barrieregebiet 105 kann wesentlich größer als die Dotierstoffkonzentration des Drift-Gebietsabschnitts 100 unter dem Barrieregebiet 105 sein.
  • Wie auch bereits oben beschrieben wurde, kann der Abschnitt des Drift-Gebiets 100, der über dem oberen pn-Übergang 1051 angeordnet ist, eine Dotierstoffkonzentration aufweisen, die zumindest teilweise durch einen implantierten Dotierstoff gebildet wird.
  • Nunmehr auf die 10 bis 22 Bezug nehmend, sollen weitere Ausführungsformen beschrieben werden. An dieser Stelle sei betont, dass die Merkmale der oben bereits beschriebenen Ausführungsformen gleichermaßen für die nachfolgend beschriebenen Ausführungsformen gelten sollen, und umgekehrt. Unter Bezugnahme auf die 10 bis 22 werden zum Beispiel Grabenelektroden mit einem reduzierten Volumenanteil beispielhaft beschrieben. Diese beispielhaften Grabenvolumenreduzierungen werden in den 1 bis 6, 8 und 9 nicht ausdrücklich veranschaulicht; es sollte jedoch auf der Hand liegen, dass auch die unter Bezugnahme auf die 1 bis 6, 8 und 9 beschriebenen Ausführungsformen unter Bezugnahme auf die 10 bis 22 beispielhaft beschriebene Grabenelektroden mit reduziertem Volumenanteil aufweisen können. Umgekehrt kann alles, was oben im Hinblick auf den ersten Lastanschluss 11, den zweiten Lastanschluss 12, den Steueranschluss, den Halbleiterkörper 10, das dotierte Kontaktgebiet 108, das Drift-Gebiet 100, das Barrieregebiet 105, das Kanalgebiet 102, das Source-Gebiet 101, die pn-Übergänge 1052, 1051 und 1021, die Stecker 111, die Gräben 14, 15, 16, 17 und die Mesas 18 und 19 usw. angeführt wurde, gleichermaßen für nachfolgend unter Bezugnahme auf die 10 bis 22 beschriebene Ausführungsformen gelten.
  • Gemäß hierin beschriebenen Ausführungsformen weist der mindestens eine Steuergraben 14 ein Gesamtsteuergrabenvolumen auf, wobei das Volumen der Steuergrabenelektrode 141 weniger als 80% des Gesamtsteuergrabenvolumens beträgt. Zusätzlich oder alternativ weist der mindestens einen Dummy-Graben 15 ein Gesamt-Dummy-Grabenvolumen auf, wobei das Volumen der Dummy-Grabenelektrode 151 weniger als 80% des Gesamt-Dummy-Grabenvolumens beträgt. Der reduzierte Volumenanteil mindestens einer der Grabenelektroden 141, 151 geht zum Beispiel aus den schematischen und beispielhaften Veranschaulichungen in den 10 bis 16 deutlicher hervor.
  • Das Volumen der Steuergrabenelektrode 141 beträgt weniger als 70% des Gesamtsteuergrabenvolumens oder sogar weniger als 50% des Gesamtsteuergrabenvolumens. Zusätzlich oder alternativ beträgt das Volumen der Dummy-Grabenelektrode 151 zum Beispiel weniger als 70% des Gesamt-Dummy-Grabenvolumens oder sogar weniger als 50% des des Gesamt-Dummy-Grabenvolumens.
  • Das Gesamtgrabenvolumen kann das Volumen des jeweiligen Grabens, der innerhalb des aktiven Gebiets 1-2 integriert ist, entlang den lateralen Richtungen X und Y und der Vertikalrichtung Z sein und kann den Grabenisolator enthalten. Auf 10 Bezug nehmend, kann das Gesamtvolumen des Steuergrabens 14 die Integration des Bereichs sein, der durch die Steuergrabenseitenwände 144 und den Steuergrabenboden 145 und die Steuergrabenoberseite (Übergang zur Isolationsschicht 112) entlang der zweiten lateralen Richtung Y, entlang der gesamten Erstreckung in der zweiten lateralen Richtung Y des Steuergrabens 14 innerhalb des aktiven Gebiets 1-2 begrenzt wird (vgl. 1). Analog dazu kann das Gesamtvolumen des Dummy-Grabens 15 die Integration des Bereichs sein, der durch die Dummy-Grabenseitenwände 155 und den Dummy-Grabenboden 155 und der Dummy-Grabenoberseite (Übergang zur Isolationsschicht 112) entlang der zweiten lateralen Richtung Y entlang der gesamten Erstreckung in der zweiten lateralen Richtung Y des Dummy-Grabens 15 innerhalb des aktiven Gebiets 1-2 begrenzt wird (vgl. 1). Eine analoge Definition des Grabenvolumens kann für den/die Source-Graben/Source-Gräben 16 und den/die floatenden Graben/Gräben 17, falls vorhanden, gelten.
  • Die Reduzierung des Volumenanteils mindestens einer der Grabenelektroden 141, 151, die mit dem Steueranschluss 13 des IGBTs 1 gekoppelt sein können, kann eine reduzierte Gesamt-Gate-Ladung des IGBTs 1 ergeben, die die Steuerbarkeit verbessern kann. Die Reduzierung des Volumenanteils mindestens einer der Grabenelektroden 141, 151 kann in jeder der Leistungseinheitszellen 1-1 des IGBTs 1 implementiert werden.
  • Bei einer Ausführungsform ist aufgrund der Reduzierung des Grabenelektrodenvolumens das Verhältnis der zwischen dem Steueranschluss 13 und dem ersten Lastanschluss 11 gebildeten Kapazität (auch als CGE bezeichnet) und der zwischen dem Steueranschluss 13 und dem zweiten Lastanschluss 12 gebildeten Kapazität (auch als CGC bezeichnet größer als 100, das heißt CGE/CGC > 100. Insbesondere kann dies in Kombination mit dem Barrieregebiet 105 wie oben beschrieben eine geeignete Steuerbarkeit des Transistors 1 ergeben.
  • Wie für den Fachmann ersichtlich sein wird, gibt es verschiedene Wege, solch eine Volumenanteilreduzierung zu erreichen, von denen einige nunmehr unter Bezugnahme auf die 10 bis 22 erläutert werden.
  • Zum Beispiel weist der IGBT 1 gemäß den 10 bis 16 eine oder mehrere Leistungseinheitszellen 1-1 auf, die ein gewisses Kontaktierungsschema, zum Beispiel „GkSoSoD“, wie oben erläutert, aufweisen. Jeder Graben 14, 15, 16 der Leistungseinheitszelle 1-1 kann als einen oberen Teil UP, der an der Isolationsschicht 112 beginnt und sich entlang der Vertikalrichtung Z erstreckt, bis er nahtlos in einen jeweiligen unteren Teil LP übergeht, aufweisend betrachtet werden. Jeder Graben 14, 15, 16 kann zum Beispiel eine Gesamterstreckung entlang der Vertikalrichtung Z, gemessen von der Isolationsschicht 112 bis zu dem jeweiligen Grabenboden 145, 155, 165 herab, aufweisen. Der untere Teil LP kann durch den tiefsten dritten Teil des jeweiligen Grabens gebildet werden, und der obere Teil UP kann durch die oberen ersten beiden dritten Teile des jeweiligen Grabens gebildet werden. Die gleiche Unterteilung in einen oberen Teil UP und einen unteren Teil LP kann für die Mesas 18, 19 der Leistungseinheitszelle 1-1 gelten..
  • Der verbleibende Anteil des Gesamtsteuergrabenvolumens und/oder der verbleibende Anteil des Gesamt-Dummy-Grabenvolumens wird durch ein Isoliermaterial und/oder ein Elektrodenmaterial, das von der jeweiligen Grabenelektroden 141, 151 getrennt ist, gebildet. Zum Beispiel umfasst jeder Grabenisolator einen Isolatorblock 147, 157, 167, der den jeweiligen Graben 14, 15, 16, zum Beispiel entlang der Vertikalrichtung, in zwei Abschnitte unterteilt, von denen sich einer in den oberen Teil UP und der andere in den unteren Teil LP erstreckt. Die Isolatorblöcke 147, 157, 167 können sich zwischen den Grabenseitenwänden 144, 154, 164 lateral erstrecken.
  • Bei einer Ausführungsform ist die Dummy-Grabenelektrode 151 in dem unteren Teil LP des Dummy-Grabens 15 angeordnet, wobei sich der untere Teil LP mit dem Barrieregebiet 105 überlappt. Zum Beispiel ist die Dummy-Grabenelektrode 151 unter dem Grabenisolatorblock 157 angeordnet, wobei der Grabenisolatorblock 157 entlang der Vertikalrichtung auf einer vertikalen Höhe, die ungefähr der Hälfte der Gesamterstreckung des Dummy-Grabens 15 entspricht, positioniert sein kann.
  • Wie in 10 veranschaulicht wird, überlappt sich die Dummy-Grabenelektrode 151 nicht vertikal mit dem Kanalgebiet 102; der Abstand zwischen der Dummy-Grabenelektrode 151 und dem ersten pn-Übergang 1021 entlang der Vertikalrichtung Z beträgt zum Beispiel mindestens 50% des oben erwähnten Abstands D1.
  • Die Steuergrabenelektrode 141 kann hingegen im oberen Teil UP des Steuergrabens 15 angeordnet sein, wobei sich der obere Teil UP mit dem Kanalgebiet 102 vertikal überlappt. Solch eine vertikale Überlappung kann die Steuerung des Laststroms in der aktiven Mesa 18 erleichtern.
  • Gemäß einer Ausführungsform enthält der Dummy-Graben 15 eine zweite Grabenelektrode 158. Zum Beispiel kann auch der Steuergraben 14 eine zweite Grabenelektroden 148 enthalten, und auch der Source-Graben 16 kann eine zweite Grabenelektrode 168 enthalten. Bei einer Ausführungsform enthält jeder Graben 14, 15, 16 der Lasteinheitszelle 1-1 eine jeweilige zweite Grabenelektrode 148, 158, 168. In jedem Graben 14, 15, 16 können die Grabenelektroden 141, 148, 151, 158, 161, 168 zum Beispiel mittels der oben erwähnten Isolatorblöcke 147, 157, 167 voneinander getrennt sein.
  • Die zweite Grabenelektrode 158 des Dummy-Grabens 15 weist zum Beispiel ein anderes elektrisches Potenzial als die Dummy-Grabenelektrode 151 auf; zum Beispiel sind die Grabenelektroden 151 und 158 des Dummy-Grabens 15 elektrisch voneinander isoliert. Zum Beispiel ist die zweite Grabenelektrode 158 des Dummy-Grabens 15 mit dem ersten Lastanschluss 11 elektrisch verbunden. Oder die zweite Grabenelektrode 158 des Dummy-Grabens 15 kann elektrisch floatend sein. Bei einer anderen Ausführungsform ist die zweite Grabenelektrode 158 des Dummy-Grabens 15 mit einem anderen Potenzial elektrisch verbunden.
  • Bei einer Ausführungsform weist die Dummy-Grabenelektrode 151 des Dummy-Grabens 15 einen ersten Anteil des Gesamt-Dummy-Grabenvolumens auf, und die zweite Grabenelektrode 158 des Dummy-Grabens 15 weist einen zweiten Anteil des Gesamt-Dummy-Grabenvolumens auf. Der zweite Anteil ist zum Beispiel größer als der erste Anteil.
  • Ferner kann die zweite Grabenelektrode 158 des Dummy-Grabens 15 über der Dummy-Grabenelektrode 151 angeordnet sein. Die zweite Grabenelektrode 158 des Dummy-Grabens 15 kann sich zum Beispiel in den oberen Teil UP des Dummy-Grabens 15 erstrecken, und die Dummy-Grabenelektrode 151 kann sich in den unteren Teil LP des Dummy-Grabens 15 erstrecken. Die zweite Grabenelektrode 158 des Dummy-Grabens 15 erstreckt sich zum Beispiel nicht in den unteren Teil LP des Dummy-Grabens 15.
  • Die zweite Grabenelektrode 148 des Steuergrabens 14 weist zum Beispiel das gleiche elektrische Potenzial wie die Steuergrabenelektrode 141 auf; die Grabenelektroden 141 und 148 des Steuergrabens 14 können zum Beispiel elektrisch miteinander verbunden sein. Die zweite Grabenelektrode 148 des Steuergrabens 14 ist zum Beispiel mit dem Steueranschluss 13 elektrisch verbunden. Oder die zweite Grabenelektrode 148 des Steuergrabens 14 kann elektrisch floatend sein. Bei einer anderen Ausführungsform ist die zweite Grabenelektrode 148 die Steuergrabens 14 mit einem anderen Potenzial elektrisch verbunden.
  • Bei einer Ausführungsform weist die Steuergrabenelektrode 141 des Steuergrabens 14 einen ersten Anteil des Gesamtsteuergrabenvolumens auf, und die zweite Grabenelektrode 148 des Steuergrabens 15 weist einen zweiten Anteil des Gesamtsteuergrabenvolumens auf. Der zweite Anteil ist zum Beispiel größer als der erste Anteil.
  • Ferner kann die zweite Grabenelektrode 148 des Steuergrabens 14 unter der Steuergrabenelektrode 141 angeordnet sein. Die zweite Grabenelektrode 148 die Steuergrabens 14 kann sich zum Beispiel in den unteren Teil LP die Steuergrabens 14 erstrecken, und die Steuergrabenelektrode 141 kann sich in den oberen Teil UP des Steuergrabens 14 erstrecken. Die Steuergrabenelektrode 141 erstreckt sich zum Beispiel nicht in den unteren Teil LP des Steuergrabens 14.
  • Die zweite Grabenelektrode 168 des Source-Grabens 16 weist ein anderes elektrisches Potenzial als die Source-Grabenelektrode 161 auf; zum Beispiel sind die Grabenelektroden 161 und 168 des Dummy-Grabens 15 elektrisch voneinander isoliert. Bei einer anderen Ausführungsform ist die zweite Grabenelektrode 168 des Source-Grabens 16 auch mit dem ersten Lastanschluss 11 elektrisch verbunden. Oder die zweite Grabenelektrode 168 des Source-Grabens 16 kann elektrisch floatend sein. Bei einer anderen Ausführungsform ist die zweite Grabenelektrode 168 des Source-Grabens 16 mit einem anderen Potenzial elektrisch verbunden.
  • Bei einer Ausführungsform weist die Source-Grabenelektrode 161 des Source-Grabens 16 einen ersten Anteil des Gesamt-Source-Grabenvolumens auf, und die zweite Grabenelektrode 168 des Source-Grabens 16 weist einen zweiten Anteil des Gesamt-Source-Grabenvolumens auf. Der zweite Anteil ist zum Beispiel größer als der erste Anteil.
  • Ferner kann die zweite Grabenelektrode 168 des Source-Grabens 16 über der Source-Grabenelektrode 161 angeordnet sein. Die zweite Grabenelektrode 168 des Source-Grabens 16 kann sich zum Beispiel in den oberen Teil UP das Source-Grabens 16 erstrecken, und die Source-Grabenelektrode 161 kann sich in den unteren Teil LP des Source-Grabens 16 erstrecken. Die zweite Grabenelektrode 168 des Source-Grabens 16 erstreckt sich zum Beispiel nicht in den unteren Teil LP des Source-Grabens 16.
  • Nunmehr die Ausführungsform von 11 betrachtend, kann mindestens eine der inaktive Mesas 19 der Leistungseinheitszellen 1-1 ein oxidiertes Gebiet 195 oder ein Gebiet 195 mit einem anderen Isoliermaterial enthalten. Zum Beispiel erstreckt sich das Gebiet 195 nach unten bis zu einer Höhe, auf der die Isolatorblöcke 147, 157, 167, die die Gräben 14, 15, 16 in jeweilige Grabenabschnitte entlang der Vertikalrichtung Z trennen, positioniert sind. Somit kann das Gebiet 195 im oberen Teil UP der inaktiven Mesa 19 angeordnet sein. Das Gebiet 195 überlappt sich zum Beispiel vertikal, beispielsweise vollständig, mit dem Kanalgebiet 102. Das Gebiet 195 kann mindestens die obere Hälfte des gesamten oberen Teils UP der inaktiven Mesa 19 füllen. Dies kann effektiv die kapazitive Kopplung zwischen den Gräben aufgrund des dicken Oxids reduzieren.
  • Gemäß der Ausführungsform von 12 enthält die aktive Mesa 18 das Source-Gebiet nur neben einer Seite des Kontaktsteckers 111; wie oben ausführlicher erläutert wurde, enthält die aktive Mesa 18 somit einen aktiven Mesateil (linke Seite) und einen inaktiven Mesateil (rechts vom Kontaktstecker 111). Wie ferner in 12 veranschaulicht wurde, enthält nur der Dummy-Graben 15 die zweite Grabenelektrode 158; die anderen Gräben 14, 16 der Leistungseinheitszelle 1-1 weisen keine solche geteilte Elektrodenkonfiguration auf. In Abhängigkeit von dem Prozess kann dies eine verbesserte Zuverlässigkeit ergeben.
  • Die in 13 veranschaulichte Ausführungsform ist mit der Ausführungsform von 10 fast identisch, wobei ein zweiter Kontaktstecker 115 dazu vorgesehen ist, mindestens eine der inaktiven Mesas 19 der Leistungseinheitszelle 1-1 zu kontaktieren. Wie oben erwähnt wurde, kann die inaktive Mesa 19 mit dem ersten Lastanschluss elektrisch verbunden sein; der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 stellt jedoch nichtsdestotrotz eine elektrische Isolierung zumindest für Ladungsträger vom ersten Leitfähigkeitstyp bereit. Die inaktive Mesa 19 kann somit dazu ausgelegt sein, Ladungsträgern vom zweiten Leitfähigkeitstyp, zum Beispiel einem Lochstrom, zu gestatten, den Übergang 191 zu passieren. In Abhängigkeit von dem elektrischen Potenzial der Grabenelektrode des Grabens neben der inaktiven Mesa 19, zum Beispiel den Grabenelektroden 151, 158, 161, 168, kann zum Beispiel solch ein Lochstrom nur vorübergehend entstehen, zum Beispiel kurz vor Durchführung eines Abschaltvorgangs, um zum Beispiel die im Halbleiterkörper 10 vorhandene Gesamtladungsträgerkonzentration zu reduzieren. Wie oben angeführt wurde, kann die inaktive Mesa 19 bei solch einer beispielhaften Konfiguration mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Zum Beispiel erstreckt sich das Kanalgebiet 102 vom zweiten Leitfähigkeitstyp in die inaktive Mesa 19 und kann zum Beispiel mittels des Kontaktsteckers 115 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Das Kanalgebiet 102, das sich in die inaktive Mesa 19 erstreckt, kann den Abschnitt des Drift-Gebiets 100, der innerhalb der inaktiven Mesa 19 vorhanden ist, von dem ersten Lastanschluss 11 isolieren. Innerhalb der inaktiven Mesa 19 gibt es beispielsweise kein mit Dotierstoffen vom ersten Leitfähigkeitstyp dotiertes Gebiet, das mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Somit reicht der Kontaktstecker 115 zum Beispiel nicht unter den innerhalb der inaktiven Mesa 19 gebildeten ersten pn-Übergang 1021.
  • Immer noch auf 13 Bezug nehmend, gilt die oben beschriebene optionale erhöhte Dotierstoffkonzentration des Drift-Gebietabschnitts 100 über dem oberen pn-Übergang 1051 nur in den Mesas 18, 19, die mit dem ersten Lastanschluss 11 elektrisch verbunden sind. In den nicht kontaktierten Mesas 18, 19 entspricht zum Beispiel die Dotierstoffkonzentration des Abschnitts des Drift-Gebiets 100 über dem pn-Übergang 1051 im Wesentlichen dem Abschnitt des Drift-Gebiets 100 unter dem unteren pn-Übergang 1052. Dies kann eine Erhöhung der Ladungsträgerkonzentrationen im eingeschalteten Zustand des Transistors 1 gestatten; gleichzeitig kann der Transistor 1 während des Einschaltens nur geringe Auswirkungen auf das elektrische Potenzial um den Dummy-Graben 15 herum aufweisen.
  • 14 zeigt eine Ausführungsform ähnlich der Ausführungsform von 10, bei der aber die aktive Mesa 18 den inaktiven Mesateil (links vom Kontaktstecker 111) umfasst, und mit einem anderen Kontaktierungsschema, nämlich „SkGoSoDo“.
  • 15 veranschaulicht beispielhaft eine andere Option zum Reduzieren des Volumenanteils der Dummy-Grabenelektrode 151. Zum Beispiel weist der Dummy-Graben 15 nicht die zweite Elektrode 158 auf, sondern stattdessen nur die Dummy-Grabenelektrode 151 und den Dummy-Grabenisolator 152.
  • Bei einer Ausführungsform weist die Dummy-Grabenelektrode 151 des Dummy-Grabens 15 einen ersten Anteil des Gesamt-Dummy-Grabenvolumens auf, und der Dummy-Grabenisolator 152 des Dummy-Grabens 15 weist einen zweiten Anteil des Gesamt-Dummy-Grabenvolumens auf. Der zweite Anteil ist zum Beispiel größer als der erste Anteil, zum Beispiel beträgt der zweite Anteil mindestens das Doppelte des ersten Anteils oder sogar mehr als das Dreifache des ersten Anteils. Der Dummy-Grabenisolator 152 ist zum Beispiel ein vollständig aufgewachsenes Oxid.
  • Der Dummy-Graben 15 weist zum Beispiel eine wesentlich größere Breite als der Steuergraben 14 auf; zum Beispiel ist der Dummy-Graben 15 mindestens zweimal so breit wie der Steuergraben 14. Ferner kann die Breite der Dummy-Grabenelektrode 151 weniger als 50% der Breite des Dummy-Grabens 15 betragen. Ferner kann eine Gesamterstreckung der Dummy-Grabenelektrode 151 in der Vertikalrichtung Z weniger als 50% der Gesamterstreckung des Dummy-Grabens 15 in der Vertikalrichtung Z betragen. Zum Beispiel ist die Dummy-Grabenelektrode 151 in einer unteren Ecke des Dummy-Grabens 15 angeordnet, zum Beispiel nicht neben der aktiven Mesa 18. Die Mesa rechts vom Dummy-Graben 15 kann eine inaktive Mesa 19 sein.
  • Nunmehr auf 16 Bezug nehmend, kann eine Ausführungsform der Leistungseinheitszelle 1-1 das Kontaktierungsschema „GkSoSoD“ aufweisen. Unabhängig von dem tatsächlichen Kontaktierungsschema kann die Reduzierung des Volumenanteils der Steuergrabenelektrode 141 und/oder der Dummy-Grabenelektrode 151 auch durch den jeweiligen Isolatorblock, zum Beispiel den Isolatorblock 157, erreicht werden, der sich im Wesentlichen vertikal erstreckt, um den jeweiligen Graben in zwei lateral (statt vertikal) benachbarte Grabenabschnitte zu trennen.
  • Zum Beispiel ist die zweite Grabenelektrode 158 des Dummy-Grabens 15 lateral neben der Dummy-Grabenelektrode 151 angeordnet und mittels des Isolatorblocks 157 davon getrennt. Die zweite Grabenelektrode 158 des Dummy-Grabens 15 ist zum Beispiel mit dem ersten Lastanschluss 11 elektrisch verbunden. Die Dummy-Grabenelektrode 151 des Dummy-Grabens 15 weist zum Beispiel einen ersten Anteil des Gesamt-Dummy-Grabenvolumens auf, und die zweite Grabenelektrode 158 des Dummy-Grabens 15 weist einen zweiten Anteil des Gesamt-Dummy-Grabenvolumens auf. Der zweite Anteil ist zum Beispiel mit dem ersten Anteil im Wesentlichen identisch.
  • Die zweite Grabenelektrode 148 des Steuergrabens 14 ist zum Beispiel lateral neben der Steuergrabenelektrode 141 angeordnet und mittels des Isolatorblocks 147 davon getrennt. Die zweite Grabenelektrode 148 des Steuergrabens 14 ist zum Beispiel mit dem ersten Lastanschluss 11 elektrisch verbunden. Die Steuergrabenelektrode 141 des Steuergrabens 14 weist zum Beispiel einen ersten Anteil des Gesamtsteuergrabenvolumens auf, und die zweite Grabenelektrode 148 des Steuergrabens 15 weist einen zweiten Anteil des Gesamtsteuergrabenvolumens auf. Der zweite Anteil ist zum Beispiel mit dem ersten Anteil im Wesentlichen identisch. Die Steuergrabenelektrode 141 ist zum Beispiel lateral neben der aktiven Mesa 18 angeordnet, und die zweite Grabenelektrode 148 des Steuergrabens 14 ist lateral neben der aktiven Mesa 19 angeordnet.
  • Die zweite Grabenelektrode 168 des Source-Grabens 16 ist zum Beispiel lateral neben der Source-Grabenelektrode 161 angeordnet und mittels des Isolatorblocks 167 davon getrennt. Die zweite Grabenelektrode 168 des Source-Grabens 16 ist zum Beispiel auch mit dem ersten Lastanschluss 11 elektrisch verbunden. Die Source-Grabenelektrode 161 des Source-Grabens 16 weist zum Beispiel einen ersten Anteil des Gesamt-Source-Grabenvolumens auf, und die zweite Grabenelektrode 168 des Source-Grabens 16 weist einen zweiten Anteil des Gesamtsteuergrabenvolumens auf. Der zweite Anteil ist zum Beispiel mit dem ersten Anteil im Wesentlichen identisch.
  • Hinsichtlich aller hierin beschriebenen Ausführungsformen sollte verdeutlicht werden, dass unabhängig davon, ob die Reduzierung des Grabenelektrodenvolumens implementiert wird, die Steuergrabenelektrode 141 in jedem Fall so ausgelegt werden kann, dass sie sich vertikal mit dem Kanalgebiet 102 überlappt, und lateral neben der aktiven Mesa 18 angeordnet werden kann, und die Dummy-Grabenelektrode 151 kann in jedem Fall so ausgelegt werden, dass sie sich vertikal mit dem Barrieregebiet 105 überlappt.
  • Wie oben angedeutet wurde, kann das Source-Gebiet 101 entlang der zweiten lateralen Richtung Y strukturiert sein. In dieser Hinsicht zeigt 17 einen Abschnitt einer perspektivischen Projektion der Leistungseinheitszellen 1-1 gemäß einer Ausführungsform. Demgemäß ist das Source-Gebiet 101 bei dieser Ausführungsform entlang der zweiten lateralen Richtung Y lateral strukturiert, wobei Unterbrechungsgebiete 1015 benachbarte Source- Teilgebiete 101 (vgl. auch 9) trennen.
  • In dem oberen Abschnitt A veranschaulicht 17 einen Steuergraben 14 und zwei ihm lateral benachbarte aktive Mesas 18. Der Steuergraben 14 enthält die Steuergrabenelektrode 141 und die zweite Grabenelektrode 148 (die zum Beispiel mit dem ersten Lastanschluss 11 elektrisch verbunden ist).
  • Die Steuergrabenelektrode 141 ist entlang der zweiten lateralen Richtung Y gemäß der lateralen Struktur des Source-Gebiets 101 lateral strukturiert, um sich mit den Source-Teilgebieten 101 lateral zu überlappen.
  • Die Steuergrabenelektrode 141 kann ferner gemäß der lateralen Struktur des Source-Gebiets 101 vertikal strukturiert sein; die Steuergrabenelektrode 141 erstreckt sich zum Beispiel sowohl im oberen Teil UP als auch im unteren Teil LP, wobei es eine laterale Überlappung mit den Source-Gebieten 101 gibt. Entlang den Unterbrechungsgebieten 1015 erstreckt sich die Steuergrabenelektrode 141 zum Beispiel nur innerhalb des unteren Teils des Steuergrabens 14. Über diesen Gebieten können die zweiten Grabenelektroden 148 angeordnet sein, wie in 17 veranschaulicht wird, die zum Beispiel mit dem ersten Lastanschluss 11 elektrisch verbunden sind oder die elektrisch floatend sind. Wie oben erwähnt wurde, könnte statt der zweiten Elektroden 148 der Grabenisolator 142 zum Beispiel mittels so genannter Oxidstöpsel vergrößert sein.
  • Ferner kann die Dummy-Grabenelektrode 151 entlang der zweiten lateralen Richtung Y gemäß der lateralen Struktur des Source-Gebiets 101 lateral strukturiert sein, um sich mit den Source-Teilgebieten 101 lateral zu überlappen. Zum Beispiel sind die Dummy-Gräben 15 auf die gleiche Weise wie die Steuergräben 14 strukturiert, wie zum Beispiel in Abschnitt A von 17 veranschaulicht wird.
  • Wie in dem unteren Abschnitt B von 17 veranschaulicht wird, kann auch das Kanalgebiet 102 entlang der zweiten lateralen Richtung Y lateral strukturiert sein, wobei Unterbrechungsgebiete 1025 (zum Beispiel vom ersten Leitfähigkeitstyp) benachbarte Kanalteilgebiete 102 trennen, und wobei die Steuergrabenelektrode 141 ferner entlang der zweiten lateralen Richtung Y gemäß der lateralen Struktur des Kanalgebiets 102 lateral strukturiert sein kann, um sich mit den Kanalteilgebieten 102 zu überlappen.
  • Die laterale Struktur der Steuergrabenelektrode 141 bzw. der Dummy-Grabenelektrode 151 kann eine oder mehrere von der zweiten Grabenelektrode 148, 158, zum Beispiel im Steuergraben 14, enthalten; die Steuergrabenelektrode 141 und die zweite Grabenelektrode 148 sind abwechselnd entlang der zweiten lateralen Richtung Y zum Beispiel so angeordnet, dass sich die Steuergrabenelektroden 141 mit den Source-Gebieten bzw. Source-Teilgebieten 101 überlappen. Ferner können die Dummy-Grabenelektrode 151 und die zweite Grabenelektrode 158 im Dummy-Graben 15 abwechselnd entlang der zweiten lateralen Richtung Y angeordnet sein.
  • Die 18 und 19 veranschaulichen beide schematisch und beispielhaft einen Abschnitt einer horizontalen Projektion des Leistungshalbleitertransistors 1 gemäß einigen Ausführungsformen. Sie zeigen das gesamte aktive Gebiet 1-2, das von der inaktive Abschlussstruktur 1-3 und drei Leistungseinheitszellen 1-1 umgeben ist; natürlich werden diese Leistungseinheitszellen 1-1 für Veranschaulichungszwecke in einem sehr übertriebenen Maßstab gezeigt, und der Transistor 1 kann weit mehr als drei Leistungseinheitszellen 1-1 umfassen, wie oben bereits ausführlicher angeführt wurde.
  • Die Leistungseinheitszellen 1-1 des Transistors 1, zum Beispiel eines IGBTs, weisen zum Beispiel das Kontaktierungsschema „SkGkSoDo“ auf.
  • Wie veranschaulicht wird, erstreckt sich das Barrieregebiet 105 zum Beispiel durch das gesamte aktive Gebiet 1-2, um insbesondere die laterale Überlappung mit den aktive Mesas 18 und den Dummy-Grabenböden 155 zu bilden. Das Barrieregebiet 105 weist die Ausnehmungen 1053 auf, die im aktiven Gebiet 1-2 verteilt sind. Wie veranschaulicht wird, ist das Source-Gebiet 101 lateral strukturiert, zum Beispiel gemäß beispielsweise der Position der Ausnehmungen 1053 nur lokal vorgesehen. Zum Beispiel überlappen sich ein oder mehrere der Source-Gebiete 101 lateral zumindest teilweise mit der Ausnehmung 1053.
  • Gemäß der in den 18 und 19 veranschaulichten Ausführungsform sorgt zum Beispiel der Steuergraben 14 und/oder der Dummy-Graben 15 jeder Leistungseinheitszelle 1-1, zum Beispiel jeder Graben 14, 15, 16 jeder Leistungseinheitszelle 1-1, für die Reduzierung des Grabenelektrodenvolumens.
  • In 18 weist zum Beispiel jeder Steuergraben 14 die Steuergrabenelektrode im oberen Teil UP und die zweite Grabenelektrode 148 im unteren Teil LP auf; und/oder jeder Dummy-Graben 15 weist die Dummy-Grabenelektrode 151 im unteren Teil LP und die zweite Grabenelektrode 158 in oberen Teil UP auf; und/oder jeder Source-Graben 16 weist die Source-Grabenelektrode 161 im unteren Teil LP und die zweite Grabenelektrode 168 im oberen Teil UP auf, zum Beispiel auf eine in 10 veranschaulichte Weise. Zum Beispiel sind die zweiten Grabenelektroden 158 der Dummy-Gräben 15 mit dem ersten Lastanschluss 11 elektrisch verbunden.
  • In 19 weist zum Beispiel jeder Dummy-Graben 15 mehrere Dummy-Grabenelektroden 151 und mehrere zweite Grabenelektroden 158 auf, die abwechselnd entlang der zweiten lateralen Richtung Y angeordnet sind. Die zweiten Grabenelektroden 158 der Dummy-Gräben 15 sind zum Beispiel mit dem ersten Lastanschluss 11 elektrisch verbunden. Bei dieser Variante können ferner die anderen Gräben 14 und 16 zum Beispiel ohne jeweilige zweite Grabenelektroden 148, 168 ausgelegt sein. Gemäß der Ausführungsform von 19 weist jeder Dummy-Graben 15 aber auch das Gesamt-Dummy-Grabenvolumen auf, wobei das Volumen der Dummy-Grabenelektrode 151 weniger als 80% des Gesamt-Dummy-Grabenvolumens beträgt.
  • Nunmehr auf die 20 bis 22 Bezug nehmend, werden weitere Ausführungsformen des Leistungshalbleitertransistors 1 beschrieben. Gemäß diesen Ausführungsformen umfasst der Leistungshalbleitertransistor 1 einen mit einem ersten Lastanschluss 11 und einem zweiten Lastanschluss 12 des Transistors 1 gekoppelten Halbleiterkörper 10, der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp 100 umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen 11, 12 zu leiten; und mindestens eine Leistungseinheitszelle 1-1, die Folgendes enthält: mindestens einen Steuergraben (14; 15) mit einer ersten Grabenelektrode (141; 151), die mit einem Steueranschluss 13 des Transistors 1 gekoppelt ist; mindestens einen Source-Graben 16 mit einer Source-Grabenelektrode 161, die mit dem ersten Lastanschluss 11 elektrisch verbunden ist; mindestens eine erste Mesa (18; 19), die entlang einer ersten lateralen Richtung X durch eine Seitenwand (144; 154) des ersten Grabens (14; 15) und eine Seitenwand 164 des Source-Graben 16 räumlich begrenzt ist; ein Halbleiterbarrieregebiet 105 von einem zweiten Leitfähigkeitstyp, das im Halbleiterkörper 10 implementiert ist, wobei sich das Barrieregebiet 105 sowohl mit der ersten Mesa (18; 19) als auch einem Boden 165 des Source-Grabens 16 lateral überlappt. Der erste Graben (14; 15), Source-Graben 16 und die erste Mesa 18 weisen jeweils eine jeweilige Streifenkonfiguration mit einer größeren Gesamterstreckung in einer zweiten lateralen Richtung Y als in der ersten lateralen Richtung X auf, wobei eine Nennmesabreite in der ersten lateralen Richtung X der maximale Abstand zwischen der ersten Grabenseitenwand (144; 154) und der Source-Grabenseitenwand 164 ist. Über mindestens 10% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung Y und in einem jeweiligen vertikalen Querschnitt (X, Z) der ersten Mesa werden mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet, wobei die Nennquerschnittsfläche durch die Nennmesabreite und eine Tiefe des ersten Grabens (14; 15) definiert wird.
  • Dementsprechend wird hierin auch ein weiteres Verfahren zur Verarbeitung eines Leistungshalbleitertransistors dargeboten. Der Leistungshalbleitertransistor umfasst einen Halbleiterkörper, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Transistors gekoppelt ist und ein Drift-Gebiet von einem ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu führen. Das Verfahren umfasst Bilden mindestens einer Leistungseinheitszelle, wobei die mindestens eine Leistungseinheitszelle Folgendes enthält: mindestens einen ersten Graben mit einer ersten Grabenelektrode, die mit einem Steueranschluss des Transistors gekoppelt ist; mindestens einen Source-Graben, der eine Source-Grabenelektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist; mindestens eine erste Mesa, die durch eine Seitenwand des ersten Grabens und eine Seitenwand des Source-Grabens entlang einer ersten lateralen Richtung räumlich begrenzt ist; ein Halbleiterbarrieregebiet von einem zweiten Leitfähigkeitstyp, das im Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der ersten Mesa als auch einem Boden des Source-Grabens lateral überlappt. Der erste Graben, der Source-Graben und die erste Mesa weisen jeweils eine jeweilige Streifenkonfiguration mit einer größeren Gesamterstreckung in einer zweiten lateralen Richtung als in der ersten lateralen Richtung auf, wobei eine Nennmesabreite in der ersten lateralen Richtung der maximale Abstand zwischen der ersten Grabenseitenwand und der Source-Grabenseitenwand ist. Über mindestens 10% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung und in einem jeweiligen vertikalen Querschnitt der ersten Mesa werden mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet, wobei die Nennquerschnittsfläche durch die Nennmesabreite und eine Tiefe des ersten Grabens definiert wird.
  • Der oben erwähnte erste Graben ist zum Beispiel ein Steuergraben 14 oder ein Dummy-Graben 15. Die erste Mesa kann eine aktive Mesa 18 oder eine inaktive Mesa 19 sein.
  • Durch Reduzieren des Teils des halbleitenden Materials zwischen dem ersten Graben mit der ersten Grabenelektrode, die mit dem Steueranschluss 13 gekoppelt (zum Beispiel elektrisch verbunden) ist, und dem Source-Graben 16 mit der Source-Grabenelektrode 161, die mit dem ersten Lastanschluss 11 elektrisch verbunden ist, kann die kapazitive Kopplung zwischen dem ersten Lastanschluss 11 und dem Steueranschluss 13 eingestellt werden, um zum Beispiel die Steuerbarkeit des Transistors 1 verbessern. Dazu können die oben angeführten Bereiche der mindestens 10% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung Y und/oder der mindestens 50% der Nennquerschnittsfläche entsprechend modifiziert werden, zum Beispiel von 10% auf nahezu 100% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung Y und/oder von 50% auf nahezu 100% der Gesamterstreckung der ersten Mesa in der zweiten lateralen Richtung Y erhöht werden.
  • An dieser Stelle sei erneut betont, dass die Merkmale der oben bereits beschriebenen Ausführungsformen gleichermaßen für die nachfolgend beschriebenen Ausführungsformen gelten sollen, und umgekehrt. Unter Bezugnahme auf die 20 bis 22 werden Mesas mit einem reduzierten Halbleitervolumenanteil beispielhaft beschrieben. Diese beispielhaften Mesas werden in den 1 bis 6 und 8 bis 19 nicht ausdrücklich veranschaulicht; es sollte jedoch auf der Hand liegen, dass auch die unter Bezugnahme auf die 1 bis 6, und 8 bis 19 beschriebenen Ausführungsformen unter Bezugnahme auf die 20 bis 22 einen reduzierten Halbleitervolumenanteil in den Mesas aufweisen können. Umgekehrt kann alles, was oben im Hinblick auf den ersten Lastanschluss 11, den zweiten Lastanschluss 12, den Steueranschluss, den Halbleiterkörper 10, das dotierte Kontaktgebiet 108, das Drift-Gebiet 100, das Barrieregebiet 105, das Kanalgebiet 102, das Source-Gebiet 101, die pn-Übergänge 1052, 1051 und 1021, die Stecker 111, die Gräben 14, 15, 16, 17 und die Mesas 18 und 19 usw. angeführt wurde, gleichermaßen für nachfolgend unter Bezugnahme auf die 20 bis 22 beschriebene Ausführungsformen gelten.
  • Obgleich dies nicht veranschaulicht wird, ist das Barrieregebiet 105 insbesondere auch abschnittsweise innerhalb der Leistungseinheitszellen 1-1 vorhanden, wie in den 20 bis 22 veranschaulicht wird.
  • Die Gesamterstreckung in der zweiten lateralen Richtung Y sowohl des ersten Grabens (14; 15), des Source-Grabens 16 als auch der ersten Mesa (18; 19) ist mit der Gesamterstreckung des aktiven Gebiets 1-2 in der zweiten lateralen Richtung Y, wie in 1 veranschaulicht, identisch.
  • Die Nennmesabreite in der ersten lateralen Richtung X ist, wie gezeigt, der maximale Abstand zwischen der ersten Grabenseitenwand 144 und der Source-Grabenseitenwand 164. Diese Nennbreite ist zum Beispiel der maximale Abstand zwischen der Steuergrabenseitenwand 144 und der Source-Grabenseitenwand 164, gemessen in der aktiven Mesa 18 auf einer vertikalen Höhe, auf der das Kanalgebiet 102 implementiert ist (vgl. Breite W1 in 22, Abschnitt A). Die Nennbreite W1 kann mit der oben erwähnten ersten Breite identisch sein und kann somit innerhalb des Bereichs von 0,1 µm bis 0,3 µm, innerhalb des Bereichs von 0,3 µm bis 0,8 µm oder innerhalb des Bereichs von 0,8 µm bis 1,4 µm liegen.
  • Die Nennquerschnittsfläche der ersten Mesa wird durch die Nennmesabreite und eine Tiefe des ersten Grabens (zum Beispiel des Steuergrabens 14 oder des Dummy-Grabens 15) definiert; die Nennquerschnittsfläche wird zum Beispiel durch Multiplizieren der ersten Grabentiefe (zum Beispiel gemessen von der Isolationsschicht 112 zum Grabenboden 145/155) mit der Nennmesabreite erhalten.
  • Die Tiefe des ersten Grabens (zum Beispiel des Steuergrabens 14 oder des Dummy-Grabens 15) ist zum Beispiel entlang seiner Gesamterstreckung in der zweiten lateralen Richtung Y innerhalb des aktiven Gebiets 1-2 konstant.
  • In Abschnitt A veranschaulicht 20 eine Ausführungsform der Leistungseinheitszellen 1-1, bei der keine Reduzierung des Volumens des halbleitenden Materials in den Mesas 18 und 19 implementiert ist; zum Beispiel weist jede Mesa 18, 19 der Leistungseinheitszellen 1-1 entlang ihrer jeweiligen Gesamterstreckung in der zweiten lateralen Richtung Y eine im Wesentlichen konstante Breite auf, wobei die konstante Breite mit der Nennbreite W1 für jede Mesa 18, 19 identisch sein kann und wobei jede Mesa 18, 19 vollständig durch das halbleitende Material (zum Beispiel durch das Source-Gebiet 101, das Kanalgebiet 102, das Drift-Gebiet 100 und/oder das Barrieregebiet 105) gebildet sein kann. Das heißt, entlang der Gesamterstreckung in der zweiten lateralen Richtung Y wird jede Nennquerschnittsfläche im Wesentlichen vollständig durch das halbleitende Material gebildet (ohne Berücksichtigung eines eventuellen Kontaktsteckers (vgl. Bezugszahl 111), der sich leicht in die erste Mesa erstrecken kann).
  • Unter Bezugnahme auf Abschnitt B von 20 werden jedoch in der inaktiven Mesa 19 zwischen dem Source-Graben 16 (dessen Source-Grabenelektrode 161 mit dem ersten Lastanschluss 11 elektrisch verbunden sein kann) und dem Dummy-Graben 15 (dessen Dummy-Grabenelektrode 151 mit dem Steueranschluss 13 elektrisch verbunden sein kann) über mindestens 10% der Gesamterstreckung der inaktiven Mesa in der zweiten lateralen Richtung Y und in dem jeweiligen Vertikalquerschnitt (X, Z) der inaktiven Mesa 19 mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet.
  • Wie in Abschnitt B von 20 veranschaulicht wird, kann dies durch lokales Verbreitern mindestens eines der Grabenisolatoren 162, 152 (zum Beispiel durch Bereitstellen von Oxidspacern) erreicht werden, so dass die das Halbleitermaterial enthaltenden Mesateile hinsichtlich ihres Volumens reduziert werden.
  • Zusätzlich oder als Alternative können, wie in Abschnitt (C) von 20 veranschaulicht wird, gemäß einer Ausführungsform eine oder mehrere Oxidnadeln 91 zwischen dem Dummy-Graben 15 und dem Source-Graben 16 in der inaktiven Mesa vorgesehen werden, wobei die Oxidnadeln eine maximale laterale Erstreckung von zum Beispiel mindestens 10% und höchstens 90% der Nennbreite und eine Tiefe von mindestens 10% und höchstens 90% der Steuergrabentiefe aufweisen können.
  • Wie weiter in Abschnitt D von 20 betont wird, kann statt nur einer lokalen Verbreiterung mindestens eines der Grabenisolatoren 162, 152 (wie in Abschnitt A veranschaulicht wird) mindestens einer der Grabenisolatoren 162, 152 (zum Beispiel beide) durchgehend verbreitert sein, so dass die Mesateile, die das halbleitende Material enthalten, hinsichtlich ihres Volumens stärker reduziert sind. Zum Beispiel ist die Nennbreite W1, die zwischen den „regelmäßigen“ Grabenseitenwände in 154' und 164' vorhanden ist, mindestens über zusammenhängende 10% der der Gesamterstreckung der inaktiven Mesa 19 in der zweiten lateralen Richtung Y um mindestens 20% verkleinert.
  • Gemäß der in 21 gezeigten Ausführungsform umfasst die mindestens eine Leistungseinheitszelle 1-1 keinen Dummy-Graben 15; zum Beispiel umfasst jede Leistungseinheitszelle 1-1 einen Steuergraben 14 und drei Source-Gräben 16, zwischen denen zwei inaktive Mesas 19 und eine aktive Mesa 18 angeordnet sind. Zum Beispiel ist die erste Mesa, bei der die Reduzierung des Volumens des halbleitenden Materials implementiert ist, die inaktive Mesa 19 zwischen einem der Source-Gräben 16 und dem Steuergraben 14 (und nicht dem Dummy-Graben 15, wie in 20). Die beispielhaften Maßnahmen zum Implementieren der Reduzierung des Volumens des halbleitenden Materials, wie in den Abschnitten A, B und C von 21 schematisch veranschaulicht, entsprechen jenen, die in den Abschnitten B, D bzw. D von 21 schematisch veranschaulicht werden. Somit wird auf das Obige verwiesen.
  • Das Kontaktierungsschema der Ausführungsformen der Leistungseinheitszellen 1-1, wie in 22 schematisch dargestellt, ist mit dem in 20 veranschaulichten Schema identisch. Im Gegensatz zu 20 ist die erste Mesa, bei der die Reduzierung des Volumens des halbleitenden Materials implementiert ist, die aktive Mesa 18 (und nicht die inaktive Mesa) zwischen einem der Source-Gräben 16 und dem Steuergraben 14. Die beispielhaften Maßnahmen zum Implementieren der Reduzierung des Volumens des halbleitenden Materials, wie in den Abschnitten A, B von 22 veranschaulicht, entsprechen jenen, die in Abschnitt B von 20 schematisch veranschaulicht werden, wobei Abschnitt B von 22 zeigt, dass es auch möglich ist, nur einen der relevanten Gräben 14, 16, zum Beispiel nur den Steuergraben 14, wie veranschaulicht, lokal zu verbreitern. Die beispielhafte Maßnahme zum Implementieren der Reduzierung des Volumens des halbleitenden Materials, wie in Abschnitt C von 22 schematisch veranschaulicht, entspricht der Maßnahme, die in Abschnitt C von 20 schematisch veranschaulicht wird, wobei natürlich die zum Kontaktieren der aktive Mesa 18 eingesetzten Kontaktstecker 111 von den Oxidnadeln 91 räumlich versetzt sind.
  • Wie oben und hier erneut betont wird, können optionale Merkmale und Varianten der Komponenten der in den 10 bis 22 abschnittsweise veranschaulichten IGBTs 1 und ihre entsprechenden Verarbeitungsverfahren den oben beschriebenen entsprechen. Zum Beispiel sind sowohl die Dummy-Grabenelektrode 151 als auch die Steuergrabenelektrode 141 mit einem Steueranschluss 13 des IGBTs 1 elektrisch gekoppelt, wobei zum Beispiel der Steueranschluss 13 mit einem Ausgang einer Treibereinheit (nicht veranschaulicht) zum Ansteuern des IGBTs 1 elektrisch verbunden sein kann. Sowohl die Dummy-Grabenelektrode 151 als auch die Steuergrabenelektrode 141 sind zum Beispiel mit dem Steueranschluss 13 des IGBTs 1 elektrisch verbunden, das heißt mittels einer jeweiligen niederohmigen Verbindung (nicht veranschaulicht). Das elektrische Potenzial der Dummy-Grabenelektrode 151 kann zum Beispiel mit dem elektrischen Potenzial der Steuergrabenelektrode 141 zumindest im Wesentlichen identisch sein. Bei einer anderen Ausführungsform kann sich ein erster ohmscher Widerstand zwischen dem Steueranschluss 13 und der Steuergrabenelektrode 141 von einem zweiten ohmschen Widerstand zwischen dem Steueranschluss 13 und der Dummy-Grabenelektrode 151 unterscheiden. Die Differenz zwischen dem ersten ohmschen Widerstand und dem zweiten ohmschen Widerstand kann zum Beispiel innerhalb des Bereichs von 0 Q bis 100 Ω liegen. Zum Beispiel ist die zweite ohmschen Widerstand größer als der erste ohmsche Widerstand.
  • Schließlich die Veranschaulichung von 7 betrachtend, werden Ausführungsformen eines Verfahrens 2 zur Verarbeitung eines Leistungshalbleitertransistors dargeboten. Das in 7 veranschaulichte Verfahren 2 kann zum Beispiel zur Herstellung einer oder mehrerer oben beispielsweise bezüglich der anderen Zeichnungen beschriebener Ausführungsbeispiele des IGBTs 1 eingesetzt werden.
  • Gemäß einer Ausführungsform ist das Verfahren 2 ein Verfahren zur Verarbeitung eines Leistungshalbleitertransistors. Der Transistor umfasst einen in Schritt 21 bereitgestellten Halbleiterkörper, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Transistors gekoppelt ist und ein Drift-Gebiet vom ersten Leitfähigkeitstyp umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen zu leiten. Das Verfahren umfasst Bilden mindestens einer Leistungseinheitszelle. Das Bilden der mindestens einen Leistungseinheitszelle umfasst: Bilden, in Schritt 22, mindestens eines Steuergrabens mit einer Steuergrabenelektrode; Bilden, in Schritt 23, mindestens eines Dummy-Grabens mit einer Dummy-Grabenelektrode, die mit der Steuergrabenelektrode gekoppelt ist; Bilden, in Schritt 24, mindestens einer aktiven Mesa, die ein Source-Gebiet vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss elektrisch verbunden ist, und ein Kanalgebiet von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet und das Drift-Gebiet trennt, umfasst, wobei in der aktiven Mesa mindestens ein jeweiliger Abschnitt jedes des Source-Gebiets, des Kanalgebiets und des Drift-Gebiets neben einer Seitenwand der Steuergrabens angeordnet ist, und wobei die Steuergrabenelektrode dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss des Transistors zu empfangen und den Laststrom in der aktiven Mesa zu steuern; und Bilden, in Schritt 25, eines Halbleiterbarrieregebiets vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper implementiert ist, wobei sich das Barrieregebiet sowohl mit der aktiven Mesa als auch einem Boden des Dummy-Grabens lateral überlappt. Der mindestens eine Steuergraben weist ein Gesamtsteuergrabenvolumen auf, wobei sich das Volumen der Steuergrabenelektrode auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder der mindestens eine Dummy-Graben weist ein Gesamt-Dummy-Grabenvolumen auf, wobei sich das Volumen der Dummy-Grabenelektrode auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.
  • Zum Beispiel umfasst das Bilden des Barrieregebiets 105 das Durchführen eines Implantationsverarbeitungsschritts. Der Implantationsverarbeitungsschritt kann mit einer Implantationsenergie innerhalb des Bereichs von 10 keV bis 100 keV und/oder mit einer Implantationsdosis innerhalb des Bereichs von 1 MeV bis 3 MeV durchgeführt werden.
  • Ferner kann der Implantationsverarbeitungsschritt als ein selbstjustierter Verarbeitungsschritt, beispielsweise unter Verwendung von für die Gräben geätzten Ausnehmungen als eine Maske, wie oben beschrieben, durchgeführt werden.
  • Weitere Ausführungsformen des Verfahrens 2 entsprechen den oben unter Bezugnahme auf die anderen Zeichnungen beschriebenen Ausführungsformen des Leistungshalbleitertransistors. Somit können zum Beispiel die oben unter Bezugnahme auf die anderen Zeichnungen beschriebenen Merkmale der Ausführungsformen des Leistungshalbleitertransistors durch entsprechende Durchführung des Verfahrens 2 erlangt werden.
  • Oben wurden Ausführungsformen, die sich auf einen Leistungshalbleitertransistor, wie zum Beispiel einen IGBT beziehen, und entsprechende Verarbeitungsverfahren erläutert. Zum Beispiel basieren diese Transistoren auf Silicium (Si). Dementsprechend kann ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht, zum Beispiel der Halbleiterkörper 10 und seine Gebiete/Zonen 100, 101, 102, 105 und 108, ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht sein. Bei anderen Ausführungsformen kann polykristallines oder amorphes Silizium eingesetzt werden.
  • Es sollte jedoch auf der Hand liegen, dass der Halbleiterkörper 10 und seine dotierten Gebiete/Zonen aus irgendeinem Halbleitermaterial hergestellt sein können, das zur Herstellung eines Halbleiterbauelements geeignet ist. Beispiele für solche Materialien umfassen, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien, wie etwa Silicium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien, wie etwa Siliciumcarbid (SiC) oder Silicium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGalnN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie etwa Kadmiumtellurid (CdTe) und Quecksilberkadmiumtellurid (HgCdTe), um nur einige zu nennen. Die zuvor erwähnten Halbleitermaterialien werden auch als „Homoübergangshalbleitermaterialien“ bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergangshalbleitermaterial gebildet. Beispiele für Heteroübergangshalbleitermaterialien umfassen, ohne darauf beschränkt zu sein, Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN), Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AlGaN), Silizium-Siliziumcarbid (SixCl-x) und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Für Halbleiterbauelementanwendungen werden derzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.
  • Sich auf Raum beziehende Begriffe, wie zum Beispiel „unter“, „unterhalb“, „oberhalb“, „niedriger“, „über“, „oberer“ und dergleichen, werden der Einfachheit der Beschreibung halber dazu verwendet, die Positionierung eines Elements relativ zu einem zweiten Element zu beschreiben. Diese Begriffe sollen zusätzlich zu Ausrichtungen, die von jenen, die in den Figuren gezeigt werden, verschieden sind, verschiedene Ausrichtungen des jeweiligen Bauelements mit einschließen. Ferner werden Begriffe, wie „erster“, „zweiter“ und dergleichen auch zum Beschreiben verschiedener Elemente, Gebiete, Abschnitte usw. verwendet und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Wie hierin verwendet, sind die Begriffe „aufweisen“, „beinhalten“, „enthalten“, „umfassen“, „zeigen“ und dergleichen offene Begriffe und geben das Vorhandensein der angegebenen Elemente oder Merkmale an, schließen aber keine zusätzlichen Elemente oder Merkmale aus.

Claims (20)

  1. Leistungshalbleitertransistor (1), umfassend: - einen an einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12) des Transistors (1) gekoppelten Halbleiterkörper (10), der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp (100) umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen (11, 12) zu leiten; - mindestens eine Leistungseinheitszelle (1-1), die Folgendes enthält: - mindestens einen Steuergraben (14) mit einer Steuergrabenelektrode (141) und mindestens einen Dummy-Graben (15) mit einer Dummy-Grabenelektrode (151), die mit der Steuergrabenelektrode (141) gekoppelt ist; - mindestens eine aktive Mesa (18), die ein Source-Gebiet (101) vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss (11) elektrisch verbunden ist, und ein Kanalgebiet (102) von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet (101) und das Drift-Gebiet (100) trennt, umfasst, wobei in der aktiven Mesa (18) mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet (101), dem Kanalgebiet (102) und dem Drift-Gebiet (100) neben einer Seitenwand (144) des Steuergrabens (14) angeordnet sind, und wobei die Steuergrabenelektrode (141) dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss (13) des Transistors (1) zu empfangen und den Laststrom in der aktiven Mesa (18) zu steuern; - ein Halbleiterbarrieregebiet (105) vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper (10) implementiert ist, wobei sich das Barrieregebiet (105) sowohl mit der aktiven Mesa (18) als auch einem Boden (155) des Dummy-Grabens (15) überlappt; wobei - der mindestens eine Steuergraben (14) ein Gesamtsteuergrabenvolumen aufweist, wobei sich das Volumen der Steuergrabenelektrode (141) auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder - der mindestens eine Dummy-Graben (15) ein Gesamt-Dummy-Grabenvolumen aufweist, wobei sich das Volumen der Dummy-Grabenelektrode (151) auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.
  2. Leistungshalbleitertransistor (1) nach Anspruch 1, wobei: - die mindestens eine Leistungseinheitszelle (1-1) ferner mindestens eine inaktive Mesa (19) enthält, die neben dem mindestens einen Dummy-Graben (15) angeordnet ist, wobei ein Übergang (191) zwischen dem ersten Lastanschluss (11) und der inaktiven Mesa (19) eine elektrische Isolation (112) mindestens für Ladungsträger vom ersten Leitfähigkeitstyp bereitstellt.
  3. Leistungshalbleitertransistor (1) nach Anspruch 1 oder 2, wobei sich sowohl der Boden (155) des Dummy-Grabens (15) als auch ein Boden (145) des Steuergrabens (14) in das Barrieregebiet (105) erstrecken.
  4. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei sich das Barrieregebiet (105) über mindestens 50% einer Breite der aktiven Mesa (18) mit der aktiven Mesa (18) lateral überlappt.
  5. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei das Barrieregebiet (105) elektrisch floatend ist.
  6. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei der verbleibende Anteil des Gesamtsteuergrabenvolumens und/oder wobei der verbleibende Anteil des Gesamt-Dummy-Grabenvolumens durch ein Isoliermaterial und/oder ein Elektrodenmaterial, das von der jeweiligen Grabenelektrode (141, 151) getrennt ist, gebildet wird.
  7. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei die Dummy-Grabenelektrode (151) im unteren Teil (LP) des Dummy-Grabens (15) angeordnet ist, wobei sich der untere Teil (LP) mit dem Barrieregebiet (105) lateral überlappt.
  8. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei sich die Dummy-Grabenelektrode (151) nicht vertikal mit dem Kanalgebiet (102) überlappt.
  9. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei die Steuergrabenelektrode (141) in einem oberen Teil (UP) des Steuergrabens (15) angeordnet ist, wobei sich der obere Teil (UP) vertikal mit dem Kanalgebiet (102) überlappt.
  10. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei der Dummy-Graben (15) mindestens eine zweite Grabenelektrode (158) enthält.
  11. Leistungshalbleitertransistor (1) nach Anspruch 10, wobei die zweite Grabenelektrode (158) des Dummy-Grabens (15) ein anderes elektrisches Potenzial als die Dummy-Grabenelektrode (151) hat.
  12. Leistungshalbleitertransistor (1) nach Anspruch 11, wobei die zweite Grabenelektrode (158) über der Dummy-Grabenelektrode (151) angeordnet ist.
  13. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche 9 bis 11, wobei die zweite Grabenelektrode (158) lateral neben der Dummy-Grabenelektrode (151) angeordnet ist.
  14. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei das Sourcegebiet (101) entlang einer zweiten lateralen Richtung (Y) lateral strukturiert ist, wobei Unterbrechungsgebiete (1015) benachbarte Source-Teilgebiete (101) trennen, und wobei die Steuergrabenelektrode (141) entlang der zweiten lateralen Richtung (Y) gemäß der lateralen Struktur des Source-Gebiets (101) lateral strukturiert ist, um sich mit den Source-Teilgebieten (101) lateral zu überlappen.
  15. Leistungshalbleitertransistor (1) nach Anspruch 2, wobei die inaktive Mesa (19) in einem oberen Teil (UP) ein oxidiertes Gebiet (195) enthält, das sich mit dem Kanalgebiet (102) vertikal überlappt.
  16. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei das Barrieregebiet (105) eine oder mehrere Ausnehmungen (1053) umfasst, wobei sich das Drift-Gebiet (100) vollständig in die eine oder die mehreren Ausnehmungen (1053) erstreckt, und wobei sich die eine oder die mehreren Ausnehmungen (1053) mit der aktiven Mesa (18) überlappen.
  17. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, der mehrere Leistungseinheitszellen (1-1) umfasst, wobei das Barrieregebiet (105) - inaktive Mesas (19), die in den mehreren Leistungseinheitszellen (1-1) enthalten sind, miteinander verbindet; und/oder - zwei oder mehr Dummy-Grabenböden (155) miteinander verbindet.
  18. Leistungshalbleitertransistor (1) nach einem der vorhergehenden Ansprüche, wobei - sowohl die Steuergrabenelektrode (141) als auch die Dummy-Grabenelektrode (151) mit dem Steueranschluss (13) elektrisch gekoppelt sind; und/oder - das Barrieregebiet (105) dazu ausgelegt ist, eine elektrisch leitende Bahn zwischen einem Abschnitt der aktiven Mesa (18) und dem Boden (155) des Dummy-Grabens (15) bereitzustellen; und/oder - das Barrieregebiet (105) als eine zusammenhängende Barriereschicht innerhalb eines aktiven Zellenfelds (1-2) des Transistors (1) implementiert ist.
  19. Leistungshalbleitertransistor (1), umfassend: - einen an einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12) des Transistors (1) gekoppelten Halbleiterkörper (10), der ein Drift-Gebiet von einem ersten Leitfähigkeitstyp (100) umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen (11, 12) zu leiten; - mindestens eine Leistungseinheitszelle (1-1), die Folgendes enthält: - mindestens einen ersten Graben (14, 15) mit einer ersten Grabenelektrode (141), die mit einem Steueranschluss (13) des Transistors (1) gekoppelt ist; - mindestens einen Source-Graben (16) mit einer Source-Grabenelektrode (161), die mit dem ersten Lastanschluss (11) elektrisch verbunden ist; - mindestens eine erste Mesa (18; 19), die entlang einer ersten lateralen Richtung (X) durch eine Seitenwand (144; 154) des ersten Grabens (14; 15) und eine Seitenwand (164) des Source-Grabens (16) räumlich begrenzt ist; - ein Halbleiterbarrieregebiet (105) von einem zweiten Leitfähigkeitstyp, das in dem Halbleiterkörper (10) implementiert ist, wobei sich das Barrieregebiet (105) sowohl mit der ersten Mesa (18) als auch einem Boden (165) des Source-Grabens (16) überlappt; wobei - sowohl der erste Graben (14), der Source-Graben (16) als auch die erste Mesa (18; 19) eine jeweilige Streifenkonfiguration mit einer größeren Gesamterstreckung in einer zweiten lateralen Richtung (Y) als in der ersten lateralen Richtung (X) aufweisen, wobei eine Nennmesabreite in der ersten lateralen Richtung (X) der maximale Abstand zwischen der ersten Grabenseitenwand (144; 154) und der Source-Grabenseitenwand (164) ist; - über mindestens 10% der Gesamterstreckung der ersten Mesa (18; 19) in der zweiten lateralen Richtung (Y) und in einem jeweiligen vertikalen Querschnitt (X, Z) der ersten Mesa (18; 19) mindestens 50% einer Nennquerschnittsfläche durch ein Isoliermaterial gebildet werden, wobei die Nennquerschnittsfläche durch die Nennmesabreite und eine Tiefe des ersten Grabens (14; 15) definiert wird.
  20. Verfahren (2) zur Verarbeitung eines Leistungshalbleitertransistors (1) umfasst, der einen Halbleiterkörper (10), der mit einem ersten Lastanschluss (11) und einem zweiten Lastanschluss (12) des Transistors (1) gekoppelt ist und ein Drift-Gebiet von einem ersten Leitfähigkeitstyp (100) umfasst, das dazu ausgelegt ist, einen Laststrom zwischen den Anschlüssen (11, 12) zu leiten; wobei das Verfahren (2) Folgendes umfasst: Bilden - mindestens einer Leistungseinheitszelle (1-1), die Folgendes enthält: - mindestens einen Steuergraben (14) mit einer Steuergrabenelektrode (141) und mindestens einem Dummy-Graben (15) mit einer Dummy-Grabenelektrode (151), die mit der Steuergrabenelektrode (141) gekoppelt ist; - mindestens eine aktive Mesa (18), die ein Source-Gebiet (101) vom ersten Leitfähigkeitstyp, das mit dem ersten Lastanschluss (11) elektrisch verbunden ist, und ein Kanalgebiet (102) von einem zweiten Leitfähigkeitstyp, das das Source-Gebiet (101) und das Drift-Gebiet (100) trennt, umfasst, wobei in der aktiven Mesa (18) mindestens ein jeweiliger Abschnitt jedes von dem Source-Gebiet (101), dem Kanalgebiet (102) und dem Drift-Gebiet (100) neben einer Seitenwand (144) des Steuergrabens (14) angeordnet sind, und wobei die Steuergrabenelektrode (141) dazu ausgelegt ist, ein Steuersignal von einem Steueranschluss (13) des Transistors (1) zu empfangen und den Laststrom in der aktiven Mesa (18) zu steuern; - ein Halbleiterbarrieregebiet (105) vom zweiten Leitfähigkeitstyp, das im Halbleiterkörper (10) implementiert ist, wobei sich das Barrieregebiet (105) sowohl mit der aktiven Mesa (18) als auch einem Boden (155) des Dummy-Grabens (15) überlappt, wobei - der mindestens eine Steuergraben (14) ein Gesamtsteuergrabenvolumen aufweist, wobei sich das Volumen der Steuergrabenelektrode (141) auf weniger als 80% des Gesamtsteuergrabenvolumens beläuft; und/oder - der mindestens eine Dummy-Graben (15) ein Gesamt-Dummy-Grabenvolumen aufweist, wobei sich das Volumen der Dummy-Grabenelektrode (151) auf weniger als 80% des Gesamt-Dummy-Grabenvolumens beläuft.
DE102018107568.5A 2018-03-29 2018-03-29 Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors Active DE102018107568B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102018107568.5A DE102018107568B4 (de) 2018-03-29 2018-03-29 Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors
US16/368,638 US10978560B2 (en) 2018-03-29 2019-03-28 Power semiconductor device with dV/dt controllability and low gate charge
CN201910249737.XA CN110323274A (zh) 2018-03-29 2019-03-29 具有dV/dt可控性和低栅极电荷的IGBT
US17/208,779 US11682700B2 (en) 2018-03-29 2021-03-22 Power semiconductor device with dV/dt controllability and low gate charge
US18/204,635 US20230307499A1 (en) 2018-03-29 2023-06-01 Power Semiconductor Device with dV/dt Controllability and Low Gate Charge

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102018107568.5A DE102018107568B4 (de) 2018-03-29 2018-03-29 Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors

Publications (2)

Publication Number Publication Date
DE102018107568A1 DE102018107568A1 (de) 2019-10-02
DE102018107568B4 true DE102018107568B4 (de) 2021-01-07

Family

ID=67909992

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018107568.5A Active DE102018107568B4 (de) 2018-03-29 2018-03-29 Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors

Country Status (3)

Country Link
US (3) US10978560B2 (de)
CN (1) CN110323274A (de)
DE (1) DE102018107568B4 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6702423B2 (ja) 2016-08-12 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018107568B4 (de) * 2018-03-29 2021-01-07 Infineon Technologies Ag Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
EP3863066A1 (de) * 2020-02-06 2021-08-11 Infineon Technologies Austria AG Transistorvorrichtung und verfahren zur herstellung eines gates einer transistorvorrichtung
DE102020121771A1 (de) 2020-08-19 2022-02-24 Infineon Technologies Ag Erste gate-elektrode und zweite gate-elektrode enthaltendehalbleitervorrichtung
CN114093930B (zh) * 2021-11-18 2023-09-19 江苏芯长征微电子集团股份有限公司 能抑制开关震荡的功率半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864159A (en) * 1994-12-13 1999-01-26 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage
JP2014135419A (ja) * 2013-01-11 2014-07-24 Toyota Central R&D Labs Inc ダイオード及びダイオードを内蔵した半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518621B1 (en) * 1999-09-14 2003-02-11 General Semiconductor, Inc. Trench DMOS transistor having reduced punch-through
US6566691B1 (en) * 1999-09-30 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor device with trench gate having structure to promote conductivity modulation
DE102007018631B4 (de) * 2007-04-19 2009-01-22 Infineon Technologies Austria Ag Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
US8203181B2 (en) * 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US9076805B2 (en) * 2012-07-14 2015-07-07 Infineon Technologies Ag Current sense transistor with embedding of sense transistor cells
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
US9269779B2 (en) * 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
WO2017010393A1 (ja) * 2015-07-16 2017-01-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
DE102018107568B4 (de) * 2018-03-29 2021-01-07 Infineon Technologies Ag Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864159A (en) * 1994-12-13 1999-01-26 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage
JP2014135419A (ja) * 2013-01-11 2014-07-24 Toyota Central R&D Labs Inc ダイオード及びダイオードを内蔵した半導体装置

Also Published As

Publication number Publication date
US20190305087A1 (en) 2019-10-03
DE102018107568A1 (de) 2019-10-02
US20230307499A1 (en) 2023-09-28
US11682700B2 (en) 2023-06-20
CN110323274A (zh) 2019-10-11
US20210210604A1 (en) 2021-07-08
US10978560B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
DE102017124871B4 (de) Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102018107568B4 (de) Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors
DE102017107174B4 (de) IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE102019125007B4 (de) RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich und Verfahren zur Herstellung eines RC-IGBT
DE102009022032B4 (de) Halbleiterbauelement mit Schaltelektrode und Gateelektrode und Verfahren zum Schalten eines Halbleiterbauelements
DE102018100237B4 (de) Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102016219020A1 (de) Leistungshalbleitervorrichtung
DE102018120433B4 (de) Leistungshalbleiterbauelement mit selbstjustiertem Source-Gebiet, sowie entsprechendes Verfahren
DE102018112344A1 (de) Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
DE102020107277A1 (de) Rc-igbt
DE102018107417B4 (de) Nadelzellengraben-MOSFET und Verfahren zur Herstellung desselben
DE102018119512B4 (de) Nadelzellengraben-MOSFET
DE102018120432B4 (de) Leistungshalbleitervorrichtung mit zulässig verifizierbarem p-Kontakt und Verfahren
DE102016117264A1 (de) Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt
DE102020134850A1 (de) RC-IGBTVerfahren zum Herstellen eines RC-IGBT
DE102016107203A1 (de) Leistungshalbleiterbauelementgraben mit Feldplatte und Gateelektrode
DE102017128241B3 (de) Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung
DE102021125271A1 (de) LeistungshalbleitervorrichtungVerfahren zur Herstellung einer Leistungshalbleitervorrichtung
DE102021104532A1 (de) Mesa-Kontakt für MOS-gesteuerte Leistungshalbleitervorrichtung Verfahren zum Herstellen einer Leistungshalbleitervorrichtung
DE102016117723A1 (de) Diodenstruktur eines Leistungshalbleiterbauelements
DE102019109502A1 (de) Rückwärts sperrende Leistungshalbleitervorrichtung und Verfahren zur Verarbeitung einer rückwärts sperrenden Leistungshalbleitervorrichtung
DE102018130095B4 (de) Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
DE102015120210A1 (de) Leistungshalbleitertransistor mit vergrößerter bipolarer Verstärkung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102018010408

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative