JP2014187190A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2014187190A
JP2014187190A JP2013061111A JP2013061111A JP2014187190A JP 2014187190 A JP2014187190 A JP 2014187190A JP 2013061111 A JP2013061111 A JP 2013061111A JP 2013061111 A JP2013061111 A JP 2013061111A JP 2014187190 A JP2014187190 A JP 2014187190A
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
semiconductor device
manufacturing
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2013061111A
Other languages
English (en)
Inventor
Tadashi Komatsu
公 小松
Kaori Fuse
香織 布施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013061111A priority Critical patent/JP2014187190A/ja
Priority to US14/019,223 priority patent/US20140287563A1/en
Publication of JP2014187190A publication Critical patent/JP2014187190A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Weting (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】実施形態は、製造過程を簡略化し、製造歩留りおよび信頼性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、凹部が設けられた半導体層の親水性の表面に光分解性基を吸着させ、前記凹部を含む前記半導体層の第１領域に光を照射し、前記光分解性基を疎水基に変換して前記第１領域の表面を修飾する。そして、前記疎水基により修飾された前記第１領域を除く前記半導体層の第２の領域にレジストを選択的に塗布する。
【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。
半導体装置を微細化すると、製造歩留まりや信頼性の低下を招くことがある。例えば、電力制御などに用いられる半導体装置には、トレンチゲート構造が用いられることがある。トレンチゲート構造を有する半導体装置において、高耐圧を維持しながらオン抵抗を低減するためには、トレンチゲート構造の微細化が必要である。しかし、微細化によりゲートトレンチのアスペクト比が大きくなると、製造歩留りや信頼性の低下を招くことがある。
特開２０１０−２７９５２号公報
実施形態は、製造過程を簡略化し、製造歩留りおよび信頼性を向上させることが可能な半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、凹部が設けられた半導体層の親水性の表面に光分解性基を吸着させ、前記凹部を含む前記半導体層の第１領域に光を照射し、前記光分解性基を疎水基に変換して前記第１領域の表面を修飾する。そして、前記疎水基により修飾された前記第１領域を除く前記半導体層の第２の領域にレジストを選択的に塗布する。
実施形態に係る半導体装置の製造方法を表す模式断面図である。 実施形態に係る半導体装置の製造過程を表す模式断面図である。 図２に続く製造過程を表す模式断面図である。 図３に続く製造過程を表す模式断面図である。 比較例に係る半導体装置の製造過程を表す模式断面図である。 図５に続く製造過程を表す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
図１（ａ）〜図１（ｅ）は、実施形態に係る半導体装置の製造方法を表す模式断面図である。本実施形態に係る製造方法は、例えば、図１（ａ）に表すように、半導体層１０に凹部７が設けられ、親水性の表面を有するウェーハを用いる場合に有利である。凹部７は、例えば、ウェーハに設けられたトレンチ、リセス、コンタクトホールなどである。
図１（ｂ）に表すように、半導体層１０の表面に、例えば、シリコン酸化膜５を形成すると、その表面にＯＨ基２１が修飾され親水性になる。
図１（ｃ）に表すように、本実施形態では、凹部７が設けられた半導体層１０の第１領域の表面に光分解性基を吸着させる。半導体層１０は、その上面１０ａにシリコン酸化膜が設けられ親水性を有する。光分解性基は、例えば、長鎖ジアゾケトン化合物２３であり、長鎖のアルキル基Ｒｎを含む。
次に、図１（ｄ）に表すように、半導体層１０の第１領域に光、例えば、紫外（ＵＶ）光を照射し、光分解性基を疎水基に変換する。すなわち、光照射により長鎖ジアゾケトン化合物２３を分解し、ＯＨ基２１と反応させる。これにより、図１（ｅ）に表すように、第１領域の表面を疎水性のカルボニル基２５で修飾することができる。
一方、半導体層１０の第１領域を除く第２領域には光照射を行わない（図３（ｂ）参照）。このため、第２領域の表面では、親水性が保持される。その結果、半導体層１０の第１領域を除く第２領域にレジストを選択的に塗布することができる。
このように、本実施形態に係る半導体装置の製造方法では、光誘起疎水化反応を利用し、ウェーハ表面の一部を高い疎水性とする。これにより、ウェーハ表面にレジストを塗布する際に、選択的にレジストが塗布されない部分を形成することができる。
次に、図２〜図４を参照して、半導体装置の製造過程を説明する。図２（ａ）〜図４（ｃ）は、実施形態に係る半導体装置の製造過程を表す模式断面図である。
図２（ａ）に表すように、半導体層１０の上にレジストマスク１３を形成する。レジストマスク１３は、複数の開口１３ａを有する。半導体層１０は、半導体基板の上に設けられたエピタキシャル層である。また、半導体層１０は、半導体基板そのものであっても良い。例えば、半導体層１０はシリコン層であり、シリコンウェーハの上にエピタキシャル成長される。
続いて、図２（ｂ）に表すように、レジストマスク１３を用いて半導体層１０を選択的にエッチングし、複数のトレンチ１５を形成する。トレンチ１５は、セル部２０および終端部３０の両方に設けられる。例えば、終端部３０は、第１領域であり、セル部２０は、第２領域である。
トレンチ１５は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成する。トレンチ１５の深さＤＴは、例えば、５〜１０マイクロメートル（μｍ）であり、その幅ＷＴは、１〜２μｍである。
次に、図２（ｃ）に表すように、半導体層１０の表面に、例えば、シリコン酸化膜５を形成する。シリコン酸化膜５は、例えば、半導体層１０（シリコン層）を熱酸化することにより形成する。シリコン酸化膜５は、セル部２０および終端部３０の上に形成される。そして、シリコン酸化膜５の表面は、ＯＨ基２１により修飾され親水性になる。
次に、図３（ａ）に表すよに、長鎖ジアゾケトン化合物２３を、例えば、有機溶媒中に溶解させ、半導体層１０に塗布する。これにより、同図中に表すように、長鎖ジアゾケトン化合物２３は、シリコン酸化膜５を修飾したＯＨ基２１に化学吸着する。
続いて、図３（ｂ）に表すように、例えば、フォトマスク１９を用いて、終端部３０にＵＶ光を照射する。これにより、長鎖ジアゾケトン化合物２３が分解されＯＨ基２１と反応する。その結果、終端部３０のシリコン酸化膜５の表面を、疎水基であるカルボニル基２５により修飾することができる。すなわち、終端部３０の表面は疎水性となる。
次に、図４（ａ）に表すように、半導体層１０の上にレジスト３１を塗布する。レジスト３１は、例えば、スピンコータを用いて半導体層１０の表面全体に塗布する。しかしながら、終端部３０の表面は、カルボニル基２５が修飾され疎水性となっている。このため、レジスト３１は終端部３０の上には載らず、終端部３０を除く領域（セル部２０および終端部３０の外側）に選択的に塗布される。
続いて、図４（ｂ）に表すように、レジスト３１をマスクとして、半導体層１０に不純物をイオン注入する。これにより、終端部３０における半導体層１０の上面、および、トレンチ１５の底面に不純物を導入することができる。
次に、図４（ｃ）に表すように、半導体層１０に熱処理を施し、不純物を活性化させる。これにより、半導体層１０の上に不純物ドープ層３５を形成し、トレンチ１５の底面の直下に不純物ドープ層３７を形成することができる。
上記の過程は、例えば、ＭＯＳトランジスタの製造工程の一部であり、その終端部３０を形成する過程を表している。終端部３０は、例えば、ベース層、エミッタ層およびトレンチゲートが設けられるセル部２０の周りに設けられる。
次に、図５および図６を参照して、比較例に係る半導体装置の製造方法を説明する。図５（ａ）〜図６（ｂ）は、比較例に係る半導体装置の製造過程を表す模式断面図である。
例えば、図５（ａ）に表すように、複数のトレンチ１５およびシリコン酸化膜５が設けられた半導体層１０の上に、フォトレジスト４１を塗布する。フォトレジスト４１は、例えば、ポジ型レジストであり、半導体層１０の上面１０ａに塗布される。また、フォトレジスト４１は、トレンチ１５の内部を埋め込むように塗布される。
次に、図５（ｂ）に表すように、例えば、フォトマスク１９を用いてＵＶ光を選択的に照射し、終端部３０に塗布されたフォトレジスト４１を露光する。
続いて、図５（ｃ）に示すように、フォトレジスト４１を現像し、ＵＶ光を照射した部分を除去する。この際、トレンチ１５の底部に塗布されたフォトレジスト４１の一部４１ａが残留することがある。すなわち、トレンチ１５の底部に埋め込まれたレジストは十分に露光されず、同図に表すように、トレンチ１５の底部に残留する場合がある。例えば、トレンチ１５の深さＤＴが５μｍを越える場合、および、トレンチ１５の幅ＷＴが狭い場合には、ＵＶ光がトレンチ１５の底部に届かず、フォトレジスト４１の一部４１ａが残留し易くなる。
図６（ａ）に表すように、トレンチ１５の底部にフォトレジスト４１の一部４１ａが残留した状態でイオン注入を実施すると、不純物はトレンチ１５の底部に導入されない。このため、図６（ｂ）に表すように、半導体層１０の上に不純物ドープ層３５が形成されるが、トレンチ１５の底面の直下に不純物ドープ層３７は形成されない。結果として、所望の終端構造が形成されず、例えば、終端部３０の耐圧が低下する場合がある。
これに対し、本実施形態では、光誘起疎水化反応により終端部３０を疎水性とし、レジストが塗布されないようにする。したがって、トレンチ１５の底部にレジストが残留することがなく、所望の終端構造を確実に形成することができる。これにより、半導体装置の製造歩留り、および、その信頼性を向上させることができる。
また、本実施形態では、レジストの現像を省略することが可能であり、製造工程を簡略化できる。また、本実施例に用いるレジストは感光性でなくても良く、その材料の選択範囲を広げることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５・・・シリコン酸化膜、 ７・・・凹部、 １０・・・半導体層、 １０ａ・・・上面、 １３・・・レジストマスク、 １３ａ・・・開口、 １５・・・トレンチ、 １９・・・フォトマスク、 ２０・・・セル部、 ２１・・・ＯＨ基、 ２３・・・長鎖ジアゾケトン化合物、 ２５・・・カルボニル基、 ３０・・・終端部、 ３１・・・レジスト、 ３５、３７・・・不純物ドープ層、 ４１・・・フォトレジスト、 ４１ａ・・・フォトレジストの一部

Claims (5)

  1. 凹部が設けられた半導体層の親水性の表面に光分解性基を吸着させ、
    前記凹部を含む前記半導体層の第１領域に光を照射し、前記光分解性基を疎水基に変換して前記第１領域の表面を修飾し、
    前記疎水基に修飾された前記第１領域を除く前記半導体層の第２の領域にレジストを選択的に塗布する半導体装置の製造方法。
  2. 前記光分解性基は、長鎖ジアゾケトン化合物であり、
    前記疎水基は、カルボニル基である請求項１記載の半導体装置の製造方法。
  3. 前記半導体層は、前記第１領域および前記第２領域の上に設けられたシリコン酸化膜を有する請求項１または２に記載の半導体装置の製造方法。
  4. 前記レジストをマスクとして前記半導体層に不純物をイオン注入する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１領域は、前記第２領域の周りに設けられた終端部である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
JP2013061111A 2013-03-22 2013-03-22 半導体装置の製造方法 Abandoned JP2014187190A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013061111A JP2014187190A (ja) 2013-03-22 2013-03-22 半導体装置の製造方法
US14/019,223 US20140287563A1 (en) 2013-03-22 2013-09-05 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013061111A JP2014187190A (ja) 2013-03-22 2013-03-22 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2014187190A true JP2014187190A (ja) 2014-10-02

Family

ID=51569436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013061111A Abandoned JP2014187190A (ja) 2013-03-22 2013-03-22 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20140287563A1 (ja)
JP (1) JP2014187190A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110288A (ja) * 2017-10-24 2019-07-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法
US11581428B2 (en) 2017-10-24 2023-02-14 Infineon Technologies Ag IGBT with dV/dt controllability

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468597A (en) * 1993-08-25 1995-11-21 Shipley Company, L.L.C. Selective metallization process
WO2009021340A1 (de) * 2007-08-13 2009-02-19 Incoat Gmbh Verfahren zur herstellung einer metalloxid-beschichteten werkstückoberfläche mit vorgebbarem hydrophoben verhalten
KR101128286B1 (ko) * 2008-06-26 2012-03-23 산켄덴키 가부시키가이샤 반도체 장치 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110288A (ja) * 2017-10-24 2019-07-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法
US11581428B2 (en) 2017-10-24 2023-02-14 Infineon Technologies Ag IGBT with dV/dt controllability
US11594621B2 (en) 2017-10-24 2023-02-28 Infineon Technologies Ag Method of processing a power semiconductor device
JP7319037B2 (ja) 2017-10-24 2023-08-01 インフィネオン テクノロジーズ アーゲー ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法

Also Published As

Publication number Publication date
US20140287563A1 (en) 2014-09-25

Similar Documents

Publication Publication Date Title
US7737495B2 (en) Semiconductor device having inter-layers with stress levels corresponding to the transistor type
KR100801729B1 (ko) 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
JP2006086519A (ja) 半導体装置の製造方法
US8349739B2 (en) Conformal etch material and process
US8367536B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2014187190A (ja) 半導体装置の製造方法
CN106298913B (zh) 半导体元件及其制造方法
US9559108B2 (en) Chip and an electronic device
US20150140796A1 (en) Formation of contact/via hole with self-alignment
US7862991B2 (en) Method for fabricating recess pattern in semiconductor device
US7060567B1 (en) Method for fabricating trench power MOSFET
US7682955B1 (en) Method for forming deep well of power device
JP2023519707A (ja) 周期的自己制限的エッチングプロセス
KR20090076130A (ko) 반도체 소자 및 그 제조 방법
KR100944587B1 (ko) 반도체 소자의 제조 방법
EP3776637A1 (en) Method of fabricating transistors
US20240055263A1 (en) Method for manufacturing sigma-shaped groove
KR20070069951A (ko) 고전압용 바이씨모스소자의 제조방법
KR100974421B1 (ko) 반도체 소자의 디자인 룰 개선방법
KR100595857B1 (ko) 다공 영역을 이용한 반도체 소자 형성 방법
JP2009010341A (ja) 半導体装置の製造方法
CN105448686A (zh) 栅极氧化层的制作方法及半导体器件的制作方法
JP2007027406A (ja) 半導体素子の製造方法
JP6091242B2 (ja) 炭化珪素半導体装置の製造方法
KR100636681B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150205

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20150306