JP2019110288A - ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法 - Google Patents

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Abstract

【課題】ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法を提供する。【解決手段】半導体本体にマスク配置３０を設けるステップ２２は、マスク配置に従ってトレンチ１４、１５、１６の一部が露出され、トレンチの少なくとも１つがマスク配置によって覆われる横方向構造３０１を有する。半導体本体及びマスク配置をドーパント材料供給ステップに供するステップ２４は、露出されたトレンチの底部の下方で、第１の導電型と相補的な第２の導電型の複数のドーピング領域１０５９を生成する。マスク配置を除去するステップ２６と、半導体本体を温度アニーリングステップに供するステップ２８は、複数のドーピング領域を、オーバーラップし、且つ露出されたトレンチの底部に隣接する第２の導電型のバリア領域１０５を形成するように第１の横方向Ｘと平行に延在させる。【選択図】図２１

Description

本明細書は、ＩＧＢＴなどの電力半導体デバイスの実施形態及び電力半導体デバイスの処理の実施形態に言及する。特に、本明細書は、複数のトレンチが、電気的に浮遊するバリア領域内に延在する、ダミートレンチを含むマイクロパターントレンチ（ＭＰＴ）を有するＩＧＢＴを処理する方法の実施形態に言及する。
電気エネルギーの変換及び電気モータ又は電気機械の駆動など、自動車用途、民生用途、及び産業用途における現代のデバイスの多くの機能は、電力半導体デバイスに依存している。例えば、２〜３例を挙げると、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及びダイオードは、電源機構及び電力変換器のスイッチを含む（但し、これらに限定されない）様々な用途に使用されてきた。
ＩＧＢＴは、通常、ＩＧＢＴの２つの負荷端子間の負荷電流路に沿って負荷電流を伝導するように構成された半導体本体を有する。さらに、負荷電流路は、ゲート電極と呼ばれることもある絶縁電極を用いて制御することができる。例えば、対応する制御信号を例えばドライバユニットから受信すると、制御電極は、導電状態及び阻止状態の一方にＩＧＢＴを設定することができる。
場合により、ゲート電極は、ＩＧＢＴのトレンチ内に含まれ得、このトレンチは、例えば、ストライプ構成又はニードル構成を示す場合がある。
さらに、ＩＧＢＴのトレンチは、異なるタイプの電極を一体化することができ、これらの電極の一部は、ＩＧＢＴゲート端子に接続され得、他の電極は、ＩＧＢＴ負荷端子（例えば、ソース／エミッタ端子）に接続され得る。
通常、ＩＧＢＴの損失（例えば、スイッチング損失）を低く抑えることが望ましい。例えば、低スイッチング損失は、短いスイッチング期間（例えば、短いターンオン期間及び／又は短いターンオフ期間）を確保することによって達成することができる。
一方、所与の用途では、電圧の最大勾配（ｄＶ／ｄｔ）及び／又は負荷電流の最大勾配（ｄｌ／ｄｔ）に関する要件も存在する場合がある。
さらに、ＩＧＢＴのスイッチング挙動は、その動作温度に依存する場合があり、広範囲の可能な動作温度内で電力損失及び電圧／電流勾配に関する前記規定を満たすことが望ましい場合がある。
ある実施形態によれば、電力半導体デバイスは、第１の導電型のドリフト領域を備えた活性セル領域と、少なくとも部分的に活性セル領域内に配置される複数のＩＧＢＴセルであって、各ＩＧＢＴセルは、垂直方向に沿ってドリフト領域内に延在する少なくとも１つのトレンチを含む、複数のＩＧＢＴセルと、活性セル領域を取り囲むエッジ終端領域と、活性セル領域とエッジ終端領域との間に配置される遷移領域であって、活性セル領域からエッジ終端領域に向かって横方向に沿って幅を有し、ＩＧＢＴセルの少なくとも一部は、遷移領域内に配置されるか又は遷移領域内に延在する、遷移領域と、第２の導電型の電気的に浮遊するバリア領域であって、活性セル領域内に且つＩＧＢＴセルのトレンチの少なくとも一部と接触して配置され、遷移領域内に延在しない、電気的に浮遊するバリア領域とを含む。
別の実施形態によれば、電力半導体デバイスは、第１の負荷端子及び第２の負荷端子を含み、電力半導体デバイスは、前記端子間で垂直方向に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域を備えた活性セル領域と、第２の導電型のウェル領域を有するエッジ終端領域と、活性セル領域内に配置される複数のＩＧＢＴセルとを有し、ＩＧＢＴセルのそれぞれは、垂直方向に沿ってドリフト領域内に延在し、且つ複数のメサを横方向に制限する複数のトレンチを含む。複数のトレンチは、制御電極を有する少なくとも１つの制御トレンチと、制御電極に電気的に結合されたダミー電極を有する少なくとも１つのダミートレンチと、第１の負荷端子に電気的に接続されたソース電極を有する少なくとも１つのソーストレンチとを含む。複数のメサは、少なくとも１つの制御トレンチと少なくとも１つのソーストレンチとの間に配置された少なくとも１つの活性メサと、少なくとも１つのダミートレンチに隣接して配置された少なくとも１つの不活性メサとを含む。電力半導体デバイスは、第２の導電型の電気的に浮遊するバリア領域をさらに含み、少なくともダミートレンチの底部及びソーストレンチの底部の両方は、少なくとも部分的に電気的に浮遊するバリア領域内に延在し、電気的に浮遊するバリア領域とウェル領域との間に横方向に位置するドリフト領域の一部は、前記横方向に少なくとも１μｍの横方向延在範囲を有する。
さらに別の実施形態によれば、電力半導体デバイスを処理する方法が提示される。電力半導体デバイスは、第１の導電型のドリフト領域を備えた活性セル領域と、少なくとも部分的に活性セル領域内に配置される複数のＩＧＢＴセルであって、各ＩＧＢＴセルは、垂直方向に沿ってドリフト領域内に延在する少なくとも１つのトレンチを含む、複数のＩＧＢＴセルと、活性セル領域を取り囲むエッジ終端領域と、活性セル領域とエッジ終端領域との間に配置される遷移領域であって、活性セル領域からエッジ終端領域に向かって横方向に沿って幅を有し、ＩＧＢＴセルの少なくとも一部は、遷移領域内に配置されるか又は遷移領域内に延在する、遷移領域とを含む。この方法は、第２の導電型の電気的に浮遊するバリア領域を設けるステップを含み、電気的に浮遊するバリア領域は、活性セル領域内に且つＩＧＢＴセルのトレンチの少なくとも一部と接触して配置され、電気的に浮遊するバリア領域は、遷移領域内に延在しない。
別の実施形態によれば、電力半導体デバイスを処理する別の方法が提示される。電力半導体デバイスは、第１の負荷端子及び第２の負荷端子を含み、電力半導体デバイスは、前記端子間で垂直方向に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域を備えた活性セル領域と、第２の導電型のウェル領域を有するエッジ終端領域と、活性セル領域内に配置される複数のＩＧＢＴセルとを含み、ＩＧＢＴセルのそれぞれは、垂直方向に沿ってドリフト領域内に延在し、且つ複数のメサを横方向に制限する複数のトレンチを含む。複数のトレンチは、制御電極を有する少なくとも１つの制御トレンチと、制御電極に電気的に結合されたダミー電極を有する少なくとも１つのダミートレンチと、第１の負荷端子に電気的に接続されたソース電極を有する少なくとも１つのソーストレンチとを含む。複数のメサは、少なくとも１つの制御トレンチと少なくとも１つのソーストレンチとの間に配置された少なくとも１つの活性メサと、少なくとも１つのダミートレンチに隣接して配置された少なくとも１つの不活性メサとを含む。この別の方法は、第２の導電型の電気的に浮遊するバリア領域を設けるステップを含み、少なくともダミートレンチの底部及びソーストレンチの底部の両方は、少なくとも部分的に電気的に浮遊するバリア領域内に延在し、電気的に浮遊するバリア領域とウェル領域との間で横方向に位置するドリフト領域の一部は、前記横方向に少なくとも１μｍの横方向延在範囲を有する。
別の実施形態によれば、電力半導体デバイスを処理する方法は、第１の導電型のドリフト領域を備えた半導体本体を設けるステップと、複数のトレンチを生成するステップであって、トレンチは、垂直方向に沿って半導体本体内に延在し、且つ第１の横方向に沿って互いに隣接して配置される、ステップと、半導体本体にマスク配置を設けるステップであって、マスク配置は、横方向構造であって、それに従ってトレンチの一部が露出され、及びトレンチの少なくとも１つがマスク配置によって覆われる、横方向構造を有する、ステップと、半導体本体及びマスク配置をドーパント材料供給ステップに供するステップであって、それにより、露出されたトレンチの底部の下方で、第１の導電型と相補的な第２の導電型の複数のドーピング領域を生成する、ステップと、マスク配置を除去するステップと、半導体本体を温度アニーリングステップに供するステップであって、それにより、複数のドーピング領域を、オーバーラップし、且つ露出されたトレンチの底部に隣接する第２の導電型のバリア領域を形成するように第１の横方向と平行に延在させる、ステップとを含む。
さらに別の実施形態によれば、電力半導体デバイスは、第１の負荷端子及び第２の負荷端子を含む。電力半導体デバイスは、前記端子間で垂直方向に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域と、複数のＩＧＢＴセルであって、ＩＧＢＴセルのそれぞれは、垂直方向に沿ってドリフト領域内に延在し、且つ少なくとも１つの活性メサを横方向に制限する複数のトレンチを含み、少なくとも１つの活性メサは、ドリフト領域の上側セクションを含む、複数のＩＧＢＴセルと、ドリフト領域により、垂直方向に且つ垂直方向に対して空間的に制限される第２の導電型の電気的に浮遊するバリア領域とを含む。全ての活性メサの総量は、第１の構成分及び第２の構成分に分割され、第１の構成分は、バリア領域と横方向にオーバーラップせず、及び第２の構成分は、バリア領域と横方向にオーバーラップする。第１の構成分は、少なくとも、電力半導体デバイスが設計される公称負荷電流の０％〜１００％の範囲内の負荷電流を伝送するように構成される。第２の構成分は、負荷電流が公称負荷電流の少なくとも０．５％を超える場合に負荷電流を伝送するように構成される。
当業者であれば、以下の詳細な説明を読み且つ添付の図面を見ることで追加の特徴及び利点を認識するであろう。
図面におけるパーツは、必ずしも正確な縮尺ではなく、代わりに本発明の原理を示すことに重点を置いている。さらに、図面では、同様の参照符号は、対応するパーツを指す。
１つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスのドーパント濃度のコースを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの斜視投影を概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの垂直断面の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による電力半導体デバイスの水平投影の一セクションを概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを垂直断面の１つ又は複数のセクションに基づいて概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを垂直断面の１つ又は複数のセクションに基づいて概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを垂直断面の１つ又は複数のセクションに基づいて概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを垂直断面の１つ又は複数のセクションに基づいて概略的且つ例示的に示す。 １つ又は複数の実施形態による、電力半導体デバイスを処理する方法のステップを垂直断面の１つ又は複数のセクションに基づいて概略的且つ例示的に示す。
以下の詳細な説明では、本明細書の一部をなし、例示として、本発明を実施することができる具体的な実施形態を示す添付の図面を参照する。
この点に関して、「最上部」、「底部」、「下方」、「前」、「後ろ」、「裏」、「立ち上がり」、「立ち下がり」、「下」、「上」などの方向を示す用語は、説明されている図面の配向に関連して使用される場合がある。実施形態の一部は、幾つかの異なる配向で配置することができるため、方向を示す用語は、例示目的で使用され、決して限定するものではない。他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的又は論理的な変更形態がなされ得ることが理解されるものとする。従って、以下の詳細な説明は、限定的な意味に解釈されるものではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。
これより、詳細に様々な実施形態に言及し、それらの１つ又は複数の例を図面に示す。各例は、説明目的で提供されるものであり、本発明を限定するものではない。例えば、ある実施形態の一部として図示又は記載される特徴は、さらに別の実施形態をもたらすために他の実施形態に対して又は他の実施形態と併せて使用することができる。本発明は、そのような変更形態及び変形形態を含むことが意図されている。これらの例は、添付の請求項の範囲を限定するものと解釈されない特定の言語を用いて記載される。図面は、一定の縮尺ではなく、単なる例示目的のものである。分かり易くするために、別段の言明のない限り、同じ要素又は製造ステップは、異なる図面において同じ参照符号で示されている。
本明細書で使用する「水平」という用語は、半導体基板又は半導体構造の水平面と実質的に平行な配向を表すことを意図する。これは、例えば、半導体ウエハ、ダイ、又はチップの面であり得る。例えば、以下に述べる第１の横方向Ｘ及び第２の横方向Ｙは、水平方向であり得、第１の横方向Ｘ及び第２の横方向Ｙは、互いに直角であり得る。
本明細書で使用する「垂直」という用語は、実質的に水平面と直角に、すなわち半導体ウエハ／チップ／ダイの面の法線方向と平行に配置された配向を表すことを意図する。例えば、以下に述べる垂直方向Ｚは、第１の横方向Ｘ及び第２の横方向Ｙの両方と直角な延在方向であり得る。
本明細書では、ｎドープは、「第１の導電型」と呼ばれ、一方、ｐドープは、「第２の導電型」と呼ばれる。代替的に、第１の導電型がｐドープとなり、且つ第２の導電型がｎドープとなることができるように逆のドーピング関係が用いられ得る。
本明細書に関連して、「オーミック接触している」、「電気接触している」、「オーミック接続している」、及び「電気的に接続された」という用語は、半導体デバイスの２つの領域、セクション、ゾーン、部分若しくはパーツ間に、又は１つ若しくは複数のデバイスの異なる端子間に、又は端子、メタライゼーション若しくは電極と半導体デバイスの一部分若しくはパーツとの間に低オーミック電気接続又は低オーミック電流路が存在することを表すことを意図する。さらに、本明細書に関連して、「接触している」という用語は、各半導体デバイスの２つの要素間に直接的な物理接続が存在することを表すことを意図し、例えば、互いに接触している２つの要素間の遷移は、別の中間要素などを含まなくてもよい。
さらに、本明細書に関連して、別段の言明のない限り、「電気絶縁」という用語は、一般的な妥当な意味解釈に照らして使用され、従って２つ以上の構成要素が互いに分離して配置され、且つこれらの構成要素を接続するオーミック接続が存在しないことを表すことを意図する。しかし、互いに電気的に絶縁された構成要素は、それでもなお互いに結合（例えば、機械的結合、及び／又は容量結合、及び／又は誘導結合）され得る。一例を挙げると、コンデンサの２つの電極が互いに電気的に絶縁され得、それと同時に例えば絶縁（例えば、誘電体）により互いに機械的及び容量的に結合され得る。
本明細書に記載する具体的な実施形態は、例えば、ストライプセル又はセルラーセル構成を示す、ＩＧＢＴなどの半導体デバイス、例えば電力変換器又は電源機構内で使用することができるＩＧＢＴに関するが、これに限定されない。従って、ある実施形態では、このようなＩＧＢＴは、負荷に供給され且つ／又は電源によって供給される負荷電流を伝送するように構成することができる。例えば、ＩＧＢＴは、モノリシック集積ＩＧＢＴセル及び／又はモノリシック集積ＲＣ−ＩＧＢＴセルなどの１つ又は複数の活性電力半導体セルを有し得る。このようなトランジスタセルは、電力半導体モジュールに組み込まれ得る。複数のこのようなセルは、ＩＧＢＴの活性セル領域と共に配置されるセルフィールドを構成し得る。
本明細で使用する「電力半導体デバイス」という用語は、高電圧阻止能力及び／又は高電流伝送能力を備えたシングルチップ上の半導体デバイスを表すことを意図する。すなわち、このような電力半導体デバイス（例えば、ＩＧＢＴ）は、一般的にはアンペア範囲内の高電流（例えば、数十又は数百アンペアまで）、及び／又は一般的には１５Ｖを超え、より一般的には１００Ｖ以上（例えば、少なくとも１２００Ｖまで）の高電圧を対象とする。
例えば、下記の電力半導体デバイスは、ストライプトレンチセル構成又はセルラートレンチセル構成を示すＩＧＢＴであり得、低電圧、中電圧、及び／又は高電圧用途における電力構成要素として使用されるように構成することができる。
例えば、本明細書で使用する「電力半導体デバイス」という用語は、例えば、データの保存、データの計算、及び／又は他のタイプの半導体ベースのデータ処理に使用される論理半導体デバイスを対象としない。
図１は、１つ又は複数の実施形態による電力半導体デバイス１の水平投影の一セクションを概略的且つ例示的に示す。図２は、１つ又は複数の実施形態による電力半導体デバイス１の垂直断面の一セクションを概略的且つ例示的に示す。以下では図１及び図２のそれぞれに言及する。
電力半導体デバイス１は、ＩＧＢＴ、又は逆導電（ＲＣ）ＩＧＢＴなどのＩＧＢＴ構成に基づく構成を備えた電力半導体デバイスであり得る。
例えば、電力半導体デバイス１は、第１の負荷端子１１及び第２の負荷端子１２に結合される半導体本体１０を有する。例えば、第１の負荷端子１１は、エミッタ端子であり、第２の負荷端子１２は、コレクタ端子であり得る。
半導体本体１０は、第１の導電型のドリフト領域１００を有し得る。ドリフト領域１００は、ｎドープされ得る。ある実施形態では、ドリフト領域１００は、２ｅ１２ｃｍ−３〜４ｅ１４ｃｍ−３の範囲内の（電気活性化された）ドーパント濃度を有する。例えば、垂直方向Ｚに沿ったドリフト領域１００の延在範囲及びそのドーパント濃度は、当業者に知られているように、電力半導体デバイス１が設計されるべき阻止電圧定格に基づいて選択される。本明細書内では、「ドリフト領域」という用語は、当業者が一般的にドリフト領域又はドリフトゾーンと指定する電力半導体デバイス（例えば、ＩＧＢＴ）のそのような領域を表すことを意図する。
さらに、第１の負荷端子１１は、電力半導体デバイス１の前側に配置され得、前側メタライゼーションを含み得る。第２の負荷端子１２は、前側と反対側に（例えば、電力半導体デバイス１の背面に）配置され得、例えば背面メタライゼーションを含み得る。従って、電力半導体デバイス１は、垂直構成を示し得、負荷電流は、垂直方向Ｚに沿って伝導され得る。別の実施形態では、第１の負荷端子１１及び第２の負荷端子１２のそれぞれは、電力半導体デバイス１の共通の側に（例えば、ともに前側に）配置され得る。
これより、より詳細に図１を参照すると、電力半導体デバイス１は、活性セル領域１−２、エッジ終端領域１−３、及びチップエッジ１−４をさらに含み得る。エッジ終端領域１−３は、活性セル領域１−２を取り囲み得る。遷移領域１−５を活性セル領域１−２とエッジ終端領域１−３との間に配置することができる。例えば、遷移領域１−５は、活性セル領域１−２を取り囲む。遷移領域１−５は、エッジ終端領域１−３によって取り囲まれ得る。
ある実施形態では、半導体本体１０は、基本的に、エッジ終端領域１−３、遷移領域１−５、及び活性セル領域１−２から構成される。
例えば、エッジ終端領域１−３、遷移領域１−５、及び活性セル領域１−２のそれぞれは、電力半導体デバイス１の前側から半導体本体１０全体を通って電力半導体デバイス１の背面へ垂直方向Ｚに沿って延在する。エッジ終端領域１−３、遷移領域１−５、及び活性セル領域１−２のそれぞれは、半導体本体１０の構成要素だけでなく、その外部の構成要素（例えば、第１の負荷端子１１及び／又は第２の負荷端子１２の構成要素）も含み得る。
さらに、ある例では、横方向に沿って、半導体本体１０内においてエッジ終端領域１−３と、遷移領域１−５と、活性セル領域１−２との間にオーバーラップが存在しない。従って、活性セル領域１−２は、遷移領域１−５によって完全に取り囲まれ得、半導体本体１０内において、遷移領域１−５と活性セル領域１−２との間に、例えば第１の横方向Ｘ、第２の横方向Ｙ、及びそれらの線形結合に沿って横方向のオーバーラップが存在しない。同様に、遷移領域１−５は、エッジ終端領域１−３によって完全に取り囲まれ得、半導体本体１０内において、遷移領域１−５とエッジ終端領域１−３との間に、例えば第１の横方向Ｘ、第２の横方向Ｙ、及びそれらの線形結合に沿って横方向のオーバーラップが存在しない。
ある実施形態では、遷移領域１−５は、活性セル領域１−２からエッジ終端領域１−３に向かって横方向に沿って（例えば、第１の横方向Ｘに／第１の横方向Ｘに対して、及び第２の横方向Ｙに／第２の横方向Ｙに対して、並びに／又はこれらの横方向の線形組み合わせにおいて）少なくとも１μｍの幅Ｗを有する。従って、遷移領域１−５の前記幅Ｗは、活性セル領域１−２とエッジ終端領域１−３との間の距離であり得る。この（最小）幅Ｗは、遷移領域１−５の全周囲に沿って存在し得る。遷移領域１−５の幅は、１μｍより大きくてもよく、例えば３μｍより大きくても、５μｍより大きくても、又はさらに１０μｍより大きくてもよい。遷移領域１−５及びエッジ終端領域１−３の別の例示的特徴を以下に説明する。前記幅Ｗに沿ってドリフト領域１００の一部が存在し得る。
チップエッジ１−４は、半導体本体１０を横方向に終端させ得、例えば、チップエッジ１−４は、例えばウエハダイシングによって生じたものであり得、垂直方向Ｚに沿って延在し得る。エッジ終端領域１−３は、図１に示すように、活性セル領域１−２とチップエッジ１−４との間に配置され得る。
本明細書では、「活性セル領域」及び「エッジ終端領域」という用語は、通常的に用いられ、すなわち、活性セル領域１−２及びエッジ終端領域１−３は、当業者が一般的にそれらと関連付ける原理的な技術的機能性を提供するように構成することができる。
例えば、ある実施形態によれば、電力半導体デバイス１の活性セル領域１−２は、端子１１と端子１２との間で負荷電流の主要部分を伝導するように構成されるが、エッジ終端領域１−３は、負荷電流を伝導せずに、電界のコースに関する機能を果たすことにより、阻止能力を確実にし、活性セル領域１−２及び遷移領域１−５などを安全に終端させる。
電力半導体デバイス１は、複数のＩＧＢＴセル１−１を有し、複数のＩＧＢＴセル１−１は、主に活性セル領域１−２内に配置される。例えば、電力半導体デバイス１の複数のＩＧＢＴセル１−１の大部分が活性セル領域１−２内に配置される。ＩＧＢＴセル１−１の数は、１００より大きくても、１０００より大きくても、又はさらに１０，０００より大きくてもよい。例えば、ＩＧＢＴセル１−１の総数の少なくとも８５％、少なくとも９５％、又は少なくとも９８％が活性セル領域１−２内に配置される。ある実施形態では、残りのＩＧＢＴセル１−１が遷移領域１−５内に配置される。図１に概略的に示すように、ＩＧＢＴセル１−１の一部は、完全に遷移領域１−５内に配置され得、その他は、活性セル領域１−２内に配置され、且つそれぞれの横方向端部によって遷移領域内に延在し得る。
ある実施形態では、図１に概略的且つ例示的に示すように、各ＩＧＢＴセル１−１は、少なくとも部分的に遷移領域１−５内に延在する。
従って、例えば、ＩＧＢＴセル１−１の一部は、図１に概略的且つ例示的に示すように、遷移領域１−５内に配置されるか又は遷移領域１−５内に延在する。この点において、遷移領域１−５は、電力半導体デバイス１の活性領域の形態として理解することもできる。例えば、遷移領域１−５内に配置されるか又は遷移領域１−５内に延在するＩＧＢＴセル１−１の総数の前記構成分により、遷移領域１−５は、負荷電流の一部を伝導するようにも構成され得る。
ある実施形態によれば、ＩＧＢＴセル１−１は、エッジ終端領域１−３内に配置されない。しかし、エッジ終端領域１−３内において、例えばターンオフ動作の直前及び／又はターンオフ動作中に電荷担体の排出を支援する、特別に構成された電荷担体排出セル（図１では不図示、図６Ａ〜６Ｂを参照されたい）が含まれ得る。
各ＩＧＢＴセル１−１は、図１に概略的に示すように、ストライプ構成を示し得、各ＩＧＢＴセル１−１及びその構成要素の１つの横方向における、例えば第２の横方向Ｙに沿った全横方向延在範囲は、この横方向に沿った活性セル領域１−２の全延在範囲と実質的に一致し得、又はそれを僅かに超え得る。
別の実施形態では、各ＩＧＢＴセル１−１は、セルラー構成を示し得、各ＩＧＢＴセル１−１の横方向延在範囲は、活性セル領域１−２の全横方向延在範囲よりも実質的に小さくてもよい。
しかし、本明細に記載の実施形態は、ほとんどの図面に例示的且つ概略的に示すように、第２の横方向Ｙに関するストライプ構成を備えたＩＧＢＴセル１−１に関連している。
ある実施形態では、活性セル領域１−２に含まれる複数のＩＧＢＴセル１−１のそれぞれは、同じ配置を示す。これより例示的ＩＧＢＴセル配置の一セクションを図２に関して説明する。
遷移領域１−５内に含まれ得るＩＧＢＴセル１−１の構成は、活性セル領域１−２に含まれるＩＧＢＴセル１−１の構成と同じであり得る。追加的又は代替的に、遷移領域１−５は、活性セル領域１−２のＩＧＢＴセル１−１と比較して、例えばＭＰＴ接触手法／近傍関係（下記のより詳細な説明を参照されたい）の観点から異なる構成を備えたＩＧＢＴセルを含む。
各ＩＧＢＴセル１−１は、垂直方向Ｚに沿ってドリフト領域内に延在する少なくとも１つのトレンチを有する。各ＩＧＢＴセル１−１は、少なくとも部分的に半導体本体１０内に延在し得、且つドリフト領域１００の少なくともあるセクションを有し得る。さらに、各ＩＧＢＴセル１−１は、第１の負荷端子１１と電気的に接続され得る。各ＩＧＢＴセル１−１は、前記端子１１と前記端子１２との間で負荷電流の一部を伝導し、及び前記端子１１と前記端子１２との間に印加される阻止電圧を阻止するように構成され得る。
電力半導体デバイス１を制御するために、各ＩＧＢＴセル１−１は、制御トレンチ１４内に含まれる制御電極１４１を備えることができ、及び導電状態及び阻止状態の一方に各ＩＧＢＴセル１−１を選択的に設定するように構成され得る。
例えば、図２に示す例を参照すると、第１の導電型のソース領域１０１が第１の負荷端子１１と電気的に接続され得る。ソース領域１０１は、例えば、ドリフト領域１００よりも大幅に大きいドーパント濃度でｎドープされ得る。
さらに、第２の導電型のチャネル領域１０２がソース領域１０１とドリフト領域１００とを離し得、例えば、チャネル領域１０２は、ＩＧＢＴ構成の一般原理に詳しい当業者に知られているように、ソース領域１０１をドリフト領域１００から分離させることができる。チャネル領域１０２は、例えば、１ｅ１５ｃｍ−３〜５ｅ１８ｃｍ−３の範囲内の電気活性化ドーパント濃度でｐドープされ得る。チャネル領域１０２とドリフト領域１００との間の遷移は、第１のｐｎ接合１０２１を形成し得る。
ソース領域１０１を第１の負荷端子１１と接続させるために、第１の接触プラグ１１３は、ソース領域１０１及びチャネル領域１０２のそれぞれと接触するように第１の負荷端子１１から垂直方向Ｚに沿って延在することができる。
ドリフト領域１００は、第２の負荷端子１２と電気接触して配置されるドープ接触領域１０８と境界面をなすまで垂直方向Ｚに沿って延在し得る。領域１０５（下記により詳細に説明する）と、ドープ接触領域１０８との間に配置されるドリフト領域１００のセクションは、ドリフト領域１００の主要部分を形成し得る。ある実施形態では、ドリフト領域１００のドーパント濃度は、当業者に知られているように、例えば第１の導電型のフィールド停止領域を形成するように、ドープ接触領域１０８との境界面を形成するドリフト領域１００の下側セクションにおいて増加する。
ドープ接触領域１０８は、電力半導体デバイス１の構成に従って形成され得、例えば、ドープ接触領域１０８は、第２の導電型のエミッタ領域（例えば、ｐ型エミッタ）であり得る。ＲＣ−ＩＧＢＴを形成するために、ドープ接触領域１０８は、第２の負荷端子１２にも電気的に接続され、且つ一般的に「ｎ短絡」と呼ばれる第１の導電型の小さいセクションによって遮断される第２の導電型のエミッタ領域によって構成され得る。
例えば、各ＩＧＢＴセル１−１は、前記制御トレンチ電極１４１を備えた少なくとも１つの制御トレンチ１４と、ダミートレンチ電極１５１を備えた少なくとも１つのダミートレンチ１５とを含み、前記トレンチ１４及び１５のそれぞれは、垂直方向Ｚに沿って半導体本体１０内に延在し得、及び各トレンチ電極１４１及び１５１を半導体本体１０から絶縁する絶縁体１４２及び１５２を含み得る。
ある実施形態によれば、少なくとも１つの制御トレンチ１４及び少なくとも１つのダミートレンチ１５のトレンチ電極１４１及び１５１は、それぞれ電力半導体デバイス１の制御端子１３に電気的に結合され得る。
図２は、ダミートレンチ１５が制御トレンチ１４に隣接して配置されることを例示的に示すが、ＩＧＢＴセル１−１は、制御トレンチタイプ及びダミートレンチタイプと異なるタイプの１つ又は複数の別のトレンチを有し得、この少なくとも１つの別のトレンチは、制御トレンチ１４に隣接して配置され得ることが理解されるものとする。例えば、前記少なくとも１つの別のトレンチは、トレンチ電極（他の図面では参照符号１６１）が第１の負荷端子１１に電気的に接続されるソーストレンチ（他の図面では参照符号１６）であり得る。これを以下により詳細に説明する。
例えば、制御端子１３は、ゲート端子である。さらに、制御端子１３は、制御トレンチ電極１４１に電気的に接続され得、且つ例えば少なくとも絶縁構造１３２により、第１の負荷端子１１、第２の負荷端子１２、及び半導体本体１０から電気的に絶縁され得る。
ある実施形態では、電力半導体デバイス１は、例えば、導電状態及び阻止状態の一方に電力半導体デバイス１を選択的に設定するように、第１の負荷端子１１と制御端子１３との間に電圧を印加することによって制御され得る。
例えば、電力半導体デバイス１は、例えば、当業者に知られているＩＧＢＴを制御する原理的な方法でゲート−エミッタ電圧ＶＧＥに基づいて制御されるように構成される。
ある実施形態では、ダミートレンチ電極１５１も制御端子１３に電気的に接続され得、従って制御トレンチ電極１４１と同じ制御信号を受信し得る。別の実施形態では、ダミートレンチ電極１５１は、１ｅ−３オーム〜１オームの範囲内、１オーム〜１０オームの範囲内、又は１０オーム〜１００オームの範囲内の抵抗を有するレジスタにより、制御端子１３に電気的に結合され得る。別の実施形態では、ダミートレンチ電極１５１は、第２の制御端子（不図示）に電気的に接続され、従って制御トレンチ電極１４１と異なる制御信号を受信する。
さらに、電力半導体デバイス１の各ＩＧＢＴセル１−１は、図２に例示的に示すように、第１の負荷端子１１と電気的に接続された少なくとも１つの活性メサ１８を備えることができ、活性メサ１８は、ソース領域１０１、チャネル領域１０２、及びドリフト領域１００の一部を有し、活性メサ１８において、これらの領域１０１、１０２、及び１００の各セクションは、制御トレンチ１４の側壁１４４に隣接して配置することができる。例えば、ソース領域１０１及びチャネル領域１０２のそれぞれは、例えば、第１の接触プラグ１１３により、第１の負荷端子１１に電気的に接続される。
電力半導体デバイス１のある実施形態では、ドープ接触領域１０８は、ｐ型エミッタであり、活性メサ１８は、全体的にｐ型エミッタ１０８と横方向にオーバーラップし得る。
さらに、制御トレンチ電極１４１（本明細書では制御電極１４１とも呼ばれる）は、制御端子１３から制御信号を受信し、且つ例えば電力半導体デバイス１を導電状態に設定するようにチャネル領域１０２内で反転チャネルを誘起することにより、活性メサ１８の負荷電流を制御するように構成することができる。従って、第１の負荷端子１１と活性メサ１８との間の遷移１８１は、負荷電流が第１の負荷端子１１から半導体本体１０内へと通過し且つ／又はその逆の境界面を提供することができる。
ある実施形態では、活性メサ１８内の反転チャネルの誘起は、例えば、各活性メサ１８内において、反転チャネル閾値電圧を超えると可能である。例えば、反転チャネル閾値電圧は、制御電極１４１の仕事関数、ソース領域１０１のドーパント濃度、チャネル領域１０２のドーパント濃度、トレンチ絶縁体１４２の関連する厚さ、トレンチ絶縁体１４２の誘電率の少なくとも１つに依存する。
ある実施形態では、電力半導体デバイス１の全ての活性メサ１８は、同じ反転チャネル閾値電圧で構成される。
例えば、活性セル領域１−２に含まれる全てのＩＧＢＴセル１−１の制御電極１４１は、制御端子１３に電気的に接続され得る。
活性メサ１８に加えて、電力半導体デバイス１の各ＩＧＢＴセル１−１は、例えば少なくとも１つのダミートレンチ１５に隣接して配置された少なくとも１つの不活性メサ１９を備えることができ、第１の負荷端子１１と不活性メサ１９との間の遷移１９１は、少なくとも第１の導電型の電荷担体に対して電気絶縁を提供する。
ある実施形態では、ＩＧＢＴセル１−１は、負荷電流が不活性メサ１９と第１の負荷端子１１との間の前記遷移１９１を越えることを防止するように構成され得る。例えば、不活性メサ１９は、反転チャネルの誘起を許可しない。活性メサ１８とは対照的に、ある実施形態によれば、不活性メサ１９は、電力半導体デバイス１の導電状態中に負荷電流を伝導しない。例えば、不活性メサ１９は、負荷電流を伝送する目的で使用されない廃止メサと見なすことができる。
不活性メサ１９の第１の実施形態では、不活性メサ１９は、第１の負荷端子１１に電気的に接続されず、例えば絶縁層１１２によって第１の負荷端子１１から電気的に絶縁される。この実施形態では、第１の負荷端子１１と不活性メサ１９との間の遷移１９１は、第１の導電型の電荷担体だけでなく、第２の導電型の電荷担体にも電気絶縁を提供する。このために、ある変形形態では、不活性メサ１９は、図２に示すように、ソース領域１０１のセクション及びチャネル領域１０２のセクションの何れも有しておらず、不活性メサ１９は、接触プラグ（参照符号１１１を参照されたい）による接触も行われない。別の変形形態では、不活性メサ１９は、例えば、ソース領域１０１のセクション及び／又はチャネル領域１０２のセクションも有することにより、活性メサ１８と同様に構成され得、活性メサ１８との違いは、不活性メサ１９のソース領域１０１のセクション（存在する場合）及びチャネル領域１０２のセクションの何れも第１の負荷端子１１に電気的に接続されないことを含む。不活性メサ１９の第１の実施形態によれば、電流が前記遷移１９１を越えることはない。
不活性メサ１９の第２の実施形態では、不活性メサ１９は、第１の負荷端子１１に電気的に接続され得、第１の負荷端子１１と不活性メサ１９との間の遷移１９１は、第２の導電型の電荷担体に対してではなく、第１の導電型の電荷担体のみに対して電気絶縁を提供する。すなわち、この第２の実施形態では、不活性メサ１９は、第２の導電型の電荷担体の電流（例えば、正孔電流）が前記遷移１９１を通過することを可能にするように構成され得る。例えば、ダミートレンチ電極１５１の電位に応じて、このような正孔電流は、例えば、ターンオフ動作を実行する直前に、例えば半導体本体１０内に存在する総電荷担体濃度を減少させるように一時的にのみ発生し得る。ある実施形態では、これはまた、逆導電ＩＧＢＴ構成において第１の導電型の電荷担体に対してのみ電気絶縁を有する不活性メサ１９に関して生じ得、逆導電ＩＧＢＴ構成では、負荷電流は、ダイオードモード動作において一時的にこれらの不活性メサ１９を通って伝送され、背面（ドープ接触領域１０８を参照されたい）は、第２の導電型のエミッタ及び第１の導電型のエミッタ（上記では「ｎ短絡」と呼ばれる）の両方を有するように構造化される。上述の通り、この第２の実施形態では、不活性メサ１９は、第１の負荷端子１１に電気的に接続され得る。例えば、不活性メサ１９の第２の導電型（下記の電気的に浮遊するバリア領域１０５と異なる）のドープ接触領域（不図示）は、図３Ｂに概略的且つ例示的に示すように、例えば第１の接触プラグ１１３の１つにより、第１の負荷端子１１に電気的に接続され得る。第２の導電型のドープ接触領域（不図示）は、不活性メサ１９内に存在するドリフト領域１００のセクションを第１の負荷端子１１から分離され得る。例えば、不活性メサ１９の第２の実施形態によれば、不活性メサ１９内において、第１の負荷端子１１に電気的に接続される、第１の導電型のドーパントでドープされた領域は存在しない。
不活性メサ１９の上記で例示した第１の実施形態及び第２の実施形態は、負荷電流が不活性メサ１９と第１の負荷端子１１との間の前記遷移１９１を越えることを防止するＩＧＢＴセル１−１の構成を提供することを可能にし得る。
不活性メサ１９は、制御トレンチ１４及びダミートレンチ１５により、又はダミートレンチ１５及び別のトレンチタイプ（さらに以下に説明する）により横方向に制限され得る。不活性メサ１９の別の任意選択的な態様を以下に説明する。例えば、一例では、ダミートレンチ電極１５１を制御端子１３に電気的に接続することができるが、ある実施形態によれば、不活性メサ１９が不活性メサ１９内で反転チャネルを誘起することを許可しないため、ダミートレンチ電極１５１は、不活性メサ１９における負荷電流を制御するように構成されない。
電力半導体デバイス１は、図２に概略的に例示的に示すように、第２の導電型の電気的に浮遊するバリア領域１０５（以下では単に「バリア領域」とも呼ばれる）をさらに有し得る。このバリア領域１０５の例示的特徴をさらに以下でより詳細に説明する。バリア領域１０５のより詳細な説明の前に、電力半導体デバイス１のマイクロパターントレンチ構造（ＭＰＴ）に関する例示的態様を説明する。
図３Ａ〜３Ｂに概略的に示す実施形態を参照すると、活性セル領域１−２の各ＩＧＢＴセル１−１は、垂直方向Ｚに沿って半導体本体１０内に延在し、且つソーストレンチ電極１６１を半導体本体１０から絶縁する絶縁体１６２を含む少なくとも１つのソーストレンチ１６をさらに有し得、ソーストレンチ電極１６１は、第１の負荷端子１１に電気的に接続される。例えば、少なくとも１つのソーストレンチ１６は、図３Ａ〜３Ｂに示すように、制御トレンチ１４とダミートレンチ１５との間に配置される。ある実施形態では、各ＩＧＢＴセル１−１は、２つ以上のソーストレンチ１６、例えば２つのソーストレンチ１６（図４Ａを参照されたい）又は４つのソーストレンチ１６（図６Ａを参照されたい）を有し得、これらのソーストレンチの各トレンチ電極１６１は、第１の負荷端子１１に電気的に接続され得る。例えば、２つ以上のソーストレンチ１６は、一方の側の制御トレンチ１４と他方の側のダミートレンチ１５との間に配置される。
ある実施形態では、活性メサ１８は、制御トレンチ１４及びソーストレンチ１６により横方向に制限され得る。例えば、制御トレンチ１４の側壁１４４とソーストレンチ１６の側壁１６４とは、第１の横方向Ｘに沿って活性メサ１８を制限する。活性メサ１８は、図２に関して例示的に説明したように構成され得、例えば、第１の接触プラグ１１３は、チャネル領域１０２のセクション及びソース領域１０１のセクションのそれぞれを第１の負荷端子１１に電気的に接続し得る。
さらに、図３Ａ〜３Ｂ及び図４Ａ〜４Ｂに示す実施形態によれば、活性セル領域１−２の各ＩＧＢＴセル１−１は、２つ以上の不活性メサ１９を有し得、不活性メサ１９の少なくとも１つは、ソーストレンチ１６及びダミートレンチ１５によって横方向に制限され得る。別の不活性メサ１９は、２つのソーストレンチ１６によって横方向に制限され得る。別の不活性メサ１９は、２つのダミートレンチ１５によって横方向に制限され得る。さらに別の不活性メサ１９は、ダミートレンチ１５の１つ及び制御トレンチ１４によって横方向に制限され得る。図示のように、各不活性メサ１９は、チャネル領域１０２のそれぞれのセクションを有し得、ある実施形態では、これらのセクションは、上記で説明した通り、第１の負荷端子１１に電気的に接続されずに、例えば絶縁層１１２によって第１の負荷端子１１から電気的に絶縁される。
図３Ａ〜３Ｂに概略的に示す実施形態を参照すると、活性セル領域の各ＩＧＢＴセル１−１は、少なくとも１つのソーストレンチ１６に加えて又は少なくとも１つのソーストレンチ１６の代わりとして、垂直方向Ｚに沿って半導体本体１０内に延在し、且つトレンチ電極１７１を半導体本体１０から絶縁する絶縁体１７２を含む少なくとも１つの浮遊トレンチ１７をさらに有し得、浮遊トレンチ１７のトレンチ電極１７１は、電気的に浮遊している。ある実施形態では、浮遊トレンチ１７のトレンチ電極１７１は、第１の負荷端子１１、第２の負荷端子１２、制御端子１３、及び半導体本体１０のセクションの何れにも電気的に接続されない。
ある実施形態では、電気的に浮遊するトレンチ電極１７１は、高オーミック抵抗の接続により、既定の電位（例えば、接触の電位又は別の半導体領域の電位）に接続される。例えば、前記高オーミック接続により、スイッチング動作中、電気的に浮遊するトレンチ電極１７１の電位は、一時的に既定の電位から切り離される。前記デカップリングは、前記スイッチング動作の時間スケールで（例えば、少なくとも１０ｎｓ、又は少なくとも１００ｎｓ、又は少なくとも１０μｓにわたって）生じ得る。例えば、前記高オーミック接続の抵抗は、１ｅ２Ωを超えるか又は１ｅ６Ωを超える。ある実施形態では、例えば静止状態で測定された、第１の負荷端子１１と電気的に浮遊するトレンチ電極１７１との間のオーミック抵抗は、１ｅ２Ωを超えるか又は１ｅ６Ωを超える。
例えば、少なくとも１つの浮遊トレンチ１７は、存在する場合、制御トレンチ１４とダミートレンチ１５との間に配置することができる。さらに、図３Ａ〜３Ｂに示すように、ＩＧＢＴセル１−１は、追加的に、前記少なくとも１つのソーストレンチ１６を有し得、ソーストレンチ１６及び浮遊トレンチ１７は、一方の側の制御トレンチ１４と他方の側のダミートレンチ１５との間に配置され得る。ある実施形態では、活性メサ１８は、制御トレンチ１４の側壁１４４とソーストレンチ１６の側壁１６４とにより横方向に制限される。不活性メサ１９は、ソーストレンチ１６の側壁１６４、浮遊トレンチ１７の側壁１７４、及びダミートレンチ１５の側壁１５４の群のうちの少なくとも２つにより横方向に制限され得る。
従って、ある実施形態によれば、活性領域の各ＩＧＢＴセル１−１は、少なくとも１つの制御トレンチ１４、少なくとも１つのダミートレンチ１５、少なくとも１つのソーストレンチ１６、及び任意選択的に少なくとも１つの浮遊トレンチ１７を有し、少なくとも１つのソーストレンチ１６（存在する場合）及び少なくとも１つの浮遊トレンチ１７（存在する場合）は、制御トレンチ１４とダミートレンチ１５との間に配置することができる。
ある実施形態では、電力半導体デバイス１は、ＩＧＢＴであり得、その活性領域１−２の各ＩＧＢＴセル１−１は、マイクロパターントレンチ（ＭＰＴ）構造を示し得る。
例えば、ＩＧＢＴセル１−１内に含まれ得るトレンチ１４、１５、１６、１７のそれぞれ又は少なくとも大部分は、等しい空間寸法を示し得、及び規則的なパターンに従って配置され得る。例えば、トレンチ１４、１５、１６、１７のそれぞれは、垂直方向Ｚに沿った３μｍ〜８μｍの範囲内の深さ、及び第１の横方向Ｘに沿った０．４μｍ〜１．６μｍの範囲内の幅を示し得る。トレンチ１４、１５、１６、１７は、第１のピッチを有する第１のレイアウトに従って形成することができ、第１のレイアウトは、トレンチ幅及びメサ幅のそれぞれを定義し得る。
さらに、ＩＧＢＴセル１−１内に含まれ得る全トレンチ１４、１５、１６、１７のトレンチ電極１４１、１５１、１６１、１７１のそれぞれ又は少なくとも大部分は、例えば、垂直方向に沿った全延在範囲（各トレンチ底部１４５、１５５、１６５、１７５によって終端される）、及び第１の横方向への全延在範囲（すなわち、それぞれの側壁１４４、１５４、１６４、１７４によって終端されるトレンチ幅）に関する、及び／又は絶縁体１４２、１５２、１６２、１７２の寸法に関する等しい空間寸法を示し得る。さらに、ＩＧＢＴセル１−１内に含まれ得るトレンチ１４、１５、１６、１７のそれぞれは、第１の横方向Ｘに沿って等間隔で配置することができる。例えば、ＩＧＢＴセル１−１のメサ１８及び１９のそれぞれは、同じ幅を示し得、この幅は、０．１μｍ〜０．３μｍの範囲内、０．３μｍ〜０．８μｍの範囲内、又は０．８μｍ〜１．４μｍの範囲内であり得る。
さらに、ＩＧＢＴセル１−１内に含まれ得るトレンチ１４、１５、１６、１７の一部は、例えば、少なくとも１００ｎｍだけ、少なくとも５００ｎｍだけ、又は少なくとも１０００ｎｍだけバリア領域１０５内に延在し得る。この態様も以下により詳細に説明する。
以下の説明に関して、これらの略語を適用する場合がある。
Ｇ＝制御トレンチ１４
Ｄ＝ダミートレンチ１５
Ｓ＝ソーストレンチ１６
Ｆ＝浮遊トレンチ１７
ｋ＝活性メサ１８
ｏ＝不活性メサ１９
上述の通り、電力半導体デバイス１は、活性セル領域１−２内において、複数の等しく構成されたＩＧＢＴセル１−１を有し得る。ある実施形態では、上記で紹介した略語を用いて、活性セル領域１−２の各ＩＧＢＴセル１−１内の例示的近傍関係は、以下のように表現することができる。
ｏＤｏＳｏＳｋＧｋＳｏＳｏＤ
この例示的近傍関係（これは、本明細書において接触スキームとも呼ばれる）に限定されることなく、残りの図面の多くによる実施形態は、上記で特定した例示的近傍関係に基づいている。従って、ＩＧＢＴセル１−１は、ある実施形態によれば、必ずしも浮遊トレンチ１７を有する必要はないことが理解されるものとする。
例えば、別の実施形態では、各ＩＧＢＴセル１−１は、１つ又は複数の制御トレンチ１４、及び１つ又は複数のソーストレンチ１６のみを有する。さらに、このような実施形態では、各ＩＧＢＴセル１−１は、１つ又は複数の活性メサ１８のみを有し、不活性メサ１９を有さない。例えば、この場合、接触スキームは、「ｋＧｋＳ」などであり得る。この場合、制御端子１３に接続されたあらゆるトレンチ電極は、例えば、それぞれの反転チャネルを制御することにより、実際に活性メサを制御し、従ってダミートレンチは存在しない。さらに別の実施形態では、ＩＧＢＴセル１−１は、１つ又は複数の制御トレンチ１４、及び１つ又は複数の活性メサのみを有し、不活性メサ、ダミートレンチ、ソーストレンチ、及び浮遊トレンチの何れも有さない。
上記で示した通り、接触スキームとは関係なく、電力半導体デバイス１は、第２の導電型の電気的に浮遊するバリア領域１０５（以下では単に「バリア領域」とも呼ばれる）をさらに有し得る。
ある実施形態では、バリア領域１０５は、活性メサ１８のセクションと、ダミートレンチ１５の底部１５５との間に導電性経路を提供するように構成される。従って、バリア領域１０５は、活性メサ１８のセクションの電位をダミートレンチ１５の底部１５５に誘導するように構成され得る。例えば、バリア領域１０５は、ダミートレンチ１５の底部１５５と境界面をなすように活性メサ１８内に延在し、そこからソーストレンチ１６の底部１６５の下方に延在し、及び不活性メサ１９を横断して延在する。
上述の通り、電力半導体デバイス１は、複数のＩＧＢＴセル１−１を有し得、例えば、それらの大部分は、活性セル領域１−２内に含まれる。例えば、バリア領域１０５は、活性領域１−２内の複数のＩＧＢＴセル１−１内に含まれる不活性メサ１９を互いに接続する。例えば、このために、バリア領域１０５は、各不活性メサ１９内に部分的に延在し得る。バリア領域１０５は、少なくとも部分的に活性メサ１８の一部内にさらに延在し得る。各ダミートレンチ底部１５５は、バリア領域１０５内に延在し得る。それにより、バリア領域１０５は、活性メサ内に存在する電位をダミートレンチ電極１５１に向かって誘導することができる。
以下により詳細に説明するように、バリア領域１０５は、活性メサ１８の一部（部分）と横方向にオーバーラップし得、且つ活性メサ１８のその他（部分）と横方向にオーバーラップしていなくてもよい。例えば、このために、バリア領域１０５は、以下により詳細に説明するように、１つ又は複数の通路１０５３によって形成される横方向構造を示し得、及び／又はバリア領域１０５は、１つ又は複数の活性メサ１８を備え得る（上記で説明したように）遷移領域１−５により、エッジ終端領域１−３から横方向に変位し得る。
従って、より一般的な表現では、ある実施形態によれば、第１の負荷端子１１及び第２の負荷端子１２を有した電力半導体デバイス１が提示される。電力半導体デバイス１は、前記端子１１と前記端子１２との間で垂直方向Ｚに沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域１００と、複数のＩＧＢＴセル１−１であって、各ＩＧＢＴセル１−１は、垂直方向Ｚに沿ってドリフト領域１００内に延在し、且つ少なくとも１つの活性メサ１８を横方向に制限する複数のトレンチ（例えば、１４、１５、１６）を含み、少なくとも１つの活性メサ１８は、ドリフト領域１００の上側セクション１００−１を含む、複数のＩＧＢＴセル１−１と、ドリフト領域１００により、垂直方向Ｚに且つ垂直方向Ｚに対して空間的に制限される第２の導電型の電気的に浮遊するバリア領域１０５とを含む。
全ての活性メサ１８の総量は、第１の構成分及び第２の構成分に分けることができ、第１の構成分は、バリア領域１０５と横方向にオーバーラップせず、及び第２の構成分は、バリア領域１０５と横方向にオーバーラップする。例えば、活性メサ１８の第１の構成分は、バリア領域１０５の少なくとも１つの通路１０５３（さらに以下の説明を参照されたい）、又はバリア領域１０５が存在しないドリフト領域１００の別のセクション（例えば、遷移領域１−５内）と横方向にオーバーラップする。これに対して、活性メサ１８の第２の構成分は、バリア領域１０５と横方向にオーバーラップする。例えば、第２の構成分によって伝導される負荷電流は、バリア領域１０５を横断する。
ある実施形態では、第１の構成分は、少なくとも、公称負荷電流（この公称負荷電流用に電力半導体デバイスが設計される）の０％〜１００％の範囲内の負荷電流を伝送するように構成される。第２の構成分は、負荷電流が公称負荷電流の少なくとも０．５％を超える場合に負荷電流を伝送するように構成され得る。
従って、活性メサ１８の第１の構成分は、例えば、電力半導体デバイス１のターンオン中に負荷電流の伝導を開始する「イグニッション量」と見なすことができ、一方、第２の構成分は、最初に不活性な状態のままである。次いで、負荷電流が公称負荷電流の閾値（例えば、少なくとも０．５％）を超える場合、例えばその場合に限り（この閾値は、０．５％より高くてもよく、例えば１％より高くてもよく、例えば少なくとも５％又は少なくとも１０％であり得る）、バリア領域１０５は、第２の構成分も負荷電流を伝送することができるように導電性がより高くなり得る。
例えば、電力半導体デバイス１の公称負荷電流の１０％未満、又は１％未満、又は０．５％未満の小さい負荷電流の場合、バリア領域１０５と横方向のオーバーラップのない活性メサ１８（すなわち総量の前記第１の構成分）は、第１の導電型の電荷担体のエミッタとして機能することができ、例えば、これにより電力半導体デバイス１の伝達又は出力特性のスナップバックを回避することができる。より大きい負荷電流（公称負荷電流の０．５％、１％、５％、又は１０％を超える）の場合、上側ｐｎ接合１０５１は、第１の導電型の電荷担体に対して順方向バイアスモードにある。この場合、これは、第１の導電型の電荷担体が、バリア領域１０５と横方向にオーバーラップする活性メサ１８（すなわち総量の前記第２の構成分）によって放出されることも可能にすることができる。
既に上記で説明した通り、各活性メサ１８は、それぞれの活性メサ１８内で反転チャネルを誘起するように構成することができる。例えば、全ての活性メサ１８は、同じ反転チャネル閾値電圧で構成される。従って、上記で例示的に説明した、第２の構成分量内での負荷電流伝導の開始と、第１の構成分量内での負荷電流伝導の開始との間の遅延は（これによれば、例えば、ターンオン中、バリア領域１０５と横方向にオーバーラップする活性メサ１８の第２の構成分量は、負荷電流が例えば少なくとも０．５％の前記閾値を超える場合にのみ負荷電流を伝送する）、例えば、第２の構成分量を制御する制御電極に供給される制御信号と異なる制御信号を、第１の構成分量を制御する制御電極に提供すること、及び反転チャネル閾値電圧間の差の何れによっても引き起こされない。より正確に言えば、ある実施形態によれば、第１の構成分量及び第２の構成分量は、同じ制御信号を与えられ、及び同じ反転チャネル閾値電圧で構成され、前記遅延は、バリア領域１０５を適切に配置し、及びバリア領域１０５を横方向に構造化することによってのみ達成される。
従って、ある実施形態では、活性メサ１８の第１の構成分量と、活性メサ１８の第２の構成分量との間の唯一の差別化特徴は、第１の構成分量がバリア領域１０５と横方向にオーバーラップしないこと、及び第２の構成分量がバリア領域１０５と横方向にオーバーラップすることである。例えば、それにより、前記例示的に記載した負荷電流伝導開始（開始時刻）間の遅延が達成される。
例えば、負荷電流が両方の構成分量によって伝導されると、負荷電流は、これらの構成分量間の比率に応じて構成分量間で分配することができる。ある実施形態では、負荷電流が公称負荷電流の５０％を超える場合、活性メサ１８の第１の構成分量によって伝導される第１の負荷電流構成分と、活性メサ１８の第２の構成分量によって伝導される第２の負荷電流構成分との間の比率は、第１の構成分量と第２の構成分量との間の比率の少なくとも１０％以内であり得、又は活性メサ１８の第１の構成分量によって伝導される第１の負荷電流構成分と、活性メサ１８の第２の構成分量によって伝導される第２の負荷電流構成分との間の比率は、第１の構成分量と第２の構成分量との間の比率と（少なくとも実質的に）同一であり得る。
電気的に浮遊するバリア領域１０５は、ドリフト領域１００により、垂直方向Ｚに且つ垂直方向Ｚに対して空間的に制限され得る。従って、バリア領域１０５は、上側ｐｎ接合１０５１及び下側ｐｎ接合１０５２のそれぞれをドリフト領域１００と共に形成し得、下側ｐｎ接合１０５２は、ダミートレンチ１５の底部１５５よりも下側に配置することができる。例えば、上側ｐｎ接合１０５１は、不活性メサ１９内に、従ってダミートレンチ１５の底部１５５より上に配置される。垂直方向Ｚに沿った第１のｐｎ接合１０２１と、上側ｐｎ接合１０５１との間の距離は、少なくとも０．５μｍであり得る。従って、ある実施形態によれば、２つのｐｎ接合１０２１及び１０５１は、互いに同じではなく、ドリフト領域１００によって互いに離される。
すなわち、バリア領域１０５は、ドリフト領域１００の少なくとも一部によってチャネル領域１０２から離され得る。例えば、バリア領域１０５は、垂直方向Ｚに沿って、一方の側のドリフト領域１００の上側セクション１００−１と、他方の側のドリフト領域１００の下側セクション１００−２とによって制限され、前記上側セクション１００−１は、ＩＧＢＴセル１−１のチャネル領域１０２への遷移を形成する。下側セクション１００−２は、ドープ接触領域１０８（これは、上記で示したようにｐ型エミッタであり得る）と境界面をなすまで垂直方向Ｚに沿って延在し得る。
ある実施形態では、バリア領域１０５は、第２の導電型の他の半導体領域と接触せずに、例えばドリフト領域１００のセクションによって第２の導電型の他の半導体領域から離される。例えば、バリア領域１０５から、最も近い第２の導電型の他の半導体領域までの距離は、少なくとも１μｍ、又は少なくとも２μｍとなる。従って、例えば、チャネル領域１０２とバリア領域１０５との間にｐ型接続が存在せず、バリア領域１０５と、エッジ終端領域１−３のウェル領域１０９（さらに下記で述べる）との間にもｐ型接続が存在しない。前記距離に沿ってドリフト領域１００の一部が存在し得る。
上述の全ての実施形態に関して、ある変形形態によれば、メサ１８及び１９内に含まれるドリフト領域１００のセクション、例えばチャネル領域１０２と第１のｐｎ接合１０２１を形成し、及びバリア領域１０５と上側ｐｎ接合１０５１を形成する上側セクション１００−１（下記の説明を参照されたい）は、バリア領域１０５の下方に配置されるドリフト領域１００のセクション（例えば、バリア領域１０５と下側ｐｎ接合１０５２を形成するドリフト領域１００の前記下側セクション１００−２）のドーパント濃度と比較して少なくとも２倍の大きさのドーパント濃度を示し得る。
メサ１８及び１９内に含まれるドリフト領域１００の前記セクション（上側セクション１００−１）は、それぞれ１ｅ１４ｃｍ−３〜４ｅ１７ｃｍ−３の範囲内の最大ドーパント濃度（例えば、少なくとも１ｅ１６ｃｍ−３の最大ドーパント濃度）を示し得る。例えば、メサ１８及び１９内に含まれ、且つ前記増加したドーパント濃度を示し得るドリフト領域１００の前記セクションは、「ｎバリア領域」とも呼ぶことができる。例えば、メサ１８及び１９内に含まれるドリフト領域１００のセクションのドーパント濃度は、上側ｐｎ接合１０５１が、トレンチ底部１４５及び１５５より僅かに上のレベルにとどまるように選択される。
ここで、図４Ｂを参照すると、ある変形形態によれば、ドリフト領域１００の上側セクション（セクション１００−１）における増加したドーパント濃度は、局所的にのみ提供される。例えば、複数の活性メサ１８のうちの１つのみ、又は複数の活性メサ１８のうちの数個のみ、又は複数の活性メサ１８の全てが局所ｎバリア領域１００−３を有する。例えば、局所ｎバリア領域１００−３のそれぞれは、バリア領域１０５又はバリア領域通路１０５３の上に且つそれぞれのチャネル領域１０２の下方に配置される。例えば、各ｎバリア領域１００−３は、それぞれのチャネル領域１０２と接触して配置され、そこから垂直方向Ｚに沿って下に（ｐ）バリア領域１０５と境界面をなすまで、又は（ｐ）バリア１０５が存在しない場合、対応するＺ方向のレベルで終端するまで／それぞれの場所で通路１０５３を示すまで延在する。第１の横方向Ｘに沿って、各ｎバリア領域１００−３は、それぞれの活性メサ１８を充填し得る。各ｎバリア領域１００−３は、ドリフト領域１００の下側セクション１００−２のドーパント濃度の少なくとも２倍の大きさの最大ドーパント濃度を示し得る。例えば、各ｎバリア領域１００−３は、１ｅ１４ｃｍ−３〜４ｅ１７ｃｍ−３の範囲内の最大ドーパント濃度（例えば、少なくとも１ｅ１６ｃｍ−３の最大ドーパント濃度）を示す。これに対して、この変形形態によれば、不活性メサ１９内に含まれるドリフト領域の上側セクション１００−１は、ドリフト領域１００の下側セクション１００−２の最大ドーパント濃度と実質的に等しい最大ドーパント濃度を示し得、例えば、不活性メサ１９内に設けられるｎバリア領域１００−３は存在しない。
ある変形形態によれば（不図示）、上側ｐｎ接合１０５１は、ダミートレンチ１５の底部１５５及び制御トレンチ１４の前記底部１４５のそれぞれよりも下に配置され得る（この例は、図示されない）。この場合、ダミートレンチ１５の底部１５５と、上側ｐｎ接合１０５１との間の垂直方向Ｚに沿った距離は、３μｍ未満、２μｍ未満、又は１μｍ未満であり得る。
例えば、バリア領域１０５は、０．１μｍ〜０．５μｍの範囲内、０．５μｍ〜１μｍの範囲内、又は１μｍ〜５μｍの範囲内の垂直方向Ｚに沿った厚さを示す。
バリア領域１０５と、バリア領域１０５内に延在するトレンチとの間の垂直方向Ｚに沿った共通垂直延在範囲は、例えば、５０ｎｍ〜３０００ｎｍの範囲内であり得る。ある実施形態では、バリア領域１０５は、トレンチの全て又はトレンチの少なくとも大部分と比較して垂直方向Ｚに沿ってさらに延在する（すなわち半導体本体１０内のより深いレベルへと下に）。
バリア領域１０５は、ある実施形態によれば、１０Ωｃｍを超え且つ１０００Ωｃｍ未満の（例えば、１００Ωｃｍを超え且つ５００Ωｃｍ未満の）抵抗率を示し得る。
バリア領域１０５は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ジフルオロボリル（ＢＦ２）、三フッ化ホウ素（ＢＦ３）、又はそれらの組み合わせの少なくとも１つを含み得る。これらの例示的材料のそれぞれは、ある実施形態によれば、ドーパント材料として機能することができる。さらに、これらの例示的材料のそれぞれは、バリア領域１０５を形成するように半導体本体１０内に注入することができる。
例えば、バリア領域１０５は、１ｅ１４ｃｍ−３より大きく且つ４ｅ１４ｃｍ−３より小さい電気活性化ドーパント濃度を示す。例えば、約１ｅ１６ｃｍ−３の前記ドーパント濃度は、少なくとも０．５μｍ又は少なくとも１μｍの垂直方向Ｚに沿った延在範囲を有して存在し得る。さらに、バリア領域１０５は、ダミートレンチ１５の底部１５５がバリア領域１０５内に延在する領域において最大ドーパント濃度を示し得る。
ある実施形態では、バリア領域１０５のドーパント濃度は、チャネル領域１０２内に存在するドーパント濃度より小さい。例えば、バリア領域１０５の最大ドーパント濃度は、チャネル領域１０２内に存在するドーパント濃度の１％〜８０％の範囲内である。
垂直方向Ｚに沿った第２の導電型のドーパントのドーパント濃度（ＣＣ）の例示的コースを図５に示し、実線は、第２の導電型のドーパント濃度（ＮＡ）を示し、点線は、第１の導電型のドーパント濃度（ＮＤ）を示す。従って、上側セクションでは、例えば第１の負荷端子１１に近接して、ドーパント濃度ＮＡは、チャネル領域１０２（チャネル領域１０２は、上記で説明した通り、不活性メサ１９の場合、不活性メサ１９の構成に応じて第１の負荷端子に電気的に接続され、又は第１の負荷端子に電気的に接続されない）に与えるように比較的高くてもよい。次いで、ドーパント濃度ＮＡは、ドリフト領域１００（前記上側セクション１００−１）が存在するメサのセクションにおいて急速に減少する。チャネル領域１０２と、ドリフト領域１００の上側セクション１００−１との間の遷移は、各メサ内で前記第１のｐｎ接合１０２１を形成し得る。不活性メサ１９がチャネル領域１０２のセクションを有さない場合、それに応じて、第１の負荷端子１１の始まりと、バリア領域１０５の始まりとの間のドーパント濃度ＣＣの値は、図５に示す極小値ＬＭ以下に対応する値となる。この場合、例えば各トレンチ底部１５５の前で、ドーパント濃度ＮＡは、バリア領域１０５を形成するように（再び）増加する。ドリフト領域１００の上側セクション１００−１と、バリア領域１０５との間の遷移は、上側ｐｎ接合１０５１を形成する。図示の通り、バリア領域１０５は、各トレンチが終端するレベルと実質的に等しい深さレベル（例えば、ダミートレンチ１５の底部１５５のレベル）でドーパント濃度最大値ＣＣＭを示し得る。次いで、ドーパント濃度ＮＡは、ドリフト領域１００の下側セクション１００−２と下側ｐｎ接合１０５２を形成するように再び減少する。
例えば、電気的に浮遊するバリア領域１０５は、既定の電位に（例えば、第１の負荷端子１１、第２の負荷端子１２、及び制御端子１３の何れにも）電気的に接続されない。ある実施形態では、電気的に浮遊するバリア領域１０５は、高オーミック抵抗の接続により、既定の電位（例えば、接触の電位、又は別の半導体領域の電位）に接続される。例えば、前記高オーミック接続により、スイッチング動作中、バリア領域１０５の電位は、一時的に既定の電位から切り離される。前記デカップリングは、前記スイッチング動作の時間スケールで（例えば、少なくとも１０ｎｓ、又は少なくとも１００ｎｓ、又は少なくとも１０μｓにわたって）生じ得る。例えば、前記高オーミック接続の抵抗は、１ｅ２Ωを超えるか又は１ｅ６Ωを超える。
ある実施形態では、例えば静止状態で測定された、第１の負荷端子１１とバリア領域１０５との間のオーミック抵抗は、１ｅ２Ωを超えるか又は１ｅ６Ωを超える。
例えば、バリア領域１０５が電気的に浮遊していることを確実にするために、バリア領域１０５は、遷移領域１−５内に延在せず、例えば、バリア領域１０５は、図１に示すように活性セル領域１−２内にのみ配置することができる。
例えば、バリア領域１０５は、遷移領域１−５内に延在しない。上記で説明した通り、遷移領域１−５は、ＩＧＢＴセル１−１の幾つかを備えることができ、従って電力半導体デバイス１の活性領域（すなわち負荷電流の一部の伝導も行う電力半導体デバイスの一部）と見なすことができる。
ある実施形態では、遷移領域１−５は、電気的に浮遊するバリア領域１０５のセクション及び第２の導電型の別の電気的に浮遊する半導体領域の何れも含まない。例えば、遷移領域１−５内に含まれる浮遊するｐドープ半導体領域は存在しない。
上記で説明した通り、バリア領域１０５は、電気的に浮遊しており、それと同時に、バリア領域１０５は、ＩＧＢＴセル１−１のトレンチの少なくとも一部と接触して配置することができる。従って、バリア領域１０５は、トレンチ絶縁体１４２、１５２、及び１６２と境界面をなし得る。例えば、少なくともソーストレンチ底部１６５及び／又は少なくともダミートレンチ底部１５５は、例えば、ソーストレンチ電極１６１、ダミートレンチ電極１５１、及びバリア領域１０５が垂直方向Ｚに沿って少なくとも１００ｎｍ、少なくとも５０ｎｍ、又は少なくとも１０００ｎｍの共通垂直延在範囲を有するようにバリア領域１０５内に延在する（バリア領域１０５は、トレンチ底部と比較して垂直方向Ｚに沿ってさらに延在し得る）。
１つ又は複数の実施形態による電力半導体デバイス１の垂直断面の一セクションを例示的且つ概略的に示した図６Ａ〜６Ｃに関して、この態様をより詳細に説明し、図６Ｂは、第１の横方向Ｘに沿った図６Ａのセクションの続きを示し、図６Ｃは、第１の横方向Ｘに沿った図６Ｂのセクションの続きを示す。
図６Ａから開始して、第１の負荷端子１１は、絶縁構造８０（例えば、カプセル封じ）によって部分的に覆われ得る。活性セル領域１−２内に複数の前記ＩＧＢＴセル１−１が配置され、各ＩＧＢＴセル１−１は、前記例示的接触スキーム／近傍関係、すなわち「ｏＤｏＳｏＳｋＧｋＳｏＳｏＤ」を示す。別の実施形態では、異なる接触スキームが用いられる。
活性メサ１８は、前記第１の接触プラグ１１３によって第１の負荷端子１１に電気的に接続され、ソーストレンチ１６のソース電極１６１は、第２の接触プラグ１１５により、第１の負荷端子１１に電気的に接続される。制御トレンチ１４の制御電極１４１及びダミートレンチ１５のダミー電極１５１は、例えば、ゲートランナ１３５（図６Ｂを参照されたい）により、制御端子１３に電気的に接続される。
遷移領域１−５内では、同様に接触スキーム「ｏＤｏＳｏＳｋＧｋＳｏＳｏＤ」又はこれと異なる接触スキームを示す場合がある１つの別のＩＧＢＴセル１−１が配置される。さらに第１の横方向Ｘに沿って１つの別のダミートレンチ１５、別の複数のソーストレンチ１６、及び１つの制御トレンチ１４が配置され、制御トレンチ１４に隣接して２つの活性メサ１８が配置される。従って、遷移領域１−５内で負荷電流の一部の伝導を行うことができる。
トレンチパターンは、エッジ終端領域１−３内でも第１の横方向Ｘに沿って継続し得、エッジ終端領域１−３内のこのようなトレンチは、ソーストレンチ１６であり得る。前記ソーストレンチ１６間のメサは、第１の接触プラグ１１３により、第１の負荷端子１１に電気的に接続され得る。従って、ソーストレンチ１６と、第１の負荷端子１１に電気的に接続されるこれらのトレンチ間のメサとは、電荷担体排出セルを形成することができる。
エッジ終端領域１−３内において、第２の導電型の半導体ウェル領域１０９をさらに配置することができる。例えば、ウェル領域１０９は、ｐドープされ、例えばトレンチ１４、１５、１６及び１６の全延在範囲と比較してさらに垂直方向Ｚに沿って絶縁層１１２から延在する。例えば、ウェル領域１０９は、半導体本体内にバリア領域１０５とほぼ同じ深さまで延在する。
図６Ａをさらに参照すると、バリア領域１０５は、活性セル領域１−２と遷移領域１−５との間の遷移で終端し得る。例えば、バリア領域１０５は、活性セル領域１−２内のみに配置され、遷移領域１−５内及びエッジ終端領域１−３内の何れにも延在しない。
一方、ウェル領域１０９は、エッジ終端領域１−３内のみに配置され、遷移領域１−５内及び活性セル領域１−２内の何れにも延在しない。上記で説明した通り、遷移領域１−５は、活性セル領域１−２を完全に取り囲み得、及びエッジ終端領域１−３によって完全に取り囲まれ得る。遷移領域１−５の最小幅Ｗ、すなわちバリア領域１０５とウェル領域１０９との間の最小距離は、１μｍであり、前記最小幅は、１μｍより大きくてもよい（例えば、３μｍ、５μｍ、又はさらに１０μｍ若しくは２０μｍより大きくてもよい）。前記幅Ｗに沿ってドリフト領域１００の一部が存在し得る。
例示的に示したように、ウェル領域１０９は、例えば、前記第１の接触プラグ１１３によって第１の負荷端子１１に電気的に接続されるため、ウェル領域１０９内の電位は、第１の負荷端子１１の電位と実質的に同じであり得る。従って、遷移領域１−５及びその最小幅Ｗにより、バリア領域１０５が実際に電気的に浮遊していることをより確実に保証することができる。
ある実施形態では、ウェル領域１０９は、１ｅ１５〜５ｅ１８ｃｍ−３の範囲内の電気活性化最大ドーパント濃度を有する。ウェル領域１０９は、垂直方向Ｚに沿って、例えばトレンチ１４、１５、１６よりもさらに、例えばバリア領域１０５とドリフト領域１００との間に形成される下側ｐｎ接合１０５２に実質的に相当するレベルまで下に延在し得る。
これより図６Ｂを参照すると、ウェル領域１０９は、半導体ＶＬＤ（横方向ドーピング変化）又はＪＴＥ（接合終端拡張構造）領域１０７と境界面をなすまで第１の横方向Ｘに沿って延在し得る。また、ＶＬＤ／ＪＴＥ領域１０７は、第２の導電型であり得、ウェル領域１０９より低いドーパント濃度を有し得る。一般に、電力半導体デバイスの終端構造内のこのようなＶＬＤ又はＪＴＥ領域の概念は、当業者に知られており、従って本明細書ではより詳細なＶＬＤ又はＪＴＥ領域１０７の機能の説明を行わない。安全上の理由から、ＶＬＤ／ＪＴＥ領域１０７は、厚さのある酸化物層８５（これは、ＬＯＣＯＳ層又は埋込フィールド酸化膜であり得る）により、ゲートランナ１３５の電位から分離され得る。代替的に、当業者に知られている他の終端概念が使用され得る。
例えば、ゲートランナ１３５は、ウェル領域１０９及びＶＬＤ領域１０７のそれぞれと横方向にオーバーラップする。
これより図６Ｃを参照すると、ＶＬＤ領域１０７は、チップエッジ１−４よりかなり前のエッジ終端領域１−３内の位置で終端し得る。チップエッジ１−４とＶＬＤ領域１０７の終端との間の領域は、基本的に、ドリフト領域１００の非構造化セクションによって構成され得、ここで、チップエッジ１−４に近接してチャネルストッパ構成を設け得る。一般に、電力半導体デバイスのチップエッジに近接したチャネルストッパ構成の概念も当業者に知られている。例えば、図６Ａ〜６Ｃに例示的に示した実施形態によれば、チャネルストッパ構成を形成するために、第２の負荷端子１２の電位を示すコレクタ接触１２１が設けられる。これに接続されるのは、トレンチ１２５の電極である。例えば、トレンチ１２５は、同様に遷移領域１−５を完全に取り囲むため、終端領域１−３のコースをたどる。チャネルストッパ構成を形成するために、別のトレンチ１２５１及び１２５２が設けられ得る。トレンチ１２５、１２５１、及び１２５２の両側に第２の導電型の半導体領域１２７が位置し得る。
ある実施形態では、バリア領域１０５は、横方向構造を備える。例えば、バリア領域１０５は、遷移領域１−５と境界面をなすまで活性セル領域１−２全体を通って延在する横方向に構造化された層として形成される。従って、バリア領域１０５は、活性セル領域１−２内のみに配置され得、遷移領域１−５内に延在しない。活性セル領域１−２内では、バリア領域１０５は、横方向に構造化される。
例えば、ＩＧＢＴセル１−１は、第１のピッチを有する第１のレイアウトに従った横方向構造を有して構成され、バリア領域１０５の横方向構造は、第２のレイアウトに従って構成され、第２のレイアウトは、第１のピッチの少なくとも２倍の大きさの第２のピッチを有する。従って、バリア領域１０５の横方向構造は、トレンチパターンよりも粗くなり得る。
バリア領域１０５の横方向構造は、複数のパススルー通路１０５３（以下では単に「通路」とも呼ばれる）によって形成することができる。このような概念を一般的に図７に例示的に示す。例えば、第２のレイアウトによれば、各パススルー通路１０５３は、第１のレイアウトに従って形成された最小トレンチ幅及び／又は最小メサ幅の少なくとも２倍の大きさの最大横方向延在範囲を示し得る。
ある実施形態では、１つ又は複数の通路１０５３は、電力半導体デバイス１の公称負荷電流の１０％未満又は１％未満の電流に対する負荷電流通路を提供する。より大きい負荷電流に対して、活性セル領域１−２全体は、部分が両方でバリア領域１０５とオーバーラップするか否かにかかわらず、負荷電流を伝送する。従って、ある実施形態によれば、公称負荷電流の１０％未満又は１％未満の負荷電流は、バリア領域１０５を横断する必要はないが、１つ又は複数の通路１０５３を通過する場合がある。例えば、バリア領域１０５が存在せず、すなわち活性メサ１８内で誘起され得る反転チャネルの垂直投影（垂直方向Ｚに沿った）で（例えば、ソース領域１０１の垂直投影で）前記通路１０５３を示す。
前段落に記載した起こり得る影響は、バリア領域１０５と横方向にオーバーラップしない活性メサ１８の総量の第１の構成分と、バリア領域１０５と横方向にオーバーラップする活性メサ１８の総量の第２の構成分とに関して上記でもより詳細に説明している。
ある実施形態では、１つ又は複数の通路１０５３は、ソース領域１０１の少なくともサブセットと横方向にオーバーラップするように位置付け及び／又は寸法の決定が行われる。
例えば、バリア領域１０５は、活性セル領域１−２内において、及び例えば第１の負荷端子１１及び第２の負荷端子１２のそれぞれと実質的に平行に、且つ少なくともドリフト領域１００によってこれらの端子１１、１２のそれぞれから分離して配置される「カーペット」を形成し得る。このようなバリア領域１０５のカーペット状構成は、トレンチ底部１４５並びに１５５及び／又は１６５がバリア領域１０５内に突入し得るように半導体本体１０内に位置付けられ得る。
通路１０５３は、活性メサ１８の１つ又は複数と横方向にオーバーラップし得る。従って、上記で紹介した視覚的語彙に従えば、バリア領域１０５は、「パッチワークカーペット」として実現され得、１つ又は複数の通路１０５３は、ドリフト領域１００のセクションで完全に充填され得る。通路１０５３の寸法、位置、及び数は、例えば、セル構成に従って選択することができる。
バリア領域１０５は、電力半導体デバイス１の活性セル領域１−２内の連続的なバリア層として（例えば、前記「カーペット」として）実現され得る。上記に示したように、ダミートレンチ底部１５５及び／又は制御トレンチ底部１４５及び／又はソーストレンチ底部１６５のそれぞれは、バリア領域１０５内に延在し得、例えば、ダミートレンチ１５及び／又は制御トレンチ１４及び／又はソーストレンチ１６は、少なくとも１００ｎｍ、少なくとも５００ｎｍ、又は少なくとも１０００ｎｍだけバリア領域１０５内に延在し得る。
さらに図７を参照すると、例えば変形形態Ａによれば、通路は、ＩＧＢＴセル１−１のストライプ構成と実質的に直角に配置されたストライプ構成を備え得る。別の実施形態では、大きい延在範囲の中央パススルー通路１０５３が設けられる（変形形態Ｃ）。変形形態Ｂ及びＤによれば、複数のより小さい通路１０５３が設けられ、これらの通路は、様々なパターンに従って分布させることができる。
複数の通路１０５３の各々は、ドリフト領域１００のセクションによって充填され得る。従って、通路１０５３内には、ドリフト領域のドーパント濃度に相当するドーパント濃度を示すｎドープ半導体領域が存在し得る。さらに以下でより詳細に説明する別の実施形態では、通路１０５３の一部又は全ては、（より深い）トレンチによって充填され得る。
幾つかの実施形態は、所定の設計ルールに従ってパススルー通路１０５３の位置付け及び寸法の決定が行われるバリア領域１０５を備える。例えば、前記第２のレイアウトは、この設計ルールに従って構成することができる。通路１０５３の位置及び寸法は、例えば、ターンオン動作中の電圧勾配（ｄＶ／ｄｔ）に関する電力半導体デバイス１の動的挙動に大きい影響を与え得る。
例えば、このような設計ルールの第１の規定によれば、互いに隣接して配置されるパススルー通路１０５３の２つの任意のパススルー通路間の距離は、１ｍｍ未満である。
このような設計ルールの第２の規定は、バリア領域１０５が半導体本体１０の半導体層内に配置され、半導体層が活性セル領域１−２内で完全且つ独占的に延在すると共に、ある総量を示し、パススルー通路１０５３が前記総量の少なくとも１％且つ最大で５０％を形成することである。半導体層の残りの量、すなわちバリア領域１０５のｐドープ部分は、第２の導電型の半導体領域によって形成することができる。既に上記で示したように、すなわち、残りの量は、１ｅ１４ｃｍ−３より大きく且つ４ｅ１７ｃｍ−３より小さいドーパント濃度（図５の濃度ＣＣを参照されたい）を有し得、前記ドーパント濃度は、少なくとも０．１μｍ又は少なくとも０．５μｍの垂直方向Ｚに沿った延在範囲内に存在する。
上記設計ルールの第３の規定は、バリア領域１０５が、その通路１０５３にもかかわらず、活性セル領域１−２の複数のＩＧＢＴセル１−１内に含まれる不活性メサ１９を互いに接続することであり得る。
上記設計ルールの第４の規定は、通路１０５３が活性セル領域１−２の活性メサ１８の少なくともサブセットと横方向にオーバーラップすることであり得る。例えば、１つ又は複数の通路１０５３は、ソース領域１０１の少なくともサブセットと横方向にオーバーラップするように位置付け及び／又は寸法の決定が行われる。
上記設計ルールの第５の規定は、通路１０５３が活性セル領域１−２の制御トレンチ１４の少なくともサブセットと横方向にオーバーラップすることであり得る。
上記設計ルールの別の規定は、バリア領域１０５が、例えば、それぞれの活性メサ１８が横方向に位置するそれぞれの制御トレンチ１４との接触を確立することなく、活性メサ１８のサブセット内に少なくとも部分的に延在することであり得る。例えば、それにより、バリア領域１０５は、活性メサ１８のサブセット中のそれぞれの活性メサ１８のセクションと、ダミートレンチ１５の底部１５５との間に導電性経路を提供するように構成することができる。従って、それは、パススルー通路１０５３がＩＧＢＴセル１−１の活性メサ１８の１つ又は複数と横方向にオーバーラップするという設計ルールの規定であり得る。例えば、この設計ルールは、パススルー通路１０５３が、活性セル領域１−２内に存在する活性メサ１８の総数に対して活性メサ１８の少なくとも１％且つ最大で５０％と横方向にオーバーラップすることを指定し得る。上記で説明した通り、バリア領域１０５と活性メサ１８のそれぞれとの間の横方向のオーバーラップは、部分的に生じ得、すなわち、バリア領域１０５は、必ずしも完全に各活性メサ１８とオーバーラップする必要はなく、例えば各活性メサ１８のメサ幅の最大１０％、最大３０％、又は最大７０％であり得る。
幾つかの実施形態による電力半導体デバイス１の水平投影のセクションをそれぞれ概略的且つ例示的に示す図８Ａ〜８Ｄに関して、バリア領域１０５の例示的横方向構造を提示する。
図８Ａ〜８Ｄのそれぞれを参照すると、バリア領域１０５は、活性セル領域１−２内で完全且つ独占的に延在し得る。活性セル領域１−２内に前記複数のＩＧＢＴセル１−１が設けられ得、各ＩＧＢＴセル１−１は、両側にそれぞれの活性メサ１８が横方向に位置し得る前記制御トレンチ１４の少なくとも１つを有し、各活性メサ１８は、第１の負荷端子１１に電気的に接続されたソース領域１０１を有する。活性領域１−２内に含まれるＩＧＢＴセル１−１は、図６Ａ〜６Ｃに関して説明したような構成を示し得る。ＩＧＢＴセル１−１は、同じく上記で説明したように、実質的に第２の横方向Ｙに沿って配向されたストライプ構成を示す。例えば、各ＩＧＢＴセル１−１は、活性セル領域１−２全体を通して第２の横方向に沿って延在する。
図８Ａ〜８Ｄでは、複数のソース領域１０１が図示されており、一部のみがそれぞれの参照符号を有している。例えば、図６Ａに示すように、図示したソース領域１０１のそれぞれは、２つの活性メサ１８の一部をなし、２つの活性メサ１８間にそれぞれの制御トレンチ１４が配置される。
活性セル領域１−２は、遷移領域１−５によって完全に取り囲むことができ、同様にして、遷移領域１−５は、エッジ終端領域１−３によって完全に取り囲むことができる。遷移領域１−５及びエッジ終端領域１−３は、図６Ａ〜６Ｃに関して例示的に説明したような態様で構成され得る。
図８Ａ〜８Ｄに示すように、バリア領域１０５の横方向構造（この横方向構造は、通路１０５３の数、寸法、及び位置によって形成又は定義される）は、それに従ってトレンチパターンのレイアウトが形成されるピッチと比較して大幅に大きいピッチを示し得る。
例えば、図８Ａを参照して、通路１０５３は、ＩＧＢＴセル１−１のストライプ構成の配向と実質的に平行な配向を示し得る。通路１０５３のそれぞれは、複数の隣接するトレンチ及びメサと横方向にオーバーラップし得る。通路１０５３が活性メサ１８の少なくともサブセットと横方向にオーバーラップするように通路１０５３を位置付けることが適切である場合がある（これは、図８Ａに示す実施形態によるケースであり、この場合、通路１０５３の位置は、通路１０５３がソース領域１０１のサブセットとオーバーラップするように選択される）ことを上記で指摘している。従って、活性メサ１８の前記サブセットの負荷電流は、バリア領域１０５を横断せずに、その通路１０５３を通って流れる。さらに図８Ａに示すように、ある実施形態によれば、通路１０５３も活性セル領域１−２と遷移領域１−５との間の遷移で終端し得る。
図８Ｂに示す実施形態は、基本的に図８Ａに示す実施形態に対応し、通路１０５３は、完全にバリア領域１０５内に組み込まれるように、且つ遷移領域１−５と交差しないように寸法の決定及び位置付けが行われる。
図８Ｃに概略的且つ例示的に示す実施形態によれば、通路１０５３は、ＩＧＢＴセル１−１のストライプ構成の配向と実質的に直角な配向を示す。このような配向（この配向は、図９の斜視投影においても概略的且つ例示的に示される）は、電力半導体デバイス１のスイッチング動作中の電圧スイングを減衰させること又は回避することを支援することができる。図８Ｄに示す実施形態は、基本的に図８Ｃに示す実施形態に対応し、通路１０５３は、完全にバリア領域１０５内に組み込まれるように、且つ遷移領域１−５と交差しないように寸法の決定及び位置付けが行われる。
これより、図１０及び図１１に概略的且つ例示的に示される実施形態を参照すると、通路１０５３の一部又は全ては、ドリフト領域１００に加えて又はドリフト領域１００の代わりに、ＩＧＢＴセル１−１のトレンチの下側セクションで充填され得る。例えば、通路１０５３の一部又は全ては、制御トレンチ１４の下側セクションで充填される。図１０に示す実施形態によれば、これは、通路１０５３を充填しないトレンチと比較して垂直方向Ｚに沿ってより大きい全延在範囲を有するように制御トレンチ１４を設計することによって達成され得る。図１１に示す実施形態によれば、これは、通路１０５３がそれぞれの局所的な高度（垂直方向Ｚに対する）内に配置されるようにバリア領域１０５を設けることによって達成され得る。さらに以下において、図１０及び図１１に示すような構造を製造する例示的方法を提示する。
図１０及び図１１にさらに示すように、ある実施形態では、接触スキームは、上述の例示的接触スキームと異なり、例えば、活性セル領域１−２内の各ＩＧＢＴセル１−１の接触スキームは、「ｏＳｋＧｋＳｏＤｏＤ」であるが、この接触スキームによっても、活性メサ１８は、それぞれのソーストレンチ１６によって横方向に制限される。
これより図１２〜図１９を参照して、バリア領域１０５の別の例示的横方向構造を提示する。図１２〜図１９に概略的且つ例示的に示す各実施形態によれば、活性領域１−２内の各ＩＧＢＴセル１−１の接触スキームは、「ｏＤｏＳｏＳｋＧｋＳｏＳｏＤ」である。但し、上記の通り、他の実施形態では、異なる接触スキームが用いられ、接触スキームの例は、さらに上記に示している。
例えば、図１２を参照すると、通路１０５３は、制御トレンチ１４のストライプ構成と平行に延在する。バリア領域１０５は、各制御トレンチ１４の両側に隣接して配置される活性メサ１８の一部内に部分的に延在する。図に示すように、通路１０５３は、第１の横方向Ｘに沿って５つのＩＧＢＴセル１−１ごとに生じ得る。従って、第１の横方向Ｘに沿った２つの隣り合う通路１０５３間の距離Ｄは、５００μｍより大きくてもよく、例えば約７００μｍであり得る。従って、例えば、バリア領域１０５は、活性領域１−２内のＩＧＢＴセル１−１の総数の少なくとも常に正確に８０％と完全に横方向にオーバーラップする。活性領域１−２内のＩＧＢＴセル１−１の総数の残りの２０％は、図１２に示すように、例えばそれぞれの制御トレンチ１４及びそれぞれの活性メサ１８により、通路１０５３と横方向にオーバーラップし得る。さらに、同じく図１２に示すように、ウェル領域１０９は、遷移領域１−５内に延在せず、バリア領域１０５も遷移領域１−５内に延在しない。より正確に言えば、遷移領域１−５は、バリア領域１０５をウェル領域１０９から離す。
図１３に示す実施形態によれば、通路１０５３は、それぞれより小さい矩形断面を備え、活性セル領域１−２内でアイランドパターンに従って位置付けされ得る。各通路１０５３は、５μｍ〜２０μｍの範囲内の第１の横方向Ｘに沿った幅と、５μｍ〜２０μｍの範囲内の第２の横方向Ｙに沿った長さとを有し得る。
ある実施形態では、各通路１０５３に関して、第１の横方向Ｘに沿った幅は、各通路１０５３の第２の横方向Ｙに沿った長さより大きく、例えば、各通路の幅対長さ比は、２又は３より大きい。従って、これらの通路は、ＩＧＢＴセル１−１のストライプ構成と平行ではなく、ＩＧＢＴセル１−１のストライプ構成と直角に延在するように幾何学的構成を備え得る。このような構成は、制御電極１４１に対する望ましくない電圧スイング／振動を回避／減少させるのに有効となり得る。
第１の横方向Ｘに沿って、各ＩＧＢＴセル１−１（各ＩＧＢＴセル１−１のうち、図１３では、ソース領域１０１及び制御トレンチ１４のみが示されており、図示したソース領域１０１のそれぞれは、それぞれの制御トレンチ１４によって互いに離された２つのそれぞれの活性メサ１８に電気的に接続される）は、通路１０５３の１つと横方向にオーバーラップし得る。第２の横方向Ｙに沿って、各ＩＧＢＴセル１−１は、複数の通路１０５３と横方向にオーバーラップし得る。例えば、第１の横方向Ｘに沿って隣り合う２つの通路１０５３間の距離Ｄｘは、数マイクロメートル（例えば、３μｍ〜５μｍ）の範囲内である。さらに、第２の横方向Ｙに沿って隣り合う２つの通路１０５３間の距離Ｄｙは、数マイクロメートル、例えば５μｍ〜２０μｍの範囲内（例えば、約１５μｍ）であり得る。
第２の横方向Ｙに沿って、ソース領域１０１は、０．１μｍ〜２０μｍの範囲内の距離Ｄｓを有して位置付けることができる。例えば、各通路１０５３は、第２の横方向Ｙに沿ってソース領域１０１の少なくとも３つと横方向にオーバーラップする。
類似の構成を図１４に概略的且つ例示的に示す。第１の横方向Ｘに沿って、各ＩＧＢＴセル１−１は、通路１０５３の１つと横方向にオーバーラップし得る。第２の横方向Ｙに沿って、各ＩＧＢＴセル１−１は、複数の通路１０５３と横方向にオーバーラップし得、第２の横方向に沿った距離Ｄｙは、図１３に示す実施形態と比較して増大している。
例えば、通路１０５３は、ダミートレンチ１５と横方向にオーバーラップしない。より正確に言えば、各ダミートレンチ１５は、バリア領域１０５内に延在する。例えば、通路１０５３は、制御トレンチ１４及びソーストレンチ１６と部分的にオーバーラップする。
図１５に概略的且つ例示的に示すバリア領域１０５の横方向構造は、基本的に、図１３及び図１４のそれぞれに示すような構造に対応する。従って、第１の横方向Ｘに沿って、各ＩＧＢＴセル１−１は、通路１０５３の１つと横方向にオーバーラップし得る。第２の横方向Ｙに沿って、各ＩＧＢＴセル１−１は、複数の通路１０５３と横方向にオーバーラップし得、第２の横方向に沿った距離Ｄｙは、図１４に示す実施形態と比較して増大している。例えば、第２の横方向に沿って隣り合う２つの通路１０５３間の距離Ｄｙは、数マイクロメートルの範囲（例えば、１μｍ〜２０００μｍ）内である。
図１６に概略的且つ例示的に示す変形形態によれば、バリア領域１０５の横方向構造は、チェス盤状パターンを有する。この実施形態によれば、バリア領域１０５の総量の約５０％が通路１０５３（例えば、ドリフト領域１００のそれぞれのセクションで充填される）によって構成され、バリア領域１０５の残りの５０％はｐドープ領域である。例えば、各通路１０５３は、矩形断面を示し得る。各通路１０５３は、３つの隣り合うＩＧＢＴセル１−１とオーバーラップするように第１の横方向Ｘに沿った幅と、３つの隣り合うソース領域１０１とオーバーラップするように第２の横方向Ｙに沿った長さとを有し得る。第２の横方向Ｙに沿って、ソース領域１０１は、上記の範囲内の距離Ｄｓの範囲内に位置付けることができる。図示の通り、図１６の実施形態によれば、及び図１４に示す実施形態とは対照的に、通路１０５３は、ダミートレンチ１５と横方向にオーバーラップし得る。
図１７に概略的且つ例示的に示す別の変形形態によれば、図１６に示す横方向構造と比較して、通路１０５３の構成分量は、５０％から２０％未満に減少し得る。各通路１０５３は、３つの隣り合うＩＧＢＴセル１−１とオーバーラップするように第１の横方向Ｘに沿った幅と、３つの隣り合うソース領域１０１とオーバーラップするように第２の横方向Ｙに沿った長さとを有し得る。第２の横方向Ｙに沿って、ソース領域１０１は、上記の範囲内の距離Ｄｓの範囲内に位置付けることができる。ここでも、図示の通り、同様に図１７の実施形態によれば、及び図１４に示す実施形態とは対照的に、通路１０５３は、ダミートレンチ１５と横方向にオーバーラップし得る。さらに、第１の横方向Ｘに沿った２つの隣り合う通路１０５３間の距離Ｄｘは、３つの隣り合うＩＧＢＴセル１−１の全幅であり得る。第２の横方向Ｙに沿った距離Ｄｙは、距離Ｄｘより大きくてもよい。例えば、第２の横方向Ｙに沿った２つの隣り合う通路間の距離Ｄｙは、距離Ｄｓの少なくとも８倍であり得る。
図１７に示す実施形態に関する通路１０５３の寸法を変更せずに、図１８に概略的且つ例示的に示す実施形態によれば、通路１０５３の密度を増大させ得、従って距離Ｄｘ及びＤｙを減少させ得る。図１７及び図１８にさらに示すように、第２の横方向Ｙに沿って距離Ｄｙで隣り合う２つの通路１０５３が第１の横方向Ｘに沿って横方向のオーバーラップを示さないように（図１７に示すように）、又は第１の横方向Ｘに沿って距離Ｄｘで隣り合う２つの通路１０５３が第２の横方向Ｙに沿って横方向のオーバーラップを示さないように（図１８に示すように）、通路１０５３の位置付けが行われ得る。
図１７に示す実施形態に関する通路１０５３の寸法を変更せずに、図１９に概略的且つ例示的に示す実施形態によれば、通路１０５３の密度を減少させ得、従って距離Ｄｘ及びＤｙを増大させ得る。
バリア領域１０５の横方向構造の別のバリエーションが可能である。例えば、バリア領域１０５の横方向構造の各バリエーション（例えば、図７〜図１９に例示的且つ概略的に示すような）は、設計ルールの以下の規定の１つ又は複数に従う。
（ｉ）互いに隣接して配置されるパススルー通路１０５３の２つの任意のパススルー通路間の距離（例えば、前記距離Ｄｘ及びＤｙ）は、１ｍｍ未満である。
（ｉｉ）バリア領域１０５は、半導体本体１０の前記半導体層内に配置され、半導体層は、活性セル領域１−２内で完全且つ独占的に延在し、且つ総量を示し、パススルー通路１０５３は、前記総量の少なくとも１％且つ最大で５０％を形成する。半導体層の残りの量、すなわちバリア領域１０５のｐドープ部分は、第２の導電型の半導体領域によって形成される。
（ｉｉｉ）バリア領域１０５は、その通路１０５３にもかかわらず、活性セル領域１−２の複数のＩＧＢＴセル１−１内に含まれる不活性メサ１９を互いに接続する。
（ｉｖ）通路１０５３は、活性セル領域１−２の活性メサ１８の少なくともサブセットと横方向にオーバーラップする（例えば、１つ又は複数の通路１０５３は、ソース領域１０１の少なくともサブセットと横方向にオーバーラップするように位置付け及び／又は寸法の決定が行われる）。
（ｖ）通路１０５３は、活性セル領域１−２の制御トレンチ１４の少なくともサブセットと横方向にオーバーラップする。
（ｖｉ）バリア領域１０５は、完全且つ独占的に活性セル領域１−２内で延在する（且つ遷移領域１−５内に延在しない）。
（ｖｉｉ）バリア領域１０５は、（例えば、それぞれの活性メサ１８が横方向に位置するそれぞれの制御トレンチ１４との接触を確立することなく）活性メサ１８のサブセット内に少なくとも部分的に延在する。例えば、それにより、バリア領域１０５は、活性メサ１８のサブセット中のそれぞれの活性メサ１８のセクションと、ダミートレンチ１５の底部１５５との間に導電性経路を提供するように構成することができる。
（ｖｉｉｉ）バリア領域１０５の横方向構造は、第１のピッチの少なくとも２倍の大きさの第２のピッチを有する第２のレイアウトに従って構成される（ＩＧＢＴセル１−１は、上記の通り、第１のピッチを有する第１のレイアウトに従った横方向構造を有して構成される）。
（ｉｘ）存在する場合（例えば、電力半導体デバイス１が、ＲＣ−ＩＧＢＴとして構成される場合）、通路１０５３は、第２の負荷端子１２に電気的に接続されたｎ型エミッタと横方向にオーバーラップし得る。
上記で説明した通り、バリア領域１０５の位置及び／又は横方向構造（例えば、図７〜図１９に示すように１つ又は複数の通路によって形成される）は、活性メサ１８の総量を第１の構成分と第２の構成分とに分割することを可能にすることができ、第１の構成分は、バリア領域１０５と横方向にオーバーラップせず、及び第２の構成分は、バリア領域１０５と横方向にオーバーラップする。上記で説明した通り、活性メサ１８の第１の構成分は、バリア領域１０５の少なくとも１つの通路１０５３、又はバリア領域１０５が存在しないドリフト領域１００の別のセクション（例えば、遷移領域１−５内）と横方向にオーバーラップする。これに対して、活性メサ１８の第２の構成分は、バリア領域１０５と横方向にオーバーラップする。例えば、第２の構成分によって伝導される負荷電流は、バリア領域１０５を横断する。さらに上記で説明したように、ある実施形態では、第１の構成分は、少なくとも、公称負荷電流（この公称負荷電流用に電力半導体デバイスが設計される）の０％〜１００％の範囲内の負荷電流を伝送するように構成される。第２の構成分は、負荷電流が公称負荷電流の少なくとも０．５％を超える場合にのみ、負荷電流を伝送するように構成され得る。従って、活性メサ１８の第１の構成分は、例えば、電力半導体デバイス１のターンオン中に負荷電流の伝導を開始する「イグニッション量」と見なすことができ、一方、第２の構成分は、最初に不活性な状態のままである。次いで、負荷電流が公称負荷電流の少なくとも０．５％の閾値を超える場合（この閾値は、０．５％より高くてもよく、例えば１％より高くてもよく、例えば少なくとも５％又は少なくとも１０％であり得る）、バリア領域１０５は、第２の構成分も負荷電流を伝送することができるように導電性がより高くなり得る。
本明細書では、電力半導体デバイスを処理する方法も提示する。例示的方法２のフローチャートを図２０に概略的に示す。例えば、第１のステップ２１００では、半導体本体を設ける。
方法２は、第１の導電型のドリフト領域を備えた活性セル領域と、少なくとも部分的に活性セル領域内に配置される複数のＩＧＢＴセルであって、各ＩＧＢＴセルは、垂直方向に沿ってドリフト領域内に延在する少なくとも１つのトレンチを含む、複数のＩＧＢＴセルと、活性セル領域を取り囲むエッジ終端領域と、活性セル領域とエッジ終端領域との間に配置される遷移領域であって、活性セル領域からエッジ終端領域に向かって横方向に沿って幅を有する遷移領域とを有し、ＩＧＢＴセルの少なくとも一部は、遷移領域内に配置されるか又は遷移領域内に延在する、電力半導体デバイスを提供するように実施することができる。
例えば、方法２は、ステップ２２００をさらに有し得、ステップ２２００中、第２の導電型の電気的に浮遊するバリア領域が設けられ、電気的に浮遊するバリア領域は、活性セル領域内に且つＩＧＢＴセルのトレンチの少なくとも一部と接触して配置され、電気的に浮遊するバリア領域は、遷移領域内に延在しない。
別の実施形態によれば、方法２は、第１の負荷端子及び第２の負荷端子を含む電力半導体デバイスを提供するように実施され、この電力半導体デバイスは、前記端子間で垂直方向に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域を備えた活性セル領域と、第２の導電型のウェル領域を有するエッジ終端領域と、活性セル領域内に配置される複数のＩＧＢＴセルであって、各ＩＧＢＴセルは、垂直方向に沿ってドリフト領域内に延在し、且つ複数のメサを横方向に制限する複数のトレンチを含む、複数のＩＧＢＴセルとを有する。複数のトレンチは、制御電極を有する少なくとも１つの制御トレンチと、制御トレンチに電気的に結合されたダミー電極を有する少なくとも１つのダミートレンチと、第１の負荷端子に電気的に接続されたソース電極を有する少なくとも１つのソーストレンチとを含む。複数のメサは、少なくとも１つの制御トレンチと少なくとも１つのソーストレンチとの間に配置された少なくとも１つの活性メサと、少なくとも１つのダミートレンチに隣接して配置された少なくとも１つの不活性メサとを含む。ステップ２２００は、少なくともダミートレンチの底部及びソーストレンチの底部の両方が、少なくとも部分的に電気的に浮遊するバリア領域内に延在し、電気的に浮遊するバリア領域とウェル領域との間に横方向に位置するドリフト領域の一部が、前記横方向に少なくとも１μｍの横方向延在範囲を有する、第２の導電型の電気的に浮遊するバリア領域を設けることによって実行され得る。
例えば、上記の方法２の両実施形態に関して、バリア領域は、ＩＧＢＴセルのトレンチを形成する前に形成することができる。別の実施形態では、バリア領域は、ＩＧＢＴセルのトレンチを形成した後に形成される。さらに別の実施形態では、バリア領域は、ＩＧＢＴセルの形成中、例えばトレンチのエッチング後であり且つトレンチがトレンチ電極で充填される前に形成される。
方法２の例示的実施形態は、上記で説明した電力半導体デバイス１の例示的実施形態に対応することができる。具体的には、方法２は、例えば、図７〜図１９に関して例を上記で提示した横方向構造を備えたバリア領域を形成するように実行することができる。
方法２の一実施形態では、バリア領域１０５の横方向構造は、均一にドープされたｐ層を生成し、及び通路１０５３を形成するようにｎ型カウンタードーピングを局所的に与えることによって形成される。
方法２の別の実施形態では、バリア領域１０５の横方向構造は、均一にドープされたｐ層を生成し、及びトレンチ深さの差異により（図１０を参照されたい）、例えば少なくとも部分的に最大ドーパント濃度（図５のＣＣＭを参照されたい）を超える深さまで層を通ってピンチングすることによって形成される。
さらに別の実施形態では、バリア領域１０５の横方向構造は、マスク配置を用いて形成される。
例えば、バリア領域１０５は、例えば、トレンチ絶縁体１４２、１５２、１６２、１７２を設けることと、トレンチ電極１４１、１５１、１６１、１７１を形成するためのポリシリコン充填によるトレンチの形成後の深い注入とにより製造される。次いで、バリア領域１０５の突出範囲（上記で説明した通り、トレンチ深さに応じて例えば５μｍ）の達成は、高注入エネルギー（例えば、注入材料がホウ素の場合、例えば４ＭｅＶの範囲内）を必要とする場合がある。例えば、注入のマスキングは、トレンチのポリシリコン充填に続く平坦面の存在により単純化することができる。注入は、高エネルギーで生じ得るが、ドーズは、低くてもよい。従って、トレンチ絶縁体１４２、１５２、１６２、１７２は、ダメージを受けない。この段落に記載する変形形態は、図２１〜図２５に関して以下にさらに記載するトレンチ底部注入と組み合わせることができる。
ある代替実施形態では、バリア領域１０５は、トレンチ製造プロセス前に生成される。例えば、これは、トレンチ深さと実質的に等しいターゲット厚さを有するエピタキシャル成長が後に続く局所的な浅いｐ型注入を実施することによって実行することができる。この場合、注入材料として、徐々に拡散するｐ型種を用いることができる。例えば、このような変形形態は、図１０による実施形態を形成するために用いることができる。より深い制御トレンチ１４は、例えば、トレンチレイアウト幅を調整することにより、及び／又は浅いトレンチ及びより深いトレンチ用に別々のトレンチエッチングブロックを設けることにより形成することができる。次いで、より深い制御トレンチ１４は、図１０に示すように、垂直方向Ｚに沿ってバリア領域１０５を越えて延在し、ドリフト領域１００、すなわちその下側セクション１００−２に入る。図１１に示す実施形態に関して、バリア領域１０５の局所的な高度は、例えば、局所的にカウンタードーピングを与えることにより、例えば局所的にｎ型注入を実行することにより達成することができる。代替的に、ｐ型注入のみが実行され、その場合、注入減衰要素は、半導体本体１０の表面の選択された位置（例えば、指定された制御トレンチ１４の１つ又は複数が形成される位置）に設けられ得る。減衰要素により、注入イオンの侵入深さが減少し、それにより、バリア領域１０５の局所的な高度が結果として生じる。次いで、全てのトレンチ１４、１５、１６、１７は、同じ深さを示し得るが、バリア領域１０５の局所的な高度と横方向にオーバーラップするトレンチは、図１１に示すように、垂直方向Ｚに沿ってバリア領域１０５を越えて延在し、ドリフト領域１００、すなわちその下側セクション１００−２に入り得る。これにより、ある実施形態によれば、パススルー通路１０５３を形成することができる。例えば、減衰要素は、半導体本体表面上に局所的な段差を生じさせることにより（例えば、プラズマエッチング又は犠牲埋込ＬＯＣＯＳによって）形成され、この後に、トレンチがｐ型注入プロファイルと適切にアライメントするように適切な厚さのｐ型注入及びシリコンエピタキシャル再成長が続き得る。
別の実施形態によれば、電力半導体デバイスを処理する方法は、第１の導電型のドリフト領域を備えた半導体本体を設けるステップと、複数のトレンチを生成するステップであって、トレンチは、垂直方向に沿って半導体本体内に延在し、且つ第１の横方向に沿って互いに隣接して配置される、ステップと、半導体本体にマスク配置を設けるステップであって、マスク配置は、横方向構造であって、それに従ってトレンチの一部が露出され、及びトレンチの少なくとも１つがマスク配置によって覆われる、横方向構造を有する、ステップと、半導体本体及びマスク配置をドーパント材料供給ステップ（例えば、注入処理ステップ）に供するステップであって、それにより、露出されたトレンチの底部の下方で、第１の導電型と相補的な第２の導電型の複数のドーピング領域（例えば、注入領域）を生成すること、ステップと、マスク配置を除去するステップと、半導体本体を温度アニーリングステップに供するステップであって、それにより、複数のドーピング領域を、オーバーラップするように、且つ露出されたトレンチの底部に隣接する第２の導電型のバリア領域を形成するように第１の横方向と平行に延在させる、ステップとを含む。
これより、この方法の例示的態様を図２１〜図２５に関して以下により詳細に説明し、図２１〜図２５のそれぞれは、垂直断面の１つ又は複数のセクションに基づいて、１つ又は複数の実施形態による、電力半導体デバイスを処理する方法の１つ又は複数のステップを概略的且つ例示的に示す。
図２１〜図２５に関して以下に記載する方法の例示的実施形態は、図１〜図１９に関して記載した電力半導体デバイスの実施形態の１つ又は複数（例えば、各バリア領域１０５）を形成するために用いられ得ることが理解されるものとする。
これより、図２１に示す実施形態を参照すると、第１の導電型のドリフト領域１００を備えた半導体本体１０が設けられる。例えば、半導体本体１０は、半導体ウエハの一部として設けられる。ドリフト領域１００の例示的態様（例えば、垂直方向Ｚに沿ったその全延在範囲及び／又はそのドーパント濃度）に関しては、上記を参照されたい。
ステップ２０では、複数のトレンチ１４、１５、１６が生成され、トレンチ１４、１５、１６は、垂直方向Ｚに沿って半導体本体１０内に延在し、第１の横方向Ｘに沿って互いに隣接して配置される。
例えば、複数のトレンチ１４、１５、１６の生成は、エッチング処理ステップ（例えば、プラズマエッチング処理ステップ）を実行することを含み得る。一般に、複数のトレンチ形成技術が利用可能であり、本明細書に記載の実施形態は、このような技術の特定の１つに限定されない。
ある実施形態では、半導体本体１０は、（プラズマ）エッチング中にハードマスクで覆われ得る。ハードマスクは、トレンチの形成後に除去することができ、又は別の処理ステップのためにマスキング層として保持することができる。
例えば、トレンチ１４、１５、１６は、第１の横方向Ｘに沿って等間隔で配置される。トレンチ１４、１５、１６の例示的寸法、例えば第１の横方向Ｘに沿ったそれぞれの幅、垂直方向Ｚに沿ったそれぞれの深さ（又は全延在範囲）、及び／又はトレンチ１４、１５、１６間の距離（すなわちメサ幅）に関しては、上記を参照されたい。
ある変形形態では、図２４に示すように、トレンチの一部は、垂直方向Ｚに沿って他のトレンチよりも大きい全延在範囲を有して形成され得る。例えば、指定されたソーストレンチ１６であり、且つ指定された制御トレンチ１４と横方向に隣接して配置されるトレンチの一部は、より大きい深さを有して形成される。例えば、前記トレンチのより大きい深さは、残りのトレンチの深さの少なくとも１１０％、少なくとも１２０％、又は少なくとも１３０％であり得る。
トレンチ１４、１５、１６の生成後、後続のステップ２１において、保護層３００が少なくともトレンチ側壁に設けられる。ある実施形態では、トレンチ１４、１５、１６の表面は、図２１に示すように、保護層３００によって完全に覆われる。例えば、半導体本体１０の表面セクション１０−１及びトレンチ底部も保護層３００によって覆われ得る。
例えば、保護層３００は、犠牲酸化膜である。保護層３００を設けることは、堆積処理ステップ及び熱成長処理ステップの少なくとも一方を含み得る。保護層３００の厚さは、一例として、５ｎｍ〜１５０ｎｍ以上の範囲内であり得る。
ステップ２２では、マスク配置３０が半導体本体１０に設けられ、マスク配置３０は、横方向構造であって、それに従ってトレンチ１４、１５、１６の一部が露出され、トレンチ１４、１５、１６の少なくとも１つがマスク配置３０によって覆われる横方向構造を備える。
例えば、保護層３００を設けた後、トレンチ１４、１５、１６は、マスク材料３０２、例えばフォトレジスト材料又はフォトレジスト化合物系の一部、すなわち反射防止膜材料又はその組み合わせで充填され、マスク材料３０２は、最初に全てのトレンチ１４、１５、１６及び表面セクション１０−１を被覆／充填し得る。その後、マスク材料３０２は、１つ又は複数の開口３０１を生成するように横方向に構造化される。従って、このような横方向の構造化後、ステップ２２に関して図２１に概略的且つ例示的に示すように、トレンチ１４、１５、１６の一部が露出され、トレンチ１４、１５、１６の少なくとも一部がマスク配置３０によって覆われる。例えば、図２４に示すように、より深いトレンチと、より深いトレンチ間のトレンチとがマスク材料３０２によって覆われる一方、他のトレンチは、露出される。
以下の説明からより詳細に明らかになるように、生成されるバリア領域１０５は、基本的にマスク配置３０の横方向構造に対応した横方向構造を示し得る。例えば、トレンチ１４、１５、１６は、第１のピッチを有する第１のレイアウトに従って形成され、マスク配置３０の横方向構造は、前記第２のレイアウトに従って構成することができ、第２のレイアウトは、第１のピッチの少なくとも２倍の大きさの第２のピッチ又は形状サイズを有する。
マスク材料３０２を横方向に構造化することは、例えば、マスク材料３０２としてネガティブトーンレジスト材料を使用することによるリソグラフィ処理ステップを含み得る。例えば、このようなリソグラフィ処理ステップは、第１のピッチ（これに従ってトレンチ１４、１５、１６が生成されている）の少なくとも２倍の大きさの第２のピッチ又は形状サイズに基づいて実行することができる。従って、マスク配置３０の横方向構造は、トレンチパターンと比較してより粗い縮尺にすることができる。
ある変形形態では、次のステップ２４を実行する前であり且つマスク配置３０を設ける前又は後に、トレンチ側壁１４４、１５４、１６４の保護層３００を保持しながら、トレンチ１４、１５、１６間の表面セクション１０−１及びトレンチ底部１４５、１５５、１６５における保護層３００を少なくとも部分的に除去するようにエッチバック処理ステップが実行され得る。図２３のステップ２１１に関して、これをより詳細に説明する。
ある別の変形形態では、マスク配置３０は、ステンシルマスクとして設けられる。その場合、レジスト材料は使用されず、レジスト材料に対するリソグラフィ処理ステップを実行するステップを省くことができる。例えば、このようなステンシルマスクは、注入中、トレンチレイアウトにアライメントさせることができる。
ステップ２４では、半導体本体１０及びマスク配置３０は、ドーパント材料供給ステップ、例えば注入処理ステップを受け、それにより、露出されたトレンチ１４、１５、１６の底部の下方で、（第１の導電型と相補的な）第２の導電型の複数のドーピング領域（例えば、注入領域）１０５９が生成される。
以下の説明は、ドーパント材料供給ステップが注入処理ステップを含み、従って、トレンチ底部の下に生成された領域１０５９が注入領域である例に向けられたものである。但し、他の例では、ドーピング領域１０５９を生成するために注入以外のプロセスが使用され得る。
注入は、イオン注入であり得る。例えば、ステップ２４中にホウ素が注入され得る。注入は、低エネルギー注入であり得、例えば、注入は、５ｋｅＶ〜１０００ｋｅＶの範囲内のエネルギーで実行される。さらに、注入は、１ｅ１１ｃｍ−２〜１ｅ１３ｃｍ−２の範囲内の注入ドーズで実行することができる。
ある実施形態では、露出されたトレンチのトレンチ側壁が注入を受けないか又は少なくともほとんど受けないように、注入方向及びトレンチ１４、１５、１６の配向を互いに適合させることができる。このために、ある実施形態では、トレンチ１４、１５、１６の生成（ステップ２０を参照されたい）は、第１の横方向に沿った各トレンチ幅が、垂直方向Ｚに沿った各トレンチの全延在範囲の少なくとも最初の８０％に関して、各トレンチのトレンチ開口に存在するトレンチ幅の少なくとも９５％の範囲内にとどまるように実行される。例えば、各トレンチの上側８０％において、トレンチ幅は、減少しないか又は５％だけ減少する。当然のことながら、前記上側８０％におけるトレンチ側壁が注入を受けないことを回避するために、各トレンチの上側８０％におけるトレンチ幅の増大も可能となり得る。
ある実施形態では、生成したトレンチ１４、１５、１６は、基本的に垂直方向Ｚに平行なトレンチ側壁を示し、注入（ステップ２４を参照されたい）は、垂直方向Ｚに沿って、及び例えば垂直方向Ｚに対して角度を付けずに又は傾斜せずに実行される。従って、注入は、０°注入となることができる。代替的に、側壁の注入を最小限に抑えるために、角度を付けた注入は、トレンチ１４、１５、１６の方向に沿ってアライメントして実行され得る。
さらに、上記で説明した通り、注入中、露出されたトレンチの側壁は、保護層３００で覆われ得る。一例では、注入イオンが垂直方向Ｚに沿って加速されるため、且つ露出されたトレンチの側壁が保護層３００で覆われるため、少なくとも露出されたトレンチそれぞれの上側８０％の範囲内において、注入イオンは、トレンチ側壁に侵入しないか又はごく僅かな構成分のみがトレンチ側壁に侵入する。
しかし、露出されたトレンチ間の表面セクション１０−１も注入を受ける可能性があり、従ってこのような表面セクション１０−１の下方の注入領域１０２９が発生し得る。しかし、半導体本体１０のこれらのゾーンにおいて、第２の導電型のチャネル領域１０２が生成され得るため、このような注入領域１０２９は、必ずしも除去される必要はない。
さらに、注入は、注入イオンの平均侵入深さ（例えば、イオンが、露出されたトレンチのトレンチ底部で半導体本体１０に進入した後に横断する平均距離）が１０ｎｍ〜２０００ｎｍの範囲内となり得るように実行することができる。
ステップ２６では、マスク配置３０及び保護層３００が除去され得る。これは、１つ又は複数のエッチング処理ステップを実行することを含み得、例えば、第１のエッチング処理ステップにより、マスク材料３０２が除去され、第２のエッチング処理ステップにより、保護層３００が除去される。
ステップ２８では、半導体本体１０は、温度アニーリングステップを受け、それにより、図２１及び図２４に示すように、複数の注入領域１０５９は、オーバーラップするように、及び露出されたトレンチ１４、１５、１６の底部に隣接する第２の導電型のバリア領域１０５を形成するように第１の横方向Ｘと平行に延在させられる。例えば、注入領域１０５９は、一体化し、連続したバリア領域１０５としてバリア領域１０５を形成するように拡散し得る。
ある実施形態によれば、バリア領域１０５の形成は、以前に形成されたトレンチの深さに対する自己整合プロセスとして実行される。例えば、トレンチ１４、１５、１６のうちの露出されたトレンチの深さの最終的な差異と類似した差異が同様にバリア領域１０５内に存在し得る。垂直方向Ｚに対するバリア領域１０５の位置は、基本的にトレンチ１４、１５、１６によって定義することができる。バリア領域１０５が指定された機能を果たすことができるように、トレンチ１４、１５、１６に対するバリア領域１０５の正しい相対位置（垂直方向Ｚの観点から）が望ましい場合があるため、上記のプロセスは、自己整合プロセスと見なすことができる。従って、ある実施形態によれば、バリア領域１０５の横方向構造は、マスク配置３０の横方向構造に従って調節することができ、垂直方向に対するバリア領域１０５の位置及び延在範囲は、以前に形成されたトレンチ１４、１５、１６によって定義することができる。
温度アニーリングステップ２８は、バリア領域１０５が１ｅ１４ｃｍ−３〜４ｅ１７ｃｍ−３の範囲内の電気活性化ドーパント濃度を示すように実行することができ、電気活性化ドーパント濃度は、少なくとも０．１μｍ又は少なくとも０．５μｍの垂直方向Ｚに沿った延在範囲内に存在し得る。ドーパント濃度の別の態様（例えば、図５に関して述べたような垂直方向Ｚに沿った変動）及び／又は空間的寸法に関しては、上記を参照されたい。
例えば、バリア領域１０５は、ドリフト領域１００により、垂直方向Ｚに且つ垂直方向Ｚに対して空間的に制限されるように形成される。例えば、それにより、上記で説明したように、上側ｐｎ接合１０５１及び下側ｐｎ接合１０５２の両方が形成される。
さらに図２１及び図２４を参照すると、ある実施形態では、温度アニーリングステップ２８は、少なくとも、バリア領域１０５が、注入（ステップ２４を参照されたい）中にマスク配置３０で覆われたトレンチの底部及び／又は側壁に達するまでバリア領域１０５が横方向に延在するように実行することができる。
例えば、図２１に示す実施形態によれば、温度アニーリングステップ２８は、ステップ２８に関して図２１に示すように、バリア領域１０５が前記トレンチ底部を越えてなお横方向に延在するように実行することができる。従って、生成されたバリア領域１０５は、注入中にマスク配置３０によって覆われたトレンチ、すなわち注入（この注入中に注入領域１０５９が生成された）を受けなかったトレンチと完全に横方向にオーバーラップし得る。バリア領域１０５は、このトレンチを越え、マスクの被覆により注入を受けなかった隣接する２つのトレンチによって形成されるメサ領域内に僅かに延在し得る。例えば、このような制御された拡散を達成するために、それに応じて全体的なプロセスサーマルバジェットを注入２４後に調節するか、又はサーマルバジェットが他の要件の制約を受ける場合、拡散が結果的に所望のプロファイルを有するバリア領域１０５を提供するように、最後の露出トレンチの位置を隣接するトレンチにアライメントさせるようにトレンチレイアウトを変更する。
例えば、図２４に示すような別の実施形態によれば、注入領域１０５９の横方向拡散は、より深いトレンチによって阻止され得、従って、バリア領域１０５は、より深いトレンチの側壁１６４に達するまで「のみ」延在する。この場合、バリア領域１０５は、より深いトレンチ間にあるトレンチ、及びより深いトレンチと、より深いトレンチ間にあるトレンチとの間に形成されるメサ１８の何れにも到達せず、より正確に言えば、このエリアにおいて、バリア領域１０５は、パススルー通路１０５３を示す。
図２２に関して、方法２の他の例示的及び任意選択的ステップを提示する。導入的に説明したように、方法２は、図１〜図１９に関して上記で提示した電力半導体デバイス１の実施形態の１つ又は複数を形成するために用いることができる。例えば、方法２は、複数のＩＧＢＴセル１−１を備えた電力半導体デバイス１を形成するように実行され、この垂直断面の一セクションを図２２に概略的且つ例示的に示す。従って、方法２は、ある実施形態では、制御電極１４１を備えた少なくとも１つの制御トレンチ１４において、ダミー電極１５１を備えた少なくとも１つのダミートレンチ１５において、及びソース電極１６１を備えた少なくとも１つのソーストレンチ１６において、トレンチ１４、１５、１６を形成することを含む。方法２は、半導体本体１０において、且つトレンチ１４、１５、１６間において、少なくとも１つの制御トレンチ１４に隣接して配置される少なくとも１つの活性メサ１８であって、制御電極１４１は、制御信号を受信し、且つ活性メサ１８における負荷電流を制御するように構成される、少なくとも１つの活性メサ１８と、少なくとも１つのダミートレンチ１５に隣接して配置される少なくとも１つの不活性メサ１９とを形成することをさらに含み得る。
図示したＩＧＢＴセル１−１は、上記で説明した接触スキーム「ｏＤｏＳｏＳｋＧｋＳｏＳｏＤ」を示す。他の実施形態では、異なる接触スキームが用いられ得る。
例えば、バリア領域１０５を生成した後、トレンチ１４、１５、１６は、それぞれのトレンチ絶縁体（他の図面における参照符号１４２、１５２、１６２を参照されたい）と、それぞれのトレンチ電極１４１、１５１、１６１とが与えられ得る。さらに、メサ１８及び１９内にチャネル領域１０２を生成することができ、第１のメサ１８内において、第１の接触プラグ１１３により、第１の負荷端子１１に電気的に接続されたソース領域１０１を生成することができる。ある実施形態によれば、トレンチ１４、１５、１６がトレンチ絶縁体１４２、１５２、１６２と、トレンチ電極１４１、１５１、１６１とを与えられる前に、例えばトレンチの角を丸くする目的で追加の犠牲熱酸化処理ステップを実行することが可能である。
図２２では、ドットエリア４０２は、注入中にマスク材料３０２が存在したエリアを示し、ハッチングエリアは、注入ステップ２４中に生成された注入領域１０５９を示す。一例では、少なくとも１つの制御トレンチ１４として指定されたトレンチと、そのトレンチに隣接するトレンチ１６とがマスク配置３０によって覆われる。バリア領域１０５が、注入２４中にマスク配置３０によって覆われた隣接トレンチ１６の底部１６５及び／又は側壁１６４にもう少しで達するまで横方向に延在するようにバリア領域１０５が生成される。この隣接トレンチは、ソーストレンチ１６として指定することができる。図２２には図示されないが（図２１には図示される）、バリア領域１０５が前記トレンチ底部１６５を越えて少なくとも１つの活性メサ１８内まで横方向に延在するように温度アニーリングステップ２８を実行することができる。
マスク配置３０の横方向構造に従って、バリア領域１０５は、上記で既に説明した複数のパススルー通路１０５３を示し得る。例えば、バリア領域１０５は、活性メサ１８内に延在するが、ドリフト領域１００によって制御トレンチ１４から分離される。ある実施形態では、パススルー通路１０５３は、マスク配置３０により、制御トレンチ１４の少なくとも一部がドリフト領域１００によってバリア領域１０５から分離されるように設計される。
一般的には、バリア領域１０５の生成は、上記で説明した設計ルールの規定の１つ又は複数に従って生じ得る。設計ルールの１つ又は複数の規定は、それに応じてマスク材料３０２を横方向に構造化すること、それに応じてトレンチ１４、１５、１６を形成すること、及び／又はそれに応じて注入ステップを実行すること、及び／又はそれに応じて温度アニーリングステップを実行することによって満たすことができる。
例えば、設けられた半導体本体１０は、ドリフト領域１００を備えた前記活性セル領域１−２を有し、トレンチ１４、１５、１６は、少なくとも活性セル領域１−２内に形成される。設けられた半導体本体１０は、垂直方向Ｚに沿って少なくともバリア領域１０５と同じ深さに延在する第２の導電型のウェル領域１０９を備えた前記エッジ終端領域１−３をさらに有し得る。設けられた半導体本体１０は、活性セル領域１−２とエッジ終端領域１−３との間に配置される前記遷移領域１−５をさらに有し得る。上記で説明した通り、遷移領域１−５は、活性セル領域１−２からエッジ終端領域１−３に向かう横方向に沿って少なくとも１μｍの幅Ｗを有し得る。
方法２の一実施形態では、遷移領域１−５内に形成されるトレンチ又はそのセクションは、マスク配置３０によって覆われる。すなわち、バリア領域１０５は、ある実施形態によれば、遷移領域１−５内に延在しない。例えば、横方向に構造化されたバリア領域１０５は、活性セル領域１−２内にのみ生成される。
これは、どのように設計ルールの規定の１つ又は複数を満たすことができるかの単なる一例である。設計ルールの１つ又は複数の代替又は追加の規定を考慮に入れた他の例が可能である。
図２３に概略的且つ例示的に示す実施形態は、図２１に例示的に示す方法に基づいたものであり、従って同じ参照符号が同じ方法ステップを指す。図２３に示す変形形態によれば、ステップ２１（保護層３００を設けるステップ）は、保護層３００が比較的大きい厚さ（例えば、約１００ｎｍの厚さ）を示すように実行される。例えば、保護層３００は、全てのトレンチ１４、１５、１６に設けられる。保護層３００は、厚い犠牲酸化であり得る。ステップ２１１では、エッチバック処理ステップが、表面セクション１０−１及びトレンチ底部１４５、１５５、１６５の保護層３００を少なくとも部分的に除去するように実行される。その後、ステップ２２及び２４においてマスク配置３０が設けられ、例えば図２１に関して上記に記載したような態様で注入が実行される。但し、この注入は、エッチバック処理ステップ２１１により、図２１の変形形態と比較して低い注入エネルギーで実行することができる。エッチバックプロセスは、異方性反応性イオンエッチング（ＲＩＥ）プロセスであり得る。さらに、注入中になおトレンチ側壁に存在する比較的厚い保護層３００により、注入イオン／粒子がトレンチ側壁を横断しないことを確実にすることができる。例えば、このようにして、バリア領域１０５がドリフト領域１００の一部によってチャネル領域１０２から分離された状態を維持すること、例えばチャネル領域１０２とバリア領域１０５との間にｐ型接続が存在しないことを確実にすることができる。ある変形形態では、ステップ２２でマスク配置３０を設けることは、エッチバック処理ステップ２１１が生じる前に実行される。例えば、マスク配置３０が設けられた後に（すなわち、比較的厚い保護層３００が依然として表面セクション１０−１及びトレンチ底部１４５、１５５、１６５に存在する状態で）、マスク配置３０によって露出された（覆われていない）領域において、表面セクション１０−１及びトレンチ底部１４５、１５５、１６５の保護層３００を少なくとも部分的に除去するようにエッチバック処理ステップ２１１が実行される。マスク材料３０２の下方のより厚い保護層３００は、マスク配置３０の除去を容易にすることができる。ある変形形態では、マスク配置３０は、保護層３００の厚さが、エッチバック処理ステップ２１１中にマスキングされたトレンチのドーパント材料供給ステップ２４中にマスクとして機能するのに十分であれば、ドーパント材料供給ステップ２４（例えば、前記注入ステップ）より前に除去され得る。順序の選択に関係なく、例えばステップ２６１においてマスク配置３０が除去され、その後、ステップ２６２において保護層３００の残りの部分が除去される。次いで、温度アニーリングステップ２８を実行することができ、これに続いてトレンチ形成ステップを実行することができる。
図２５を参照して、ある変形形態では、保護層３００を設けることの代わりに又は保護層３００を設けることに加えて、方法２は、ステップ２１２において、トレンチ１４、１５、１６内及びその上に犠牲平坦化構造３０９を形成することを含み得、マスク配置３０は、犠牲平坦化構造３０９の上に設けられる。例えば、犠牲平坦化構造３０９を形成するために、酸化物（例えば、ＳｉＯ２）又はアモルファス炭素のような材料を使用することができる。犠牲平坦化構造３０９の形成は、トレンチ１４、１５、１６の下側部分が空のままであり、トレンチの開口のみが閉じられるように実行することができる。例えば、これは、トレンチの開口が閉じるように上側トレンチ角部の堆積速度を最大にすることによって達成することができる。例えば、堆積は、非常にノンコンフォーマルなプロセス及び／又はラインオブサイトプロセスとして実行される。ある実施形態では、犠牲平坦化構造３０９を形成する材料の堆積は、２つの方向に実行され、それにより、図示されるクレバス３０９１を発生させ得る。例えば、マスク配置３０は、犠牲平坦化構造３０９の上に形成され、その後、構造化される。次いで、犠牲平坦化構造３０９の露出部分が少なくとも最上部部分において除去され得る。トレンチ１４、１５、１６の下側部分が空のままであるため、犠牲平坦化構造３０９の材料の除去を簡単に実施することができる。その後、例えば、別のトレンチ側壁保護を予め設けることなく注入２４を実行することができ、その後、マスク配置３０及び犠牲平坦化構造３０９の残りの部分を除去することができる。
これより図２１を再度参照すると、ある代替実施形態では、トレンチ１４、１５、１６をステップ２０で形成し、任意選択的に、少なくともトレンチの側壁において保護層３００を設けた後、ポリシリコン、又はドープ酸化物源（例えば、ホウ素ドープＳｉＯ２又はアルミニウムドープＳｉＯ２）、又は第２の導電型の別のドーパント源をトレンチ１４、１５、１６内に（例えば、トレンチ底部１４５、１５５、１６５において）堆積することができる。例えば、ドーパント源（例えば、ドープ酸化物）の堆積は、スピンオンプロセス又はＣＶＤプロセス（例えば、超コンフォーマルＣＶＤプロセス）を含み得る。堆積されたドーパント源は、次いで、例えばリソグラフィ及びエッチング（例えば、ウェットエッチング、ドライエッチング、又はウェットエッチング及びドライエッチングの組み合わせ）処理ステップによって構造化することができる。例えば、それにより、ドーパント源がトレンチ１４、１５、１６の１つ又は複数から除去される。代替的に、ドーパント源の堆積前に又はドーパント源の堆積中に対応するマスクが設けられ得る。堆積されたドーパント源が、選択されたトレンチ１４、１５、１６（これらは、ステップ２４中に注入を受ける露出トレンチに対応すると見なすことができる）内にのみ存在する時点で、堆積されたドーパント源が半導体本体１０内へとトレンチから外へ拡散し、それによってバリア領域１０５を形成するように最終的に一体化し得るドープ領域を形成するように拡散処理ステップ（例えば、高温炉処理ステップ）が実行され得る。その後、ある実施形態によれば、残りのドーパント源（例えば、ポリシリコン又はドープ酸化物）を全てのトレンチから除去することができ、例えば、制御トレンチ１４、ソーストレンチ１６、及びダミートレンチ１５を形成するように通常のトレンチ形成プロセスが行われ得る。
本明細書に記載した１つ又は複数の実施形態によれば、ＭＰＴ構造に従って構成された複数のＩＧＢＴセルを備えたＩＧＢＴが提示され、各ＩＧＢＴセルは、少なくとも１つの活性メサにおける負荷電流を制御するための制御トレンチと、制御端子にも電気的に接続され、且つ少なくとも１つの不活性メサに隣接して配置されるトレンチ電極を有した少なくとも１つのダミートレンチとを備え、活性メサ及びダミートレンチの底部は、横方向に構造化され、且つ電気的に浮遊するｐドープバリア領域によって互いに接続される。ある実施形態によれば、このような接続により、ＩＧＢＴのスイッチング動作中、制御端子に対する電圧スイングを減少させることができる。これは、例えば、ＩＧＢＴのスイッチング中にゲート信号によりｄＶ／ｄｔの制御の向上を可能にすることができる。さらに、ある実施形態では、ｐバリア領域の横方向構造化は、ＩＧＢＴの伝達及び出力特性のスナップバックを回避することができる。例えば、公称電流の１０％未満又は１％未満の電流では、ｐバリア領域（例えば、バリア通路が存在する場所）によって覆われていない活性メサによって負荷電流が伝送される。より大きい電流に関して、バリア領域と、バリア領域の上のドリフト領域との間の遷移によって形成される上側ｐｎ接合は、電子流に対して順方向バイアスモードにあり、活性セル領域内の全ての活性メサは、ｐバリア領域によって覆われているか否かに関係なく負荷電流を伝送する。
上記では、電力半導体デバイス及び対応する処理方法に関連する実施形態を説明した。例えば、これらの電力半導体デバイスは、シリコン（Ｓｉ）に基づくものである。従って、単結晶半導体領域又は層（例えば、半導体本体１０及びその領域／ゾーン１００、１０１、１０２、１０５、１０７、１０８、１０９）は、単結晶Ｓｉ領域又はＳｉ層であり得る。他の実施形態では、多結晶又はアモルファスシリコンが用いられ得る。
しかし、半導体本体１０及びそのドープ領域／ゾーンは、半導体デバイスの製造に適した任意の半導体材料で作られ得ることが理解されるものとする。このような材料の例には、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）などの元素半導体材料、シリコンカーバイド（ＳｉＣ）又はシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、インジウムガリウムリン（ＩｎＧａＰ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、又はインジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）などの二元系、三元系、又は四元系ＩＩＩ−Ｖ族半導体材料、及び２〜３例を挙げるとテルル化カドミウム（ＣｄＴｅ）及びテルル化カドミウム水銀（ＨｇＣｄＴｅ）などの二元系又は三元系ＩＩ−ＶＩ族半導体材料が含まれるが、これらに限定されない。上述の半導体材料は、「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせる場合、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例には、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、シリコン−シリコンカーバイド（ＳｉｘＣ１−ｘ）、及びシリコン−ＳｉＧｅヘテロ接合半導体材料が含まれるが、これらに限定されない。電力半導体デバイス用途の場合、現在、主にＳｉ、ＳｉＣ、ＧａＡｓ、及びＧａＮ材料が使用される。
「下」、「下方」、「下側」、「上」、「上側」などといった空間的な相対語は、ある要素の第２の要素に対する位置付けを説明する描写を簡単にするために使用される。これらの用語は、図面に描かれたものと異なる配向に加えて、各デバイスの異なる配向を網羅することが意図される。さらに、「第１の」、「第２の」などといった用語も様々な要素、領域、セクションなどを説明するために使用され、同様に限定的であることを意図されない。本明細書全体を通して、同様の用語が同様の要素を指す。
本明細書では、「有する」、「含有する」、「包含する」、「含む」、「示す」などの用語は、記載された要素又は特徴の存在を示すが、追加の要素又は特徴を除外しないオープンエンドの用語である。
上記の変形形態及び適用例の範囲を念頭に置いて、本発明は、上述の記載及び添付の図面の何れによっても限定されないことが理解されるものとする。代わりに、本発明は、以下の特許請求の範囲及びそれらの法的均等物によってのみ限定される。
１ 電力半導体デバイス
１−１ ＩＧＢＴセル
１−２ 活性セル領域
１−３ エッジ終端領域
１−５ 遷移領域
２ 電力半導体デバイスを処理する方法
１０ 半導体本体
１０−１ 表面セクション
１１ 第１の負荷端子
１２ 第２の負荷端子
１４ 制御トレンチ
１５ ダミートレンチ
１６ ソーストレンチ
１８ 活性メサ
１９ 不活性メサ
２０ 複数のトレンチを生成するステップ
２２ マスク配置を設けるステップ
２４ ドーパント材料供給ステップ
２６ マスク配置を除去するステップ
２８ 温度アニーリングステップ
３０ マスク配置
１００ ドリフト領域
１００−１ 上側セクション
１０５ バリア領域
１０９ ウェル領域
１４１ 制御電極
１５１ ダミー電極
１６１ ソース電極
１４４、１５４、１６４ トレンチ側壁
１４５、１５５、１６５ トレンチ底部
２１２ 犠牲平坦化構造を形成するステップ
３００ 保護層
３０１ 横方向構造
３０９ 犠牲平坦化構造
１０５９ ドーピング領域
２２００ 第２の導電型の電気的に浮遊するバリア領域を設けるステップ
Ｗ 幅
Ｘ 第１の横方向
Ｙ 第２の横方向
Ｚ 垂直方向

Claims (25)

  1. 電力半導体デバイス（１）を処理する方法（２）であって、
    − 第１の導電型のドリフト領域（１００）を備えた半導体本体（１０）を設けることと、
    − 複数のトレンチ（１４、１５、１６）を生成すること（２０）であって、前記トレンチ（１４、１５、１６）は、垂直方向（Ｚ）に沿って前記半導体本体（１０）内に延在し、且つ第１の横方向（Ｘ）に沿って互いに隣接して配置される、複数のトレンチ（１４、１５、１６）を生成すること（２０）と、
    − 前記半導体本体（１０）にマスク配置（３０）を設けること（２２）であって、前記マスク配置（３０）は、横方向構造（３０１）であって、それに従って前記トレンチ（１４、１５、１６）の一部が露出され、及び前記トレンチ（１４、１５、１６）の少なくとも１つが前記第１の横方向に沿って前記マスク機構（３０）によって覆われる、横方向構造（３０１）を有する、マスク配置（３０）を設けること（２２）と、
    − 前記半導体本体（１０）及び前記マスク配置（３０）をドーパント材料供給ステップに供すること（２４）であって、それにより、前記露出されたトレンチ（１４、１５、１６）の底部の下方で、前記第１の導電型と相補的な第２の導電型の複数のドーピング領域（１０５９）を生成する、ドーパント材料供給ステップに供すること（２４）と、
    − 前記マスク配置（３０）を除去すること（２６）と、
    − 前記半導体本体（１０）を温度アニーリングステップに供すること（２８）であって、それにより、前記複数のドーピング領域（１０５９）を、オーバーラップし、且つ前記露出されたトレンチ（１４、１５、１６）の前記底部に隣接する前記第２の導電型のバリア領域（１０５）を形成するように前記第１の横方向（Ｘ）と平行に延在させる、温度アニーリングステップに供すること（２８）と
    を含む方法（２）。
  2. 前記温度アニーリングステップ（２８）は、少なくとも、前記バリア領域（１０５）が、前記ドーパント材料供給ステップ（２４）中に前記マスク配置（３０）によって覆われたトレンチの底部及び／又は側壁に達するまで前記バリア領域（１０５）が横方向に延在するように実行される、請求項１に記載の方法（２）。
  3. 前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が前記トレンチ底部を越えて横方向に延在するように実行される、請求項２に記載の方法（２）。
  4. 前記ドーパント材料供給ステップ（２４）は、注入処理ステップを含む、請求項１〜３の何れか一項に記載の方法（２）。
  5. 前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が１ｅ１４ｃｍ−３〜４ｅ１７ｃｍ−３の範囲内の電気活性化ドーパント濃度を示すように実行され、前記電気活性化ドーパント濃度は、少なくとも０．１μｍの前記垂直方向（Ｚ）に沿った延在範囲内に存在する、請求項１〜４の何れか一項に記載の方法（２）。
  6. 前記バリア領域（１０５）は、前記ドリフト領域（１００）により、前記垂直方向（Ｚ）に且つ前記垂直方向（Ｚ）に対して空間的に制限される、請求項１〜５の何れか一項に記載の方法（２）。
  7. 前記トレンチ（１４、１５、１６）を生成することは、前記第１の横方向（Ｘ）に沿った各トレンチ幅が、前記垂直方向（Ｚ）に沿った前記各トレンチの全延在範囲の少なくとも最初の８０％に関して、前記各トレンチのトレンチ開口に存在するトレンチ幅の少なくとも９５％の範囲内にとどまるように実行される、請求項１〜６の何れか一項に記載の方法（２）。
  8. 前記生成されたトレンチ（１４、１５、１６）のそれぞれは、前記垂直方向（Ｚ）と基本的に平行なトレンチ側壁を示し、前記注入（２４）は、前記垂直方向（Ｚ）に沿って実行される、請求項１〜７の何れか一項に記載の方法（２）。
  9. 少なくともトレンチ側壁において保護層（３００）を設けることをさらに含み、前記ドーパント材料供給ステップ（２４）は、前記露出されたトレンチの前記側壁に前記保護層（３００）が存在する間に実行される、請求項１〜８の何れか一項に記載の方法（２）。
  10. 前記保護層（３００）は、全てのトレンチ（１４、１５、１６）に形成され、前記マスク配置（３０）を設けることの前又は後に、エッチバック処理ステップは、前記トレンチ側壁（１４４、１５４、１６４）の前記保護層（３００）を保持しながら、前記トレンチ（１４、１５、１６）間の表面セクション（１０−１）及びトレンチ底部（１４５、１５５、１６５）における前記保護層（３００）を少なくとも部分的に除去するように実行される、請求項９に記載の方法（２）。
  11. 前記マスク配置（３０）を設けること（２２）は、リソグラフィ処理ステップを実行することを含む、請求項１〜１０の何れか一項に記載の方法（２）。
  12. 前記マスク配置（３０）を設けること（２２）は、ステンシルマスクを用いることを含む、請求項１〜１１の何れか一項に記載の方法（２）。
  13. 前記トレンチ（１４、１５、１６）内及びその上に犠牲平坦化構造（３０９）を形成すること（２１２）をさらに含み、前記マスク配置（３０）は、前記犠牲平坦化構造（３０９）の上に設けられる、請求項１〜１２の何れか一項に記載の方法（２）。
  14. 前記トレンチ（１４、１５、１６）は、第１のピッチを有する第１のレイアウトに従って形成され、前記マスク配置（３０）の前記横方向構造（３０１）は、第２のレイアウトに従って構成され、前記第２のレイアウトは、前記第１のピッチの少なくとも２倍の大きさの第２のピッチ又は形状サイズを有する、請求項１〜１３の何れか一項に記載の方法（２）。
  15. 前記半導体本体（１０）は、前記ドリフト領域（１００）を備えた活性セル領域（１−２）であって、前記トレンチ（１４、１５、１６）は、少なくとも前記活性セル領域（１−２）内に形成される、活性セル領域（１−２）と、前記垂直方向（Ｚ）に沿って少なくとも前記バリア領域（１０５）と同じ深さに延在する前記第２の導電型のウェル領域（１０９）を含むエッジ終端領域（１−３）と、前記活性セル領域（１−２）と前記エッジ終端領域（１−３）との間に配置される遷移領域（１−５）であって、横方向（Ｘ、Ｙ）に沿って前記活性セル領域（１−２）から前記エッジ終端領域（１−３）に向かって少なくとも１μｍの幅（Ｗ）を有する遷移領域（１−５）とを含み、
    − 前記遷移領域内に形成される前記トレンチ又はそのセクションは、前記マスク配置（３０）によって覆われる、請求項１〜１４の何れか一項に記載の方法（２）。
  16. − 前記トレンチ（１４、１５、１６）を、
    −制御電極（１４１）を有する少なくとも１つの制御トレンチ（１４）と、
    − ダミー電極（１５１）を有する少なくとも１つのダミートレンチ（１５）と
    において形成するステップと、
    − 前記半導体本体（１０）において且つ前記トレンチ（１４、１５、１６）間において、
    − 前記少なくとも１つの制御トレンチ（１４）に隣接して配置される少なくとも１つの活性メサ（１８）であって、前記制御電極（１４１）は、制御信号を受信し、且つ前記活性メサ（１８）における負荷電流を制御するように構成される、少なくとも１つの活性メサ（１８）と、
    − 前記少なくとも１つのダミートレンチ（１５）に隣接して配置される少なくとも１つの不活性メサ（１９）と
    を形成することと
    をさらに含み、前記バリア領域（１０５）は、前記少なくとも１つの不活性メサ（１９）と横方向にオーバーラップするように生成される、請求項１〜１５の何れか一項に記載の方法（２）。
  17. 前記少なくとも１つの制御トレンチ（１４）及びそれに隣接するトレンチ（１６）は、前記第１の横方向に沿って前記マスク配置（３０）によって覆われ、前記バリア領域（１０５）は、少なくとも、前記ドーパント材料供給ステップ（２４）中に前記マスク配置（３０）によって覆われた前記隣接するトレンチ（１６）の底部（１６５）及び／又は側壁（１６４）に達するまで横方向に延在する、請求項１６に記載の方法（２）。
  18. 前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が前記トレンチ底部（１６５）を越えて前記少なくとも１つの活性メサ（１８）内に横方向に延在するように実行される、請求項１７に記載の方法（２）。
  19. 前記バリア領域（１０５）は、前記ドリフト領域（１００）によって前記制御トレンチ（１４）から分離される、請求項１８に記載の方法（２）。
  20. 前記隣接するトレンチ（１６）は、前記制御トレンチ（１４）と比較して前記垂直方向（Ｚ）に沿ってより大きい全延在範囲を有して形成され、前記温度アニーリングステップ（２８）中の前記バリア領域（１０５）の横方向延在範囲は、前記隣接するトレンチ（１６）によって阻止される、請求項１７に記載の方法（２）。
  21. 電力半導体デバイス（１）を処理する方法（２）であって、前記電力半導体デバイス（１）は、第１の負荷端子（１１）及び第２の負荷端子（１２）を含み、前記電力半導体デバイス（１）は、前記端子（１１、１２）間で垂直方向（Ｚ）に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域（１００）を備えた活性セル領域（１−２）と、第２の導電型のウェル領域（１０９）を有するエッジ終端領域（１−３）と、前記活性セル領域（１−２）内に配置される複数のＩＧＢＴセル（１−１）とをさらに含み、前記ＩＧＢＴセル（１−１）のそれぞれは、前記垂直方向（Ｚ）に沿って前記ドリフト領域（１００）内に延在し、且つ複数のメサを横方向に制限する複数のトレンチを含み、前記複数のトレンチは、制御電極（１４１）を有する少なくとも１つの制御トレンチ（１４）と、前記制御電極（１４１）に電気的に結合されたダミー電極（１５１）を有する少なくとも１つのダミートレンチ（１５）と、前記第１の負荷端子（１１）に電気的に接続されたソース電極（１６１）を有する少なくとも１つのソーストレンチ（１６）とを含み、前記複数のメサは、前記少なくとも１つの制御トレンチ（１４）と前記少なくとも１つのソーストレンチ（１６）との間に配置された少なくとも１つの活性メサ（１８）と、前記少なくとも１つのダミートレンチ（１５）に隣接して配置された少なくとも１つの不活性メサ（１９）とを含み、前記方法（２）は、
    − 前記第２の導電型の電気的に浮遊するバリア領域（１０５）を設けること（２２００）であって、少なくとも前記ダミートレンチ（１５）の底部（１５５）及び前記ソーストレンチ（１６）の底部（１６５）の両方は、少なくとも部分的に前記電気的に浮遊するバリア領域（１０５）内に延在し、前記電気的に浮遊するバリア領域（１０５）と前記ウェル領域（１０９）との間で横方向（Ｘ、Ｙ）に位置する前記ドリフト領域（１００）の一部は、前記横方向に少なくとも１μｍの横方向延在範囲を有する、バリア領域（１０５）を設けること（２２００）
    を含む、方法（２）。
  22. 第１の負荷端子（１１）及び第２の負荷端子（１２）を含む電力半導体デバイス（１）であって、前記端子（１１、１２）間で垂直方向（Ｚ）に沿って負荷電流を伝導するように構成され、且つ
    − 第１の導電型のドリフト領域（１００）と、
    − 複数のＩＧＢＴセル（１−１）であって、前記ＩＧＢＴセル（１−１）のそれぞれは、前記垂直方向（Ｚ）に沿って前記ドリフト領域（１００）内に延在し、且つ少なくとも１つの活性メサ（１８）を横方向に制限する複数のトレンチ（１４、１５、１６）を含み、前記少なくとも１つの活性メサ（１８）は、前記ドリフト領域（１００）の上側セクション（１００−１）を含む、複数のＩＧＢＴセル（１−１）と、
    − 前記ドリフト領域（１００）により、前記垂直方向（Ｚ）に且つ前記垂直方向（Ｚ）に対して空間的に制限される第２の導電型の電気的に浮遊するバリア領域（１０５）と
    を含み、
    − 全ての活性メサ（１８）の総量は、第１の構成分及び第２の構成分に分割され、前記第１の構成分は、前記バリア領域（１０５）と横方向にオーバーラップせず、及び前記第２の構成分は、前記バリア領域（１０５）と横方向にオーバーラップし、
    − 前記第１の構成分は、少なくとも、前記電力半導体デバイス（１）が設計される公称負荷電流の０％〜１００％の範囲内の前記負荷電流を伝送するように構成され、及び
    − 前記第２の構成分は、前記負荷電流が前記公称負荷電流の少なくとも０．５％を超える場合に前記負荷電流を伝送するように構成される、電力半導体デバイス（１）。
  23. 前記第２の構成分は、前記負荷電流が前記公称負荷電流の少なくとも０．５％を超える場合にのみ、前記負荷電流を伝送するように構成される、請求項２２に記載の電力半導体デバイス（１）。
  24. それぞれの活性メサ（１８）は、前記各活性メサ（１８）内で反転チャネルを誘起するように構成され、全ての活性メサ（１８）は、同じ反転チャネル閾値電圧で構成される、請求項２２又は２３に記載の電力半導体デバイス（１）。
  25. 前記負荷電流が前記公称負荷電流の５０％を超える場合、前記活性メサ（１８）の前記第１の構成分量によって伝導される第１の負荷電流構成分と、前記活性メサ（１８）の前記第２の構成分量によって伝導される第２の負荷電流構成分との間の比率は、少なくとも前記第１の構成分量と前記第２の構成分量との間の比率の１０％以内である、請求項２２〜２４の何れか一項に記載の電力半導体デバイス（１）。
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