CN106449753A - 一种低导通电阻沟槽功率mos器件结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种低导通电阻沟槽功率MOS器件结构及其制备方法，通过于沟槽侧壁形成氮化硅层作为保护并进行第二次沟槽刻蚀的方法以及设置沟槽底部氧化层的厚度大于沟槽上部侧壁氧化层的厚度，可明显改善沟槽底部以及外延层处的电场分布（使外延层电场分布平缓），使击穿电压提高；该结构采用电荷平衡原理，在得到相同耐压的基础上可以降低原材料电阻来达到降低导通电阻的目的；同时该结构并没有增加沟槽的宽度以及增加元胞间距，从而在有效面积上不影响导通电阻的升高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种低导通电阻沟槽功率MOS器件结构及其制备方法。
背景技术
随着半导体技术的不断发展，功率MOS 晶体管器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。
目前，功率MOS管广泛的采用沟槽型结构，沟槽的侧壁和底部的氧化层厚度基本一致，在沟槽底部电场分布很陡峭，造成接触电压下降。一个理想的功率半导体器件应该具有好的静态和动态特征，其中功率损耗是衡量动态特征的一个重要标志。功耗又由导通损耗所决定，导通损耗主要受制于导通电阻大小的影响（FOM=Ron *Qgd)，其中导通电阻越大，功耗越大，导通电阻越小，功耗越小。因此降低导通电阻已经成为功率MOS管发展的一种必然趋势，在现有的工艺技术中，主要是通过提高元胞密度，减小元胞间距或减少工艺窗口的方式降低导通电阻，然而这些都会使得工艺制造难度增加，这是本领域技术人员所不愿意见到的。
发明内容
针对上述存在的问题，本发明公开了一种低导通电阻沟槽功率MOS器件结构，包括：
第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；
第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；
第二导电类型掺杂层，设置于所述元胞区的第一导电类型轻掺杂外延层之上；
若干元胞区沟槽，贯穿所述第二导电类型掺杂层设置于所述元胞区的第一导电类型轻掺杂外延层中，所述元胞区沟槽包括第一沟槽区域和位于所述第一沟槽区域之上的第二沟槽区域，且覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度大于覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度；
若干终端区沟槽，设置于所述终端区的所述第一导电类型轻掺杂外延层中，且覆盖所述终端区沟槽底部及其侧壁的栅极介质层的厚度与覆盖所述第一沟槽区域底部的栅极介质层的厚度相同。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
上述的低导通电阻沟槽功率MOS器件结构，其中，相邻所述元胞区沟槽之间的第二导电类型掺杂层中均形成有第二导电类型体区接触区。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述MOS器件结构还包括：
多晶硅层，设置于所述元胞区沟槽和所述终端区沟槽中，且所述多晶硅层的上表面低于所述第二导电类型掺杂层的上表面；
接触孔，贯穿位于所述第一导电类型轻掺杂外延层之上的所述栅极介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述多晶硅层的上表面与所述第二导电类型掺杂层的上表面的高度差为10～50埃。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述接触孔和所述元胞区沟槽之间还设置有源区，且所述源区位于所述第二导电类型体区接触区之上。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述第一导电类型为N型，所述第二导电类型为P型。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述栅极介质层为氧化层。
上述的低导通电阻沟槽功率MOS器件结构，其中，所述第一沟槽区域的深度为0.5～0.8μm。
上述的低导通电阻沟槽功率MOS器件结构，其中，覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度为1000～2000埃。
上述的低导通电阻沟槽功率MOS器件结构，其中，覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度为100～300埃。
本发明还公开了一种低导通电阻沟槽功率MOS器件结构的制备方法，包括如下步骤：
提供一具有元胞区和终端区的半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；
进行第一次沟槽刻蚀工艺，以于所述元胞区的第一导电类型轻掺杂外延层中形成若干第一沟槽，同时于所述终端区的第一导电类型轻掺杂外延层中形成若干第二沟槽；
于所述第一沟槽和第二沟槽的侧壁形成阻挡层，所述阻挡层包括覆盖所述第一沟槽和第二沟槽侧壁的第一氧化层和覆盖所述第一氧化层表面的氮化硅层；
以所述阻挡层为掩膜对所述第一沟槽和第二沟槽进行第二次沟槽刻蚀工艺，以形成第一沟槽延长区和第二沟槽延长区，所述第一沟槽和所述第一沟槽延长区形成元胞区沟槽，所述第二沟槽和所述第二沟槽延长区形成终端区沟槽；
移除位于所述终端区沟槽内的所述阻挡层后，形成第二氧化层以将所述第一沟槽延长区、所述终端区沟槽的内壁予以覆盖，且所述第二氧化层的厚度大于所述第一氧化层的厚度；
移除位于所述元胞区的所述氮化硅层后，继续后续的功率MOS器件的制备工艺。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一次沟槽刻蚀工艺包括：
于所述第一导电类型轻掺杂外延层之上形成具有沟槽图形的硬掩膜；
以所述硬掩膜为掩膜刻蚀所述第一导电类型轻掺杂外延层形成所述第一沟槽和所述第二沟槽。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述硬掩膜为氧化物、氮化物以及氧化物形成的叠层结构。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述继续后续的功率MOS器件的制备工艺的步骤包括：
于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面；
对相邻所述元胞区沟槽之间的区域进行第二导电类型的离子注入以于所述第一导电类型轻掺杂外延层的上部形成第二导电类型掺杂区；
于所述第二导电类型掺杂区中形成源区离子注入区和第二导电类型体区接触区；
刻蚀所述源区离子注入区至所述第二导电类型体区接触区中停止以形成接触孔；
于所述接触孔中沉积金属以形成所述功率MOS器件。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一导电类型为N型，第二导电类型为P型。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面的步骤包括：
沉积多晶硅层以充满所述终端区沟槽和所述元胞区沟槽；
回刻所述多晶硅层，使得所述多晶硅层的上表面与所述第一导电类型轻掺杂外延层的上表面之间的高度差为10～50埃。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一沟槽延长区和第二沟槽延长区的深度为0.5～0.8μm。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第一氧化层的厚度为100～300埃。
上述的低导通电阻沟槽功率MOS器件结构的制备方法，其中，所述第二氧化层的厚度为1000～2000埃。
上述发明具有如下优点或者有益效果：
本发明公开了一种低导通电阻沟槽功率MOS器件结构及其制备方法，通过于沟槽侧壁形成氮化硅层作为保护并进行第二次沟槽刻蚀的方法以及设置沟槽底部氧化层的厚度大于沟槽上部侧壁氧化层的厚度，可明显改善沟槽底部以及外延层处的电场分布（使外延层电场分布平缓），使击穿电压提高；该结构采用电荷平衡原理，在得到相同耐压的基础上可以降低原材料电阻来达到降低导通电阻的目的；同时该结构并没有增加沟槽的宽度以及增加元胞间距，从而在有效面积上不影响导通电阻的升高。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例中低导通电阻沟槽功率MOS器件结构的示意图；
图2是本发明实施例中制备低导通电阻沟槽功率MOS器件结构的方法流程图；
图3～20是本发明实施例中制备低导通电阻沟槽功率MOS器件结构的方法流程结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
如图1所示，本实施例涉及一种低导通电阻沟槽功率MOS器件结构，包括上方分为元胞区和终端区的第一导电类型重掺杂衬底100、设置于第一导电类型重掺杂衬底100之上的第一导电类型轻掺杂外延层101、设置于元胞区的第一导电类型轻掺杂外延层101之上的第二导电类型掺杂层102、贯穿第二导电类型掺杂层102设置于元胞区的第一导电类型轻掺杂外延层101中的若干元胞区沟槽103、设置于终端区的第一导电类型轻掺杂外延层101中的若干终端区沟槽104、覆盖若干元胞区沟槽103和若干终端区沟槽104底部及其侧壁的栅极介质层106（栅极介质层106覆盖若干元胞区沟槽103的底部及其侧壁，并覆盖若干终端区沟槽104底部及其侧壁）、设置于相邻元胞区沟槽103之间的第二导电类型掺杂层102中的第二导电类型体区接触区105、设置于元胞区沟槽103和终端区沟槽104中的多晶硅层107、贯穿位于第一导电类型轻掺杂外延层101之上的栅极介质层106设置于第二导电类型体区接触区105中的接触孔108、设置于接触孔108和元胞区沟槽103之间，并位于第二导电类型体区接触区105之上的有源区110以及设置于接触孔108中的金属109等；优选的，上述第一导电类型重掺杂衬底100包括第一浓度的重掺杂衬底1031和位于该第一浓度的重掺杂衬底1031之上的第二浓度的重掺杂衬底1032，且第一浓度大于第二浓度。
在本发明的一个优选的实施例中，上述元胞区沟槽103包括第一沟槽区域1031和位于第一沟槽区域1031之上的第二沟槽区域1032，且覆盖第一沟槽区域1031底部及其侧壁上的栅极介质层106的厚度大于覆盖第二沟槽区域1032侧壁上的栅极介质层106的厚度。
在本发明的一个优选的实施例中，覆盖终端区沟槽104底部及其侧壁的栅极介质层106的厚度与覆盖第一沟槽区域1031底部的栅极介质层106的厚度相同。
在本发明一个优选的实施例中，上述终端区沟槽104的深度大于上述元胞区沟槽103的深度。
在本发明一个优选的实施例中，上述多晶硅层107的上表面低于第二导电类型掺杂层102的上表面。
在此基础上，进一步的，上述多晶硅层107的上表面与第二导电类型掺杂层102的上表面的高度差为10～50埃（例如10埃、20埃、25埃或50埃等）。
在本发明一个优选的实施例中，第一导电类型为N型，第二导电类型为P型或第一导电类型为P型，第二导电类型为N型，这并不影响本发明的目的。
在本发明一个优选的实施例中，上述栅极介质层106为氧化层。
在本发明一个优选的实施例中，上述第一沟槽区域1031的深度为0.5～0.8μm（例如0.5μm、0.6μm、0.65μm或者0.8μm等）。
在本发明一个优选的实施例中，上述覆盖第一沟槽区域1031底部及其侧壁上的栅极介质层106的厚度为1000～2000埃（例如1000埃、1500埃、1750埃或2000埃等）。
在本发明一个优选的实施例中，覆盖第二沟槽区域1032侧壁上的栅极介质层106的厚度为100～300埃（例如100埃、150埃、200埃或300埃等）。
实施例二：
如图2所示，本实施例涉及一种低导通电阻沟槽功率MOS器件结构的制备方法，下面以低导通电阻N型沟槽功率MOS器件结构的制备方法为例来对本发明的方法作具体的描述；具体的，该方法包括如下步骤：
步骤S1，提供一具有元胞区和终端区的半导体结构，该半导体结构包括N型重掺杂衬底200和位于N型重掺杂衬底200之上的N型轻掺杂外延层201（N-硅层）；优选的，该N型重掺杂衬底200包括第一浓度的N型重掺杂衬底200（N++硅层）和位于该第一浓度的N型重掺杂衬底2001之上的第二浓度的N型重掺杂衬底2002（N+硅层），且第一浓度大于第二浓度，如图3所示的结构。
具体的，该半导体结构的形成方法包括：在作为漏极区域的N++硅片上方外延N+硅层和N-硅层，且其中N型掺杂离子可以为硼（P）、砷（As）的一种或组合。
步骤S2，进行第一次沟槽刻蚀工艺，以于元胞区的N型轻掺杂外延层201中形成若干第一沟槽203，同时于终端区的N型轻掺杂外延层201中形成若干第二沟槽204，且第二沟槽204的CD以及深度均大于第二沟槽204，如图4和图5所示的结构。
具体的，该第一次沟槽刻蚀工艺包括：
步骤S21，于上述半导体结构（也可以说是（N型轻掺杂外延层201）之上依次沉积氧化物层2021（OX）、氮化物层2022（SIN）和氧化物层（OX）2023，以形成硬掩膜202，即该硬掩膜202为由氧化物、氮化物和氧化物形成的叠层结构。
步骤S22，对硬掩膜202进行光刻和刻蚀，以形成具有沟槽图形的硬掩膜202，如图4所示的结构。
步骤S23，以上述硬掩膜202为掩膜刻蚀N型轻掺杂外延层201，以形成位于元胞区的N型轻掺杂外延层201中的若干第一沟槽203和位于终端区的N型轻掺杂外延层201中的若干第二沟槽204，如图5所示的结构。
步骤S3，于上述第一沟槽203和第二沟槽204的侧壁形成阻挡层，以保护第一沟槽203和第二沟槽204的侧壁，阻挡层包括覆盖第一沟槽203和第二沟槽204侧壁的第一氧化层205和覆盖第一氧化层205表面的氮化硅层206，优选的，第一氧化层205的厚度为100～300埃（例如100埃、200埃、250埃或300埃等）；如图6和图7所示的结构。
具体的，上述步骤S3具体包括：
步骤S31，依次沉积氧化物和氮化硅以上述N型轻掺杂外延层201的上表面以及第一沟槽203和第二沟槽204的底部及其侧壁均予以覆盖，如图6所示的结构。
步骤S32，采用干法刻蚀工艺移除覆盖第一沟槽203和第二沟槽204底部的氮化硅和氧化物，以形成仅覆盖第一沟槽203和第二沟槽204的侧壁的阻挡层，且该阻挡层包括覆盖第一沟槽203和第二沟槽204侧壁的第一氧化层205（牺牲氧化层）和覆盖第一氧化层表面的氮化硅层206，如图7所示的结构。
步骤S4，对上述阻挡层（步骤S3刻蚀之后所剩的氮化硅层和第一氧化层）为掩膜对第一沟槽203和第二沟槽204进行第二次沟槽刻蚀工艺，以形成第一沟槽延长区203′和第二沟槽延长区204′，第一沟槽203和第一沟槽延长区203′一起形成元胞区沟槽，第二沟槽204和第二沟槽延长区204′一起形成终端区沟槽；优选的，上述第一沟槽延长区203′和第二沟槽延长区204′的深度为0.5～0.8μm（0.5μm、0.65μm、0.75μm或0.8μm等），如图8所示的结构。
步骤S5，移除位于终端区沟槽内的阻挡层后，形成第二氧化层209以将第一沟槽延长区203′、终端区沟槽的内壁予以覆盖，且第二氧化层209的厚度大于第一氧化层205的厚度，如图9和图13所示的结构。
具体的，上述步骤S5包括：
步骤S51，于上述步骤S4所形成的半导体结构的上表面生长或沉积氧化物以形成大约2000埃厚度的氧化物层204（该氧化物层207的厚度与氮化硅的蚀刻率相关），如图9所示的结构。
步骤S52，于位于元胞区的半导体结构之上形成光刻胶，以该光刻胶为掩膜对上述半导体结构进行湿法刻蚀工艺，以移除光刻所开区域沟槽内的氧化物、氮化物（即移除位于终端区的氧化物、氮化物），并去除光刻胶，如图10所示的结构。
步骤S53，移除位于氮化硅层2022之上的氧化物层204，如图11所示的结构。
步骤S54，继续于终端区沟槽和第一沟槽延长区203′的内壁表面形成牺牲氧化层208，如图12所示的结构。
步骤S55，采用湿法去除的工艺去除S54步骤中形成的牺牲氧化层208，并于终端区沟槽和第一沟槽延长区203′的底部及其侧壁表面生长或沉积第二氧化层209，优选的，第二氧化层209的厚度为1000～2000埃（例如1000埃、1500埃、1700埃或2000埃等）；如图13所示的结构。
步骤S6，移除位于元胞区的氮化硅层206后，继续后续的功率MOS器件的制备工艺，如图14～20所示的结构。
具体的，上述步骤S6包括：
步骤S61，采用湿法刻蚀工艺，去除位于元胞区的氮化硅层206，如图14所示的结构。
步骤S63，在步骤S61所形成的半导体结构之上生长或沉积多晶硅层210，且该多晶硅层210充满元胞区沟槽及终端区沟槽，如图15所示的结构。
步骤S64，回刻蚀（Etch back）上述多晶硅层210，使剩余的多晶硅层210的上表面低于N型轻掺杂外延层201表面10~50埃（例如10埃、20埃、25埃或50埃等），如图16所示的结构。
步骤S65，对相邻元胞区沟槽之间的区域（体区掺杂注入（P-Body Imp））进行P型离子注入以于N型轻掺杂外延层201的上部形成P型离子掺杂区211，其中，注入的P型离子可以为B、 BF、BF2、In中的一种或组合，如图17所示的结构。
步骤S66，向P型离子掺杂区211中进行源区N+注入以于P型离子掺杂区211中形成源区离子注入区212，注入离子可以为P和As的一种或组合，如图18所示的结构。
步骤S67，向步骤S66形成的半导体结构之上沉积氧化物以形成氧化物层213，并对体区接触区域光刻、蚀刻、离子注入，在体区接触区域进行P++注入，高温退火，于P型离子掺杂区211中形成P型体区接触区214，之后依次刻蚀氧化物层213、源区离子注入区212至第二导电类型体区接触区214中停止以形成接触孔215，如图19所示的结构。
步骤S68，于接触孔215中沉积金属216，光刻、刻蚀形成金属电性接触，以形成功率MOS器件。
不难发现，本实施例为与上述低导通电阻沟槽功率MOS器件结构的实施例相对应的方法实施例，本实施例可与上述低导通电阻沟槽功率MOS器件结构的实施例互相配合实施。上述低导通电阻沟槽功率MOS器件结构的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述低导通电阻沟槽功率MOS器件结构的实施例中。
经具体的实验表明，采用本发明的方法制备的功率MOS器件结构可明显改善沟槽底部以及外延层处的电场分布，使击穿电压提高，其采用电荷平衡原理，外延层电场分布平缓。且由模拟数据可得出：本发明的结构可提高击穿电压30%。在此基础上可以降低原材料（EPI) 的电阻来降低导通电阻30%（31%的导通电阻来自于EPI电阻）。同时该结构并没有增加沟槽的宽度以及增加元胞间距，从而在有效面积上不影响导通电阻的升高。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (20)
1.一种低导通电阻沟槽功率MOS器件结构，其特征在于，包括：
第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；
第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；
第二导电类型掺杂层，设置于所述元胞区的第一导电类型轻掺杂外延层之上；
若干元胞区沟槽，贯穿所述第二导电类型掺杂层设置于所述元胞区的第一导电类型轻掺杂外延层中，所述元胞区沟槽包括第一沟槽区域和位于所述第一沟槽区域之上的第二沟槽区域，且覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度大于覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度；
若干终端区沟槽，设置于所述终端区的所述第一导电类型轻掺杂外延层中，且覆盖所述终端区沟槽底部及其侧壁的栅极介质层的厚度与覆盖所述第一沟槽区域底部的栅极介质层的厚度相同。
2.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
3.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，相邻所述元胞区沟槽之间的第二导电类型掺杂层中均形成有第二导电类型体区接触区。
4.如权利要求3所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述MOS器件结构还包括：
多晶硅层，设置于所述元胞区沟槽和所述终端区沟槽中，且所述多晶硅层的上表面低于所述第二导电类型掺杂层的上表面；
接触孔，贯穿位于所述第二导电类型掺杂层之上的所述栅极介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。
5.如权利要求4所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述多晶硅层的上表面与所述第二导电类型掺杂层的上表面的高度差为10～50埃。
6.如权利要求4所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述接触孔和所述元胞区沟槽之间还设置有源区，且所述源区位于所述第二导电类型体区接触区之上。
7.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
8.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述栅极介质层为氧化层。
9.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，所述第一沟槽区域的深度为0.5～0.8μm。
10.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，覆盖所述第一沟槽区域底部及其侧壁上的栅极介质层的厚度为1000～2000埃。
11.如权利要求1所述的低导通电阻沟槽功率MOS器件结构，其特征在于，覆盖所述第二沟槽区域侧壁上的栅极介质层的厚度为100～300埃。
12.一种低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，包括如下步骤：
提供一具有元胞区和终端区的半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；
进行第一次沟槽刻蚀工艺，以于所述元胞区的第一导电类型轻掺杂外延层中形成若干第一沟槽，同时于所述终端区的第一导电类型轻掺杂外延层中形成若干第二沟槽；
于所述第一沟槽和第二沟槽的侧壁形成阻挡层，所述阻挡层包括覆盖所述第一沟槽和第二沟槽侧壁的第一氧化层和覆盖所述第一氧化层表面的氮化硅层；
以所述阻挡层为掩膜对所述第一沟槽和第二沟槽进行第二次沟槽刻蚀工艺，以形成第一沟槽延长区和第二沟槽延长区，所述第一沟槽和所述第一沟槽延长区形成元胞区沟槽，所述第二沟槽和所述第二沟槽延长区形成终端区沟槽；
移除位于所述终端区沟槽内的所述阻挡层后，形成第二氧化层以将所述第一沟槽延长区、所述终端区沟槽的内壁予以覆盖，且所述第二氧化层的厚度大于所述第一氧化层的厚度；
移除位于所述元胞区的所述氮化硅层后，继续后续的功率MOS器件的制备工艺。
13.如权利要求12所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述第一次沟槽刻蚀工艺包括：
于所述第一导电类型轻掺杂外延层之上形成具有沟槽图形的硬掩膜；
以所述硬掩膜为掩膜刻蚀所述第一导电类型轻掺杂外延层形成所述第一沟槽和所述第二沟槽。
14.如权利要求13所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述硬掩膜为氧化物、氮化物以及氧化物形成的叠层结构。
15.如权利要求12所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述继续后续的功率MOS器件的制备工艺的步骤包括：
于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面；
对相邻所述元胞区沟槽之间的区域进行第二导电类型的离子注入以于所述第一导电类型轻掺杂外延层的上部形成第二导电类型掺杂区；
于所述第二导电类型掺杂区中形成源区离子注入区和第二导电类型体区接触区；
刻蚀所述源区离子注入区至所述第二导电类型体区接触区中停止以形成接触孔；
于所述接触孔中沉积金属以形成所述功率MOS器件。
16.如权利要求15所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述第一导电类型为N型，第二导电类型为P型。
17.如权利要求15所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，于所述终端区沟槽和所述元胞区沟槽中形成多晶硅层，且所述多晶硅层的上表面低于所述第一导电类型轻掺杂外延层的上表面的步骤包括：
沉积多晶硅层以充满所述终端区沟槽和所述元胞区沟槽；
回刻所述多晶硅层，使得所述多晶硅层的上表面与所述第一导电类型轻掺杂外延层的上表面之间的高度差为10～50埃。
18.如权利要求12所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述第一沟槽延长区和第二沟槽延长区的深度为0.5～0.8μm。
19.如权利要求12所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述第一氧化层的厚度为100～300埃。
20.如权利要求12所述的低导通电阻沟槽功率MOS器件结构的制备方法，其特征在于，所述第二氧化层的厚度为1000～2000埃。
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