CN112289684A - 功率器件的制作方法及器件 - Google Patents

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Abstract

本申请公开了一种功率器件的制作方法及器件，该方法包括：在外延层上形成硬掩模层，该外延层形成于衬底上；对外延层的目标区域进行刻蚀，在元胞区域的外延层中形成器件沟槽，在保护环区域的外延层中形成第一保护环沟槽和第二保护环沟槽，第一保护环沟槽的宽度大于其深度，第一保护环沟槽的宽度大于器件沟槽的宽度，第一保护环沟槽的宽度大于第二保护环沟槽的宽度；进行离子注入，离子注入的角度为20°至50°，在第一保护环沟槽的底部和侧面形成掺杂阱区。本申请通过将第一保护环沟槽的宽度设置为大于其深度，将离子注入的角度设置为20°至50°，从而能够在第一保护环沟槽的底部和侧面形成保护环的同时，对器件沟槽底部和侧面的掺杂影响较小，从而实现了在同一工序步骤中形成不同于元胞区域的掺杂分布的保护环。

Description

功率器件的制作方法及器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种功率器件的制作方法及器件。
背景技术
在半导体器件，尤其是功率器件的结构中，为了抑制少子运动或闩锁效应(latch-up)，通常在器件的元胞(cell)区域的外环设置保护环(guard ring)。
参考图1，其示出了相关技术中提供的一种器件的剖面示意图。如图1所示，衬底110包括元胞区域1101和保护环区域1102，衬底110上形成有外延层120，元胞区域1101的外延层120中形成有器件沟槽101，保护环区域1102的外延层120中形成有保护环沟槽102。
相关技术中，在形成器件沟槽101和保护环沟槽102之后，需要通过不同的掩模板和光刻工艺分别对元胞区域1101和保护环区域1102进行不同的掺杂，工艺较为复杂，从而导致制造成本较高。
发明内容
本申请提供了一种功率器件的制作方法及器件，可以解决相关技术中提供的功率器件的制作方法由于需要采用不同的工序分别对元胞区域和保护环区域进行不同的掺杂所导致的工艺复杂，制造成本较高的问题。
一方面，本申请实施例提供了一种功率器件的制作方法，包括：
在外延层上形成硬掩模层，所述外延层形成于衬底上，所述衬底所在的平面包括元胞区域和保护环区域，所述元胞区域用于形成所述功率器件，所述保护环区域用于形成所述功率器件的保护环；
对目标区域进行刻蚀，在所述元胞区域的外延层中形成器件沟槽，在所述保护环区域的外延层中形成第一保护环沟槽和第二保护环沟槽，所述第一保护环沟槽的宽度大于其深度，所述第一保护环沟槽的宽度大于所述器件沟槽的宽度，所述第一保护环沟槽的宽度大于所述第二保护环沟槽的宽度；
进行离子注入，所述离子注入的角度为20°至50°，在所述第一保护环沟槽的底部和侧面形成掺杂阱区。
可选的，所述保护环区域的外延层中形成有至少两个所述第一保护环沟槽。
可选的，所述硬掩模层包括氧化层，或，所述硬掩模层包括氧化层和氮化层。
可选的，所述第一保护环沟槽的宽度大于其深度的两倍。
可选的，在进行所述离子注入时，多次以所述衬底的中心法线为中心旋转所述衬底。
可选的，在进行所述离子注入时，至少四次以所述中心法线为中心旋转所述衬底。
另一方面，本申请实施例提供了一种器件，包括：
衬底，所述衬底所在的平面包括元胞区域和保护环区域，所述元胞区域用于形成功率器件，所述保护环区域用于形成所述功率器件的保护环；
外延层，所述外延层形成于所述衬底上；
其中，所述元胞区域的外延层中形成有器件沟槽，所述保护环区域的外延层中形成有第一保护环沟槽和第二保护环沟槽，所述第一保护环沟槽的宽度大于所述器件沟槽的宽度，所述第一保护环沟槽的宽度大于所述第二保护环沟槽的宽度；
所述第一保护环沟槽的底部和侧面形成掺杂阱区，所述掺杂阱区是在所述器件的制作过程中，在刻蚀形成所述器件沟槽、所述第一保护环沟槽和所述第二保护环沟槽后，进行注入的角度为20°至50°的离子注入后形成的。
可选的，所述保护环区域的外延层中形成有至少两个所述第一保护环沟槽。
可选的，所述第一保护环沟槽的宽度大于其深度的两倍。
本申请技术方案，至少包括如下优点：
通过将保护环对应的第一保护环沟槽的宽度设置为大于其深度，在功率器件的制作过程中，通过将离子注入的角度设置为20°至50°的角度，由于第一保护环沟槽的宽度大于其深度且离子注入的角度较大，同时由于硬掩模层的遮挡，从而能够在第一保护环沟槽的底部和侧面形成保护环的同时，对器件沟槽底部和侧面的掺杂影响较小，从而实现了在同一工序步骤中形成不同于元胞区域的掺杂分布的保护环，降低了器件的工艺复杂度和制造成本。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中提供的一种器件的剖面示意图；
图2是本申请一个示例性实施例提供的功率器件的制作方法的流程图；
图3是本申请一个示例性实施例提供的功率器件的制作过程中，在外延上形成硬掩模层的剖面示意图；
图4是本申请一个示例性实施例提供的功率器件的制作过程中，在外延层中形成器件沟槽、第一保护环沟槽和第二保护环沟槽的剖面示意图；
图5是本申请一个示例性实施例提供的功率器件的制作过程中，进行离子注入的剖面示意图；
图6是本申请一个示例性实施例提供的功率器件的制作过程中，进行离子注入，去除硬掩模层后的剖面示意图；
图7是本申请一个示例性实施例提供的功率器件的制作过程中，离子注入角度的示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2，其示出了本申请一个示例性实施例提供的功率器件的制作方法的流程图，该方法包括：
步骤201，在外延层上形成硬掩模层，外延层形成于衬底上，衬底所在的平面包括元胞区域和保护环区域，元胞区域用于形成功率器件，保护环区域用于形成功率器件的保护环。
参考图3，其示出了在外延层上形成硬掩模层的剖面示意图。如图3所示，衬底(或称为晶圆)310所在的平面从俯视角度观察其包括元胞区域3101和保护环区域3102，元胞区域用3101于形成功率器件，保护环区域3102用于形成功率器件的保护环。示例性的，元胞区域3101位于衬底310俯视的中心区域，保护环区域3102位于衬底310俯视的边缘区域。可通过外延生长工艺在衬底310上生长得到外延层320，外延层320的掺杂类型可以是P型，也可以是N型，本申请中对此不限定；可通过化学气相沉积(chemical vapor deposition，CVD)工艺在外延层320上沉积氧化层(例如二氧化硅SiO2层)或氧化层/氮化层(例如氮化硅SiN层)形成硬掩模层330。
步骤202，对目标区域进行刻蚀，在元胞区域的外延层中形成器件沟槽，在保护环区域的外延层中形成第一保护环沟槽和第二保护环沟槽，第一保护环沟槽的宽度大于其深度，第一保护环沟槽的宽度大于器件沟槽的宽度，第一保护环沟槽的宽度大于第二保护环沟槽的宽度。
参考图4，其示出了刻蚀形成器件沟槽、第一保护环沟槽和第二保护环沟槽的剖面示意图。示例性的，如图4所示，步骤202包括但不限于：通过光刻工艺在外延层320上除目标区域以外的其它区域覆盖光阻，该目标区域是器件沟槽、第一保护环沟槽和第二保护环沟槽对应的区域；进行刻蚀，刻蚀至目标深度，在元胞区域3101的外延层320中形成器件沟槽301，在保护环区域3102的外延层320中形成第一保护环沟槽3021和第二保护环沟槽3022；去除光阻。其中，第一保护环沟槽3021的宽度W2大于其深度h2，第一保护环沟槽3021的宽度W2大于器件沟槽301的宽度W1，第一保护环沟槽3021的宽度W2大于第二保护环沟槽3022的宽度W3。
可选的，保护环区域3102的外延层320中形成有至少两个第一保护环沟槽3021(图4中以一个第一保护环沟槽3021进行示例性说明)；可选的，第一保护环沟槽3021的宽度W2大于其深度h2的两倍。
步骤203，进行离子注入，离子注入的角度为20°至50°，在第一保护环沟槽的底部和侧面形成掺杂阱区。
可选的，在步骤203之后，还包括：对硬掩模层330进行去除。
参考图5，其示出了对外延层进行离子注入的剖面示意图；参考图6，其示出了进行离子注入，去除硬掩模层后的剖面示意图。如图5和图6所示，在离子注入的过程中，离子束(如图5中箭头所示)与外延层320具有一定的角度，由于第一保护环沟槽3021的深度大于器件沟槽301的深度，同时，由于硬掩模层330的遮挡作用，因此在具有一定角度(该角度为20°至50°)的离子注入时，由于阴影效应，离子掺杂的影响对器件沟槽301和第二保护环沟槽3022的底部和侧面影响较小，而第一保护环沟槽3021的底部和侧面则形成掺杂阱区3201，该掺杂阱区3201构成了功率器件的保护环。
可选的，步骤203中，在进行离子注入时，多次以衬底310的中心法线为中心旋转衬底310；可选的，在进行离子注入时，至少四次以中心法线为中心旋转衬底310，每次旋转的角度可以是45度至120度(例如，其可以是90度)。通过多次旋转衬底310(尤其是旋转四次以上)，可使第一保护环沟槽3021的底部和侧面能够更全面的接收离子束的掺杂，形成更为完整和均匀的保护环。
参考图7，其示出了离子注入角度的示意图。如图7所示，离子注入的角度为离子束(图7中的箭头)和外延层320所在平面3200的法线3201之间的夹角α，该夹角α保持在20°至50°的范围内。
综上所述，本申请实施例中，通过将保护环对应的第一保护环沟槽的宽度设置为大于其深度，在功率器件的制作过程中，通过将离子注入的角度设置为20°至50°的角度，由于第一保护环沟槽的宽度大于其深度且离子注入的角度较大，同时由于硬掩模层的遮挡，从而能够在第一保护环沟槽的底部和侧面形成保护环的同时，对器件沟槽底部和侧面的掺杂影响较小，从而实现了在同一工序步骤中形成不同于元胞区域的掺杂分布的保护环，降低了器件的工艺复杂度和制造成本。
参考图6，其示出了本申请一个示例性实施例提供的器件的剖面示意图，该器件可通过上述方法进行制作，该器件包括：
衬底310，其所在的平面包括元胞区域3101和保护环区域3102，元胞区域3101用于形成功率器件，保护环区域3102用于形成该功率器件的保护环。
外延层320，其形成于衬底310上。
其中，元胞区域3101的外延层中形成有器件沟槽301，保护环区域3102的外延层320中形成有第一保护环沟槽3021和第二保护环沟槽3022，第一保护环沟槽3021的宽度W2大于其深度h2，第一保护环沟槽3021的宽度W2大于器件沟槽301的宽度W1，第一保护环沟槽3021的宽度W2大于第二保护环沟槽3022的宽度W3。
第一保护环沟槽301的底部和侧面形成掺杂阱区3201，该掺杂阱区3201构成功率器件的保护环，掺杂阱区3201是在该器件的制作过程中，在刻蚀形成器件沟槽301、第一保护环沟槽3021和第二保护环沟槽3022后，进行注入的角度为20°至50°的离子注入后形成的。
可选的，保护环区域3102的外延层320中形成有至少两个第一保护环沟槽3021(图6中以一个第一保护环沟槽3021进行示例性说明)；可选的，第一保护环沟槽3021的宽度W2大于其深度h2的两倍。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (9)

1.一种功率器件的制作方法，其特征在于，包括：
在外延层上形成硬掩模层，所述外延层形成于衬底上，所述衬底所在的平面包括元胞区域和保护环区域，所述元胞区域用于形成所述功率器件，所述保护环区域用于形成所述功率器件的保护环；
对目标区域进行刻蚀，在所述元胞区域的外延层中形成器件沟槽，在所述保护环区域的外延层中形成第一保护环沟槽和第二保护环沟槽，所述第一保护环沟槽的宽度大于其深度，所述第一保护环沟槽的宽度大于所述器件沟槽的宽度，所述第一保护环沟槽的宽度大于所述第二保护环沟槽的宽度；
进行离子注入，所述离子注入的角度为20°至50°，在所述第一保护环沟槽的底部和侧面形成掺杂阱区。
2.根据权利要求1所述的方法，其特征在于，所述保护环区域的外延层中形成有至少两个所述第一保护环沟槽。
3.根据权利要求2所述的方法，其特征在于，所述硬掩模层包括氧化层，或，所述硬掩模层包括氧化层和氮化层。
4.根据权利要求3所述的方法，其特征在于，所述第一保护环沟槽的宽度大于其深度的两倍。
5.根据权利要求1至4任一所述的方法，其特征在于，在进行所述离子注入时，多次以所述衬底的中心法线为中心旋转所述衬底。
6.根据权利要求5所述的方法，其特征在于，在进行所述离子注入时，至少四次以所述中心法线为中心旋转所述衬底。
7.一种器件，其特征在于，包括：
衬底，所述衬底所在的平面包括元胞区域和保护环区域，所述元胞区域用于形成功率器件，所述保护环区域用于形成所述功率器件的保护环；
外延层，所述外延层形成于所述衬底上；
其中，所述元胞区域的外延层中形成有器件沟槽，所述保护环区域的外延层中形成有第一保护环沟槽和第二保护环沟槽，所述第一保护环沟槽的宽度大于所述器件沟槽的宽度，所述第一保护环沟槽的宽度大于所述第二保护环沟槽的宽度；
所述第一保护环沟槽的底部和侧面形成掺杂阱区，所述掺杂阱区是在所述器件的制作过程中，在刻蚀形成所述器件沟槽、所述第一保护环沟槽和所述第二保护环沟槽后，进行注入的角度为20°至50°的离子注入后形成的。
8.根据权利要求7所述的器件，其特征在于，所述保护环区域的外延层中形成有至少两个所述第一保护环沟槽。
9.根据权利要求8所述的器件，其特征在于，所述第一保护环沟槽的宽度大于其深度的两倍。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
WO2005065179A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device
CN101421836A (zh) * 2004-12-27 2009-04-29 三维半导体公司 用于高电压超结终端的工艺
US20090267140A1 (en) * 2008-04-29 2009-10-29 Fu-Yuan Hsieh Mosfet structure with guard ring
CN101853854A (zh) * 2010-03-12 2010-10-06 无锡新洁能功率半导体有限公司 一种改进型终端结构的沟槽功率mos器件及其制造方法
CN103972147A (zh) * 2014-05-08 2014-08-06 上海华力微电子有限公司 一种窄沟槽制作方法
US20140217496A1 (en) * 2013-02-05 2014-08-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN104103518A (zh) * 2013-04-09 2014-10-15 茂达电子股份有限公司 半导体功率器件的制作方法
CN106449753A (zh) * 2016-07-14 2017-02-22 中航（重庆）微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法
CN110429129A (zh) * 2019-08-08 2019-11-08 南京芯长征科技有限公司 高压沟槽型功率半导体器件及制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
WO2005065179A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device
CN101421836A (zh) * 2004-12-27 2009-04-29 三维半导体公司 用于高电压超结终端的工艺
US20090267140A1 (en) * 2008-04-29 2009-10-29 Fu-Yuan Hsieh Mosfet structure with guard ring
CN101853854A (zh) * 2010-03-12 2010-10-06 无锡新洁能功率半导体有限公司 一种改进型终端结构的沟槽功率mos器件及其制造方法
US20140217496A1 (en) * 2013-02-05 2014-08-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN104103518A (zh) * 2013-04-09 2014-10-15 茂达电子股份有限公司 半导体功率器件的制作方法
CN103972147A (zh) * 2014-05-08 2014-08-06 上海华力微电子有限公司 一种窄沟槽制作方法
CN106449753A (zh) * 2016-07-14 2017-02-22 中航（重庆）微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法
CN110429129A (zh) * 2019-08-08 2019-11-08 南京芯长征科技有限公司 高压沟槽型功率半导体器件及制备方法

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