CN111370297A - 超级结的制造方法 - Google Patents

超级结的制造方法 Download PDF

Info

Publication number
CN111370297A
CN111370297A CN202010253678.6A CN202010253678A CN111370297A CN 111370297 A CN111370297 A CN 111370297A CN 202010253678 A CN202010253678 A CN 202010253678A CN 111370297 A CN111370297 A CN 111370297A
Authority
CN
China
Prior art keywords
deep
hard mask
filling
deep groove
deep trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010253678.6A
Other languages
English (en)
Inventor
王晨
祝志敏
王飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010253678.6A priority Critical patent/CN111370297A/zh
Publication of CN111370297A publication Critical patent/CN111370297A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)

Abstract

本申请公开了一种超级结的制造方法,涉及半导体制造领域。该方法包括在衬底表面形成外延层;在外延层表面形成硬掩膜层;在外延层形成深沟槽;填充深沟槽,深沟槽的填充厚度大于深沟槽的深度,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度;解决了目前深沟槽内部易产生缺陷的问题;达到了避免深沟槽内部缺陷,保证器件的源漏电流和击穿电压的效果。

Description

超级结的制造方法
技术领域
本申请涉及半导体制造领域,具体涉及一种超级结的制造方法。
背景技术
传统的功率MOSFET的击穿电压与导通电阻存在矛盾,为了打破这种限制,超级结器件出现。超级结为形成于半导体衬底中交替排列的N型薄层和P型薄层结构,利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压。
现有超级结的制作方法包括沟槽填充形成和多次外延形成。多次外延工艺需要进行多次光刻和多次外延,工艺周期长;沟槽填充方式生产效率高。
沟槽填充的工艺是在外延层刻蚀深沟槽,然后填充深沟槽。在填充沟槽时,为了保证沟槽被完全填满,会进行过量填充。但是,过量填充会导致沟槽与沟槽的顶部在外延表面连接起来,产生的应力令沟槽内部晶格产生缺陷,进而影响器件的源漏电流和击穿电压。
发明内容
为了解决相关技术中的问题,本申请提供了一种超级结的制造方法。该技术方案如下:
一方面,本申请实施例提供了一种超级结的制造方法,该方法包括:
在衬底表面形成外延层;
在外延层表面形成硬掩膜层;
在外延层形成深沟槽;
填充深沟槽,深沟槽的填充厚度大于深沟槽的深度,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度。
可选的,填充深沟槽之后,方法还包括:
去除硬掩膜层;
对衬底表面进行平坦化处理。
可选的,在外延层形成深沟槽,包括:
采用光刻工艺定义出深沟槽区域;
去除深沟槽区域对应的硬掩膜层;
以硬掩膜层为掩膜刻蚀外延层,形成深沟槽。
可选的,硬掩膜层的材料为氧化物和/或氮化物。
可选的,外延层为N型或P型。
可选的,深沟槽的深度为30微米至50微米。
可选的,填充深沟槽,包括:
采用硅外延完全填充深沟槽。
可选的,填充深沟槽,包括:
采用硅外延和多晶硅填充深沟槽;
或,
采用硅外延和非多晶硅填充深沟槽。
本申请技术方案,至少包括如下优点:
通过在衬底表面形成外延层,在外延层表面形成硬掩膜层,在外延层形成深沟槽,填充深沟槽,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度,解决了目前深沟槽内部易产生缺陷的问题;达到了避免深沟槽内部缺陷,保证器件的源漏电流和击穿电压的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是现有的超级结制造过程中的器件剖视图;
图2是本申请一实施例提供一种超级结制造方法的流程图;
图3是本申请实施例提供的超级结制造过程中的器件剖视图;
图4是本申请另一实施例提供的一种超级结制造方法的流程图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
如图1所示,制作超级结时,外延11表面形成有硬掩膜层12,在外延层形成沟槽13后,对沟槽进行填充,填充后的沟槽的顶部连接在一起。由于填充后的沟槽顶部连接在一起,产生的应力会影响沟槽内部晶格的完整度,进而影响到器件的源流电流。
为了解决该问题,本申请一实施例提供了一种超级结制造方法,请参考图2。
在步骤201中,在衬底表面形成外延层。
在步骤202中,在外延层表面形成硬掩膜层。
如图3所示,外延层11表面形成硬掩膜12层,硬掩膜层12的厚度为D1。
在步骤203中,在外延层形成深沟槽。
如图3所示,外延层11形成有深沟槽13,深沟槽13的深度为D2。
在步骤204中,填充深沟槽,深沟槽的填充厚度大于深沟槽的深度,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度。
为了保证深沟槽填满,需要对深沟槽进行过量填充,设置深沟槽的填充厚度为D2,深沟槽的填充厚度D2大于深沟槽的深度D3,因此,深沟槽填充后的高度会高于外延11表面。深沟槽的填充厚度D2与深沟槽的深度D3之差为D4,即D4为填充后的深沟槽高于外延11表面的厚度,D4小于D1。
由于填充后的深沟槽高于外延11表面的厚度D4小于硬掩膜层的厚度D1,填充深沟槽后,不同的深沟槽的顶部不会连接在一起,避免了深沟槽连接而产生的应力。
综上所述,本申请实施例提供的超级结的制作方法,通过在衬底表面形成外延层,在外延层表面形成硬掩膜层,在外延层形成深沟槽,填充深沟槽,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度,解决了目前深沟槽内部易产生缺陷的问题;达到了避免深沟槽内部缺陷,保证器件的源漏电流和击穿电压的效果。
请参考图4,本申请另一实施例提供了一种超级结的制作方法,该方法至少包括如下步骤:
在步骤401中,在衬底表面形成外延层。
在步骤402中,在外延层表面形成硬掩膜层。
硬掩膜层的厚度为D1。
可选的,硬掩膜层的材料为氧化物和/或氮化物。
在一个例子中,硬掩膜层的材料为氧化物。
在一个例子中,硬掩膜层的材料为氮化物。
在一个例子中,硬掩膜层为ONO结构,包括位于外延层上方的第一氧化层、位于第一氧化层上方的氮化层,位于氮化层上方的第二氧化层。
在步骤403中,采用光刻工艺定义出深沟槽区域。
在晶圆表面涂光刻胶,利用掩膜版进行曝光,显影后,用于形成深沟槽的区域没有覆盖光刻胶。
在步骤404中,去除深沟槽区域对应的硬掩膜层。
刻蚀去除未被光刻胶覆盖的硬掩膜层,深沟槽区域对应的图形被转移到硬掩膜层中。
可选的,通过干法刻蚀工艺刻蚀硬掩膜层。
在一个例子中,利用高分子聚合物气体对硬掩膜层进行刻蚀;比如,利用四氟甲烷与三氟甲烷的混合气体对硬掩膜层进行刻蚀。
在硬掩膜层刻蚀完成后,去除晶圆表面的光刻胶。
在步骤405中,以硬掩膜层为掩膜刻蚀外延层,形成深沟槽。
在外延层中形成多个深沟槽,深沟槽的深度为D3。
在步骤406中,填充深沟槽,深沟槽的填充厚度与深沟槽的深度之差小于硬掩膜层的厚度。
深沟槽的填充厚度D2大于深沟槽的深度D3,深沟槽的填充厚度D2与深沟槽的深度D3之差D4小于硬掩膜层的厚度D4。
在一个例子中,采用硅外延完全填充深沟槽;通过调节外延生长温度、压力、气体流量和其他参数,达到在沟槽内无孔洞生长外延的效果。
在一个例子中,采用硅外延和多晶硅填充深沟槽,即采用硅外延先填充每个沟槽的一部分,然后再用多晶硅完全填充深沟槽。比如,采用硅外延先填充每个沟槽的一半,然后再用多晶硅完全填充深沟槽。
在一个例子中,采用硅外延和非晶硅填充深沟槽,即采用硅外延先填充每个沟槽的一部分,然后再用非晶硅完全填充深沟槽。比如,采用硅外延先填充每个沟槽的一半,然后再用非晶硅完全填充深沟槽。
在步骤407中,去除硬掩膜层。
可选的,通过湿法刻蚀工艺去除硬掩膜层。
在步骤408中,对衬底表面进行平坦化处理。
可选的,采用CMP(chemical mechanical polishing,化学机械平坦化)工艺将填充后的深沟槽中超出外延层表面的部分去除。
在基于图2或图4所示实施例的可选实施例中,深沟槽的深度为30微米至50微米。
在基于图2或图4所示实施例的可选实施例中,外延层为N型,采用P型外延填充N型外延内形成的深沟槽。
在基于图2或图4所示实施例的可选实施例中,外延层为P型,采用N型外延填充P型外延内形成的深沟槽。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种超级结的制造方法,其特征在于,所述方法包括:
在衬底表面形成外延层;
在外延层表面形成硬掩膜层;
在所述外延层形成深沟槽;
填充所述深沟槽,所述深沟槽的填充厚度大于所述深沟槽的深度,所述深沟槽的填充厚度与所述深沟槽的深度之差小于所述硬掩膜层的厚度。
2.根据权利要求1所述的方法,其特征在于,所述填充所述深沟槽之后,所述方法还包括:
去除所述硬掩膜层;
对所述衬底表面进行平坦化处理。
3.根据权利要求1所述的方法,其特征在于,所述在所述外延层形成深沟槽,包括:
采用光刻工艺定义出深沟槽区域;
去除所述深沟槽区域对应的硬掩膜层;
以所述硬掩膜层为掩膜刻蚀所述外延层,形成所述深沟槽。
4.根据权利要求1所述的方法,其特征在于,所述硬掩膜层的材料为氧化物和/或氮化物。
5.根据权利要求1所述的方法,其特征在于,所述外延层为N型或P型。
6.根据权利要求1所述的方法,其特征在于,所述深沟槽的深度为30微米至50微米。
7.根据权利要求1所述的方法,其特征在于,所述填充所述深沟槽,包括:
采用硅外延完全填充所述深沟槽。
8.根据权利要求1所述的方法,其特征在于,所述填充所述深沟槽,包括:
采用硅外延和多晶硅填充所述深沟槽;
或,
采用硅外延和非多晶硅填充所述深沟槽。
CN202010253678.6A 2020-04-02 2020-04-02 超级结的制造方法 Pending CN111370297A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010253678.6A CN111370297A (zh) 2020-04-02 2020-04-02 超级结的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010253678.6A CN111370297A (zh) 2020-04-02 2020-04-02 超级结的制造方法

Publications (1)

Publication Number Publication Date
CN111370297A true CN111370297A (zh) 2020-07-03

Family

ID=71209166

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010253678.6A Pending CN111370297A (zh) 2020-04-02 2020-04-02 超级结的制造方法

Country Status (1)

Country Link
CN (1) CN111370297A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928058A (zh) * 2021-01-20 2021-06-08 华虹半导体(无锡)有限公司 Cis器件的深沟槽隔离形成方法、半导体器件结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
CN1279509A (zh) * 1999-03-31 2001-01-10 因芬尼昂技术北美公司 改进动态随机存取存储器工艺的氮化物衬里隔离轴环
CN102315093A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 沟槽填充后平坦化的工艺方法
CN104319257A (zh) * 2014-10-29 2015-01-28 上海华力微电子有限公司 一种浅沟槽隔离结构的制造方法
CN104637821A (zh) * 2015-01-19 2015-05-20 上海华虹宏力半导体制造有限公司 超级结器件的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
CN1279509A (zh) * 1999-03-31 2001-01-10 因芬尼昂技术北美公司 改进动态随机存取存储器工艺的氮化物衬里隔离轴环
CN102315093A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 沟槽填充后平坦化的工艺方法
CN104319257A (zh) * 2014-10-29 2015-01-28 上海华力微电子有限公司 一种浅沟槽隔离结构的制造方法
CN104637821A (zh) * 2015-01-19 2015-05-20 上海华虹宏力半导体制造有限公司 超级结器件的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928058A (zh) * 2021-01-20 2021-06-08 华虹半导体(无锡)有限公司 Cis器件的深沟槽隔离形成方法、半导体器件结构

Similar Documents

Publication Publication Date Title
JP5607109B2 (ja) 半導体装置およびその製造方法
US8237221B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5622793B2 (ja) 半導体装置とその製造方法
US8399921B2 (en) Metal oxide semiconductor (MOS) structure and manufacturing method thereof
JP5298565B2 (ja) 半導体装置およびその製造方法
JP5572924B2 (ja) 半導体装置の製造方法
CN112928058B (zh) Cis器件的深沟槽隔离形成方法、半导体器件结构
JP2010040653A (ja) 半導体装置の製造方法
KR100412180B1 (ko) 반도체 장치의 제조 방법
CN117612940A (zh) Ldmos器件及其制备方法
JP4984579B2 (ja) 高耐圧半導体集積回路装置
CN111370297A (zh) 超级结的制造方法
CN114823482B (zh) 横向扩散金属氧化物半导体的制备方法和器件
JP2006024866A (ja) 半導体素子の製造方法
JP5625291B2 (ja) 半導体装置およびその製造方法
CN114597118A (zh) 一种GaN衬底及其制备方法
CN113594042A (zh) Mosfet的制作方法
JP4894141B2 (ja) 半導体装置の製造方法
CN112635504A (zh) Cis器件中超深光电二极管的制作方法、cis器件
CN111276535A (zh) 具有沟槽型栅极的器件的制作方法
KR100333374B1 (ko) 더블 게이트를 갖는 에스오아이 소자의 제조방법
CN111129153B (zh) Ldmos的制作方法及ldmos器件
CN113937056A (zh) 半导体器件及其制造方法
KR101051809B1 (ko) 고전압 소자 및 그의 제조방법
JP2009043952A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200703