JP2006024866A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】n型半導体層12に第1のアライメントマーク1を形成し、その上全面にトレンチパターンを有する絶縁膜13を形成する。絶縁膜13をマスクとしてトレンチ2を形成し、p型半導体層14をエピタキシャル成長させる。絶縁膜13を研磨ストッパとしてp型半導体層14を研磨した後、絶縁膜13の一部を除去してマスクとし、第2のアライメントマーク3を形成するとともに、絶縁膜13の厚さ分程度、p型半導体層14をエッチバックする。絶縁膜13を除去した後、半導体表面を鏡面状に研磨する。
【選択図】 図9
Description
図1〜図12は、本発明の実施の形態1による製造途中の半導体素子の概略を示す縦断面図である。まず、図1に示すように、アンチモンや砒素などのn型不純物がドーピングされたn型シリコン半導体よりなる低抵抗半導体基板11を用意する。この低抵抗半導体基板11の主面の面方位は、例えば(100)面に等価な面である。また、オリエンテーションフラット面の面方位は、例えば(100)面に等価な面である。
図13〜図17は、本発明の実施の形態2による製造途中の半導体素子の概略を示す縦断面図である。実施の形態2は、実施の形態1とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
図18〜図28は、本発明の実施の形態3による製造途中の半導体素子の概略を示す縦断面図である。実施の形態3は、実施の形態1において、第1および第2のアライメントマーク1,3を等方性ドライエッチングにより形成するようにしたものである。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
図38〜図42は、本発明の実施の形態4による製造途中の半導体素子の概略を示す縦断面図である。実施の形態4は、実施の形態3とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態3と同様の構成についての説明を省略し、実施の形態3と異なる構成についてのみ説明する。
図43〜図48は、本発明の実施の形態5による製造途中の半導体素子の概略を示す縦断面図である。実施の形態5は、実施の形態1または2において、p型半導体層14のエピタキシャル成長によりできるp型半導体層14の突起部を、ミラー研磨を行わずに、酸化膜の形成と除去を行うことにより、除去するようにしたものである。以下の説明においては、実施の形態1または2と同様の構成についての説明を省略し、実施の形態1または2と異なる構成についてのみ説明する。
図49〜図54は、本発明の実施の形態6による製造途中の半導体素子の概略を示す縦断面図である。実施の形態6は、実施の形態5において、第2のアライメントマーク3を等方性エッチングにより形成するようにしたものである。以下の説明においては、実施の形態5と同様の構成についての説明を省略し、実施の形態5と異なる構成についてのみ説明する。
図55〜図64は、本発明の実施の形態7による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
図65〜図71は、本発明の実施の形態8による製造途中の半導体素子の概略を示す縦断面図である。実施の形態8は、実施の形態7において、絶縁膜13をストッパとして研磨を行った後にp型半導体層14のエッチバックを行うようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。
図72〜図76は、本発明の実施の形態9による製造途中の半導体素子の概略を示す縦断面図である。実施の形態9は、実施の形態8において、p型半導体層14のエッチバックを行った後に、絶縁膜13を除去せずに残した状態のまま、さらに絶縁膜21を形成するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。
図77および図78は、本発明の実施の形態10による製造途中の半導体素子の概略を示す縦断面図である。実施の形態10は、実施の形態7において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。
図79および図80は、本発明の実施の形態11による製造途中の半導体素子の概略を示す縦断面図である。実施の形態11は、実施の形態8において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。
図81〜図88は、本発明の実施の形態12による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。ただし、実施の形態12では、第1のアライメントマーク1をアライメントマーク1と読み替える。
図91〜図94は、本発明の実施の形態13による製造途中の半導体素子の概略を示す縦断面図である。実施の形態13は、実施の形態12において、犠牲酸化膜19をパターニングして第2のアライメントマーク3を形成するようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態13では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。
図95〜図98は、本発明の実施の形態14による製造途中の半導体素子の概略を示す縦断面図である。実施の形態14は、実施の形態12において、トレンチ2を形成する際のマスクとなる絶縁膜13が、この絶縁膜13をストッパとする研磨工程の終了時にほとんど残っていないようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態14では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。
2 トレンチ
3 第2のアライメントマーク
11 低抵抗半導体基板
12 n型半導体層(第1導電型半導体層)
13 絶縁膜
14 p型半導体層(第2導電型半導体層)
15 第2導電型半導体層の凹部の底
16 絶縁膜の表面
18 突起部
19 犠牲酸化膜
21 絶縁膜
22 レジスト
Claims (72)
- 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした絶縁膜の一部を除去する第7の工程と、
前記第7の工程で一部が除去された絶縁膜をマスクとして前記第1導電型半導体層の一部をエッチングして第2のアライメントマークを形成する第8の工程と、
前記第8の工程でマスクとした絶縁膜を除去する第9の工程と、
前記絶縁膜の除去により露出した前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第10の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記低抵抗半導体基板の主面の面方位は、(100)面に等価な面であり、オリエンテーションフラット面の面方位は、(100)面に等価な面であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第4の工程は、トレンチ側壁の面方位がおおむね(100)面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項1〜3のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項4に記載の半導体素子の製造方法。
- 前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項6に記載の半導体素子の製造方法。
- 前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項6または7に記載の半導体素子の製造方法。
- 前記第2の工程は、異方性のエッチングにより前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成することを特徴とする請求項1〜8のいずれか一つに記載の半導体素子の製造方法。
- 前記第2の工程は、等方性のエッチングにより前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成することを特徴とする請求項1〜8のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1導電型半導体層の一部をエッチングして第2のアライメントマークを形成すると同時に、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層をエッチングすることを特徴とする請求項1〜10のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、異方性エッチングを行うことを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第8の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする請求項11〜13のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1のアライメントマークよりも浅くなるように、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層をエッチングすることを特徴とする請求項11〜13のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1の工程で低抵抗半導体基板上にエピタキシャル成長した第1導電型半導体層と、該第1導電型半導体層の表面上の絶縁膜との界面とおおむね同じ高さになるように、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層をエッチングすることを特徴とする請求項15に記載の半導体素子の製造方法。
- 前記第10の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする請求項14〜16のいずれか一つに記載の半導体素子の製造方法。
- 前記第10の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする請求項16または17に記載の半導体素子の製造方法。
- 前記第10の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする請求項17に記載の半導体素子の製造方法。
- 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした絶縁膜の一部を除去する第7の工程と、
前記第7の工程で一部が除去された絶縁膜をマスクとして前記第1導電型半導体層の一部をエッチングして第2のアライメントマークを形成する第8の工程と、
前記第8の工程でマスクとした絶縁膜を除去する第9の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記低抵抗半導体基板の主面の面方位は、(100)面に等価な面であり、オリエンテーションフラット面の面方位は、(100)面に等価な面であることを特徴とする請求項20に記載の半導体素子の製造方法。
- 前記第4の工程は、トレンチ側壁の面方位がおおむね(100)面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項20または21に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項20〜22のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項23に記載の半導体素子の製造方法。
- 前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項22に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項25に記載の半導体素子の製造方法。
- 前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項25または26に記載の半導体素子の製造方法。
- 前記第2の工程は、異方性のエッチングにより前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成することを特徴とする請求項20〜27のいずれか一つに記載の半導体素子の製造方法。
- 前記第2の工程は、等方性のエッチングにより前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成することを特徴とする請求項20〜27のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1導電型半導体層の一部をエッチングして第2のアライメントマークを形成すると同時に、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層をエッチングすることを特徴とする請求項20〜29のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、異方性エッチングを行うことを特徴とする請求項30に記載の半導体素子の製造方法。
- 前記第8の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする請求項30に記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1の工程で低抵抗半導体基板上にエピタキシャル成長した第1導電型半導体層と、該第1導電型半導体層の表面上の絶縁膜との界面とおおむね同じ高さになるように、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層をエッチングすることを特徴とする請求項30〜32のいずれか一つに記載の半導体素子の製造方法。
- 前記第9の工程の後に、該第9の工程で絶縁膜が除去されたことにより露出した半導体表面を酸化する第10の工程と、
前記第10の工程で半導体表面に生成した酸化膜を除去して該半導体表面の凹凸をなくす第11の工程と、
をさらに有することを特徴とする請求項20または33に記載の半導体素子の製造方法。 - 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第2導電型半導体層の表面を保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第7の工程と、
前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第8の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第6の工程と、前記第7の工程との間に、前記第6の工程で研磨ストッパとした絶縁膜を除去する第9の工程をさらに有することを特徴とする請求項35に記載の半導体素子の製造方法。
- 前記第7の工程は、表面に絶縁膜を形成する工程と、該絶縁膜の一部を除去する工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする請求項35または36に記載の半導体素子の製造方法。
- 前記第7の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする請求項35または36に記載の半導体素子の製造方法。
- 前記低抵抗半導体基板の主面の面方位は、(100)面に等価な面であり、オリエンテーションフラット面の面方位は、(100)面に等価な面であることを特徴とする請求項35〜38のいずれか一つに記載の半導体素子の製造方法。
- 前記第4の工程は、トレンチ側壁の面方位がおおむね(100)面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項35〜39のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項35〜40のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項41に記載の半導体素子の製造方法。
- 前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項40に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項43に記載の半導体素子の製造方法。
- 前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項43または44に記載の半導体素子の製造方法。
- 前記第7の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする請求項35〜45のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする請求項35〜46のいずれか一つに記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする請求項47に記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする請求項47に記載の半導体素子の製造方法。
- 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、
前記第2導電型半導体層の表面を保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、
前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした絶縁膜を除去する第10の工程をさらに有することを特徴とする請求項50に記載の半導体素子の製造方法。
- 前記第8の工程は、表面に絶縁膜を形成する工程と、該絶縁膜の一部を除去する工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする請求項50または51に記載の半導体素子の製造方法。
- 前記第8の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする請求項50または51に記載の半導体素子の製造方法。
- 前記低抵抗半導体基板の主面の面方位は、(100)面に等価な面であり、オリエンテーションフラット面の面方位は、(100)面に等価な面であることを特徴とする請求項50〜53のいずれか一つに記載の半導体素子の製造方法。
- 前記第4の工程は、トレンチ側壁の面方位がおおむね(100)面に等価な面に平行になるように前記トレンチを形成することを特徴とする請求項50〜54のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項50〜55のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項56に記載の半導体素子の製造方法。
- 前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする請求項55に記載の半導体素子の製造方法。
- 前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする請求項58に記載の半導体素子の製造方法。
- 前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする請求項58または59に記載の半導体素子の製造方法。
- 前記第8の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする請求項50〜60のいずれか一つに記載の半導体素子の製造方法。
- 前記第7の工程は、異方性のエッチングにより前記第2導電型半導体層をエッチングすることを特徴とする請求項50〜61のいずれか一つに記載の半導体素子の製造方法。
- 前記第7の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする請求項50〜61のいずれか一つに記載の半導体素子の製造方法。
- 前記第7の工程は、第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚とおおむね同じになるまで、前記第2導電型半導体層をエッチングすることを特徴とする請求項62または63に記載の半導体素子の製造方法。
- 前記第9の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする請求項50〜64のいずれか一つに記載の半導体素子の製造方法。
- 前記第9の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする請求項65に記載の半導体素子の製造方法。
- 前記第9の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする請求項65に記載の半導体素子の製造方法。
- 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした絶縁膜の研磨後に残った厚さ分だけ、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層の露出面をエッチングする第7の工程と、
前記第6の工程で研磨ストッパとした絶縁膜を除去する第8の工程と、
熱処理を行って、前記第8の工程で絶縁膜が除去されたことにより露出した半導体表面を酸化する第9の工程と、
前記第9の工程で半導体表面に生成した酸化膜を除去する第10の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第9の工程と、前記第10の工程との間に、前記第9の工程で半導体表面に生成した酸化膜の一部を除去する第11の工程と、
前記第11の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第12の工程と、
をさらに有することを特徴とする請求項68に記載の半導体素子の製造方法。 - 低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングしてアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記アライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時にわずかな厚さで残るように、該絶縁膜および該絶縁膜上の前記第2導電型半導体層を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした絶縁膜を除去する第7の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第7の工程の後に、熱処理を行って、該第7の工程で絶縁膜が除去されたことにより露出した半導体表面を酸化する第8の工程と、
前記第8の工程で半導体表面に生成した酸化膜を除去する第9の工程と、
をさらに有することを特徴とする請求項70に記載の半導体素子の製造方法。 - 前記第8の工程と、前記第9の工程との間に、前記第8の工程で半導体表面に生成した酸化膜の一部を除去する第10の工程と、
前記第10の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たにアライメントマークを形成する第11の工程と、
をさらに有することを特徴とする請求項71に記載の半導体素子の製造方法。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007096138A (ja) * | 2005-09-29 | 2007-04-12 | Denso Corp | 半導体基板の製造方法、半導体基板、縦型スーパージャンクションmosデバイス、半導体基板の評価方法 |
JP2007281157A (ja) * | 2006-04-06 | 2007-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2009272324A (ja) * | 2008-04-30 | 2009-11-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2009295628A (ja) * | 2008-06-02 | 2009-12-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2010003970A (ja) * | 2008-06-23 | 2010-01-07 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2011061061A (ja) * | 2009-09-11 | 2011-03-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
JP2011249634A (ja) * | 2010-05-28 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2012079742A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2014139974A (ja) * | 2013-01-21 | 2014-07-31 | Renesas Electronics Corp | パワーmosfetの製造方法 |
WO2015015937A1 (ja) * | 2013-07-31 | 2015-02-05 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001023981A (ja) * | 1999-07-08 | 2001-01-26 | Canon Inc | 半導体装置の製造方法 |
JP2001267574A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
JP2002124474A (ja) * | 2000-10-13 | 2002-04-26 | Denso Corp | 半導体基板の製造方法および半導体基板 |
JP2002203963A (ja) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2004063894A (ja) * | 2002-07-30 | 2004-02-26 | Fuji Electric Holdings Co Ltd | 半導体基板の製造方法 |
JP2005019898A (ja) * | 2003-06-27 | 2005-01-20 | Denso Corp | 半導体基板およびその製造方法 |
JP2005317905A (ja) * | 2004-03-31 | 2005-11-10 | Denso Corp | 半導体基板の製造方法 |
-
2004
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001023981A (ja) * | 1999-07-08 | 2001-01-26 | Canon Inc | 半導体装置の製造方法 |
JP2001267574A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
JP2002124474A (ja) * | 2000-10-13 | 2002-04-26 | Denso Corp | 半導体基板の製造方法および半導体基板 |
JP2002203963A (ja) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JP2004063894A (ja) * | 2002-07-30 | 2004-02-26 | Fuji Electric Holdings Co Ltd | 半導体基板の製造方法 |
JP2005019898A (ja) * | 2003-06-27 | 2005-01-20 | Denso Corp | 半導体基板およびその製造方法 |
JP2005317905A (ja) * | 2004-03-31 | 2005-11-10 | Denso Corp | 半導体基板の製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007096138A (ja) * | 2005-09-29 | 2007-04-12 | Denso Corp | 半導体基板の製造方法、半導体基板、縦型スーパージャンクションmosデバイス、半導体基板の評価方法 |
JP2007281157A (ja) * | 2006-04-06 | 2007-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2009272324A (ja) * | 2008-04-30 | 2009-11-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2009295628A (ja) * | 2008-06-02 | 2009-12-17 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2010003970A (ja) * | 2008-06-23 | 2010-01-07 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2011061061A (ja) * | 2009-09-11 | 2011-03-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
JP2011249634A (ja) * | 2010-05-28 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2012079742A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2014139974A (ja) * | 2013-01-21 | 2014-07-31 | Renesas Electronics Corp | パワーmosfetの製造方法 |
WO2015015937A1 (ja) * | 2013-07-31 | 2015-02-05 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
JP2015032611A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
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