KR100412180B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 소자의 미세화가 진행되어도 소자간의 분리 능력을 유지할 수 있는 소자 분리 구조의 형성 방법을 제공한다.
900℃의 질소 분위기 하에서 열 처리를 행함으로써, 비단결정 실리콘막(80)을 기판 주면으로부터의 에피택셜 성장에 의해 단결정화하여, 에피택셜 실리콘막(85)을 형성한다. 그 후, CMP법에 의해 에피택셜 실리콘막(85)을 평탄화하고, 소자 분리 절연막(50)의 상면을 노출시킨다. 이에 따라 2단 돌출 형상의 단면 형상을 갖는 소자 분리 절연막(50)이 완성된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소자간 분리를 위한 소자 분리 절연막의 형성 방법에 관한 것이다.
반도체 집적 회로는 고밀도화에 초점을 맞춰 발전함과 동시에 고속화나 전원의 저전압화를 달성하여 왔다. 특히 MPU(Micro Processing Unit)를 비롯한 고도의 집적 논리 회로에서, 이들을 동시에 실현하기 위해 트랜지스터를 고성능화하고, 채널 폭당, 즉 단위 면적당의 전류 구동 능력을 강화하여 왔다.
전류 구동 능력이 큰 트랜지스터는 보다 작은 면적에서 충분한 출력 전류를 얻을 수 있기 때문에, 고집적화가 가능해진다.
한편, 다수의 소자를 전기적으로 분리하는 소자간 분리 수단으로서, 트렌치 분리를 채용함으로써 한층 더 집적도의 향상을 달성하고 있다. 트렌치 분리는 소자간에 형성된 트렌치를 절연체로 매립함으로써 소자간을 전기적으로 분리하는 방법으로, 매립 기술의 진보에 따라 보다 좁고, 보다 깊은 소자 분리 절연막의 형성이 가능해지고 있다.
여기서, 소자 분리 절연막의 폭 치수, 즉 소자 간격을 규정하는 방향의 치수는 전원 전압의 크기에 의해 규제되고, 전원 전압을 무시하고 작게 할 수는 없다.
그러나, 전원 전압을 낮게 하는 것은 용이하지 않고, 소자 분리 절연막의 폭 치수(이후, 분리 폭이라고 함)를 작게 한 만큼 전원 전압의 저압화는 진행되어 있지 않은 것이 현 상태이다. 따라서, 분리 폭을 한층 더 축소하는 것이 용이하지 않아, 집적도의 향상을 방해하는 요인 중의 하나로 되어 있다.
도 20은 종래의 반도체 장치의 제조 과정의 일부분을 나타내는 단면도이다. 도 20에 있어서, 반도체 기판(1)의 주면 표면 내에, 실리콘 산화막으로 구성된 소자 분리 절연막(30)이 선택적으로 배치되어 있다. 그 단면 형상은 반도체 기판(1)의 주면측으로부터 저면으로 진행함에 따라 폭이 좁아지는 역 테이퍼 형상으로 되어 있고, 실리콘 산화막의 매립 프로세스에 알맞은 형상으로 되어 있다.
이하, 종래의 반도체 장치의 제조 방법을 나타내는 단면도인 도 21∼도 23을 이용하여, 소자 분리 절연막(30)의 제조 방법에 대하여 설명한다.
우선, 도 21에 도시한 공정에서, 반도체 기판(1)의 주면 전면에 실리콘 산화막(3) 및 실리콘 질화막(4)을 순서대로 적층하고, 포토레지스트 마스크(도시하지 않음)를 소자 분리 절연막을 형성하는 영역 위에 선택적으로 형성한다. 그 후, 포토레지스트 마스크를 이용하여 실리콘 질화막(4) 및 실리콘 산화막(3)을 이방성 에칭에 의해 선택적으로 제거한다. 그리고, 포토레지스트 마스크를 제거한 후에, 실리콘 질화막(4)을 마스크로 하여 트렌치(2)를 이방성 에칭에 의해 선택적으로 형성한다.
다음으로, 도 22에 도시한 공정에서, 열 산화법에 의해 트렌치(2) 안을 산화하는 등의 방법으로 에칭 손상을 제거한 후, CVD법에 의해 전면에 걸쳐 실리콘 산화막(20)을 형성하고, 트렌치(2)를 실리콘 산화막(20)으로 매립한다. 그 후, 실리콘 산화막(20)의 표면을 실리콘 질화막(4)을 스토퍼로 하는 CMP(Chemical Mechanical Polishing)법으로 평탄화하여, 거의 트렌치(2) 안에만 실리콘 산화막(20)을 남긴다.
그 후, 실리콘 질화막(4)을 제거하고, 도 23에 도시한 바와 같이, 실리콘 산화막(3)이 남은 상태에서 웰 영역의 형성이나 트랜지스터의 임계치를 결정하기 위한 이온 주입을 행한다.
다음으로, 실리콘 산화막(3)을 제거함으로써 도 20에 도시한 소자 분리 절연막(30)이 완성된다.
그 후에는, 소자 분리 절연막(30)으로 규정되는 활성 영역에, 게이트 전극이나 소스·드레인 영역 등을 형성함으로써 MOSFET 등의 반도체 소자가 형성되고, 배선층에 의해 반도체 소자간이 상호 접속됨으로써 반도체 장치가 완성된다.
종래의 반도체 장치에서의 소자 분리 절연막은 상술한 바와 같이 역 테이퍼 형상을 하고 있고, 그 분리 능력을 결정하는 저면의 폭이 가장 좁아지는 형상으로 되어 있기 때문에, 충분한 분리 능력을 얻기 위해서는 상부측의 폭 치수를 넓게 하거나, 트렌치를 깊게 할 수밖에 없었다.
그런데, 트렌치를 깊게 하면, 절연막의 매립 기술의 관점에서 분리 폭의 축소에는 제한이 생기고, 결과적으로 반도체 장치의 사이즈를 작게 할 수 없었다.
이러한 미세화의 문제의 일부를 해결하고자 하는 방법의 하나로, 미국 특허 USP5915192가 있다. 이것은 소자 분리 절연막의 하부를 등방성의 에칭으로 확대함으로써 실효적인 분리 폭을 넓게 하고자 하는 것이다.
도 24는 미국 특허 USP5915192에 개시되는 구성의 개략도를 나타낸다. 도 24에 있어서, 반도체 기판(1)의 표면 내에는 타원 형상의 단면을 갖는 하부를 형성하는 확장부 EP와, 반도체 기판(1)의 주면으로부터 확장부 EP에 연통하도록 배치하고, 확장부 EP의 폭 치수보다 짧은 폭 치수를 갖는 개구부 OP를 갖은 트렌치가 배치되며, 그 내부에 절연막을 매립함으로써 소자 분리 절연막(40)이 형성되어 있다.
이러한 형상의 소자 분리 절연막(40)에서는 저면의 폭이 넓기 때문에 충분한 분리 능력을 얻을 수 있는 것을 특징으로 하고 있지만, 트렌치에 절연막을 매립하는 경우, 도 24에 도시한 바와 같이, 확장부 EP에서 큰 보이드(void) BD가 발생할 가능성이 있다. 보이드 BD는 트렌치의 매립 과정에서, 절연막이 충전되지 않고서 남은 공극으로서, 확장부 EP의 중앙부에 절연막으로 둘러쌓이도록 형성되는 것이 예상된다.
그리고, 이러한 보이드 BD가 형성되면, 이온 주입의 균일성이 저해되는 문제가 생길 가능성이 있다. 이 문제에 대하여 도 25∼도 28을 이용하여 고찰한다.
도 25 및 도 26은 각각 소자간 분리를 위해 형성한 소자 분리 절연막(40A) 및 웰 분리를 위해 형성한 소자 분리 절연막(40B)을 나타내고 있다. 이들 소자 분리 절연막(40A, 40B)은 도 24에 도시한 소자 분리 절연막(40)과 기본적으로 동일하지만, 편의적으로 부호를 다르게 하여 나타내고 있다.
도 25에 도시한 바와 같이, 소자 분리 절연막(40A)을 반도체 기판(1)의 표면 내에 형성한 후, 웰 영역, 여기서는 P형 웰 영역을 형성하기 위해, P형 불순물 PI를 이온 주입으로 주입한다.
또한, 도 26에 도시한 바와 같이, 소자 분리 절연막(40B)을 반도체 기판(1)의 표면 내에 형성한 후, 웰 영역, 여기서는 P형 및 N형 웰 영역을 형성하기 위해, 각각 P형 불순물 PI 및 N형 불순물 NI를 이온 주입으로 주입한다.
또, 도 25 및 도 26에서는 간략화를 위해 소자 분리 절연막(40A, 40B)의 근방에만 이온 주입을 행한 것을 모식적으로 나타내고 있다.
보이드 BD는 절연막(실리콘 산화막)이나 반도체 기판(실리콘 기판)과 비교하여 주입 이온의 저지 능력이 거의 제로이다. 그 때문에, 소자 분리 절연막(40A, 40B)에서, 주입 이온은 보이드 BD를 통과할 때는 감속되지 않고, 주입 에너지가 동일한 경우, 보이드 BD를 통과하지 않은 이온에 비해 반도체 기판(1)의 보다 깊은 위치에까지 도달하게 된다.
따라서, 보이드 BD의 하부에서는 주입 이온의 목표 도달 위치인 분리 절연막 저면 근방에서 이온이 멈추지 않고, 더욱 아래쪽에까지 도달하게 된다.
결과적으로, 도 27에 도시된 바와 같이 소자 분리 절연막(40A)에서는 반도체 기판(1)의 보이드 BD의 하부에 대응하는 부분에, P형 불순물 PI의 농도가 주위의 P형 웰 영역 PW보다 낮은(반도체 기판(1)에 처음부터 포함되어 있는 불순물 농도 정도의) 저농도 영역 LD가 형성된다.
이 상태에서, 소자 분리 절연막(40A)의 양측에 각각 반도체 소자를 형성하면, 저농도 영역 LD를 통해 반도체 소자를 구성하는 불순물 영역(여기서는 N형 불순물 영역 NR) 사이에 펀치 스루 전류(화살표)가 흐르게 된다.
또한, 도 28에 도시된 바와 같이 소자 분리 절연막(40B)에서는 그 양측에 P형 웰 영역 PW 및 N형 웰 영역 NW가 형성되고, 소자 분리 절연막(40B)의 저면에서 P형 웰 영역 PW와 N형 웰 영역 NW와의 접합 계면이 형성되지만, 반도체 기판(1)의 보이드 BD의 하부에 대응하는 부분에, P형 불순물 PI 및 N형 불순물 NI의 농도가 주위의 P형 웰 영역 PW 및 N형 웰 영역 NW보다 낮아진 저농도 영역 LD가 형성된다.
이 상태에서, 소자 분리 절연막(40B)의 양측에 각각 반도체 소자를 형성하면, 저농도 영역 LD를 통해 반도체 소자를 구성하는 불순물 영역(여기서는 N형 불순물 영역 NR 및 P형 불순물 영역 PR) 사이에 펀치 스루 전류(화살표)가 흐르게 된다.
이와 같이, 확장부 EP의 존재에 의해 저면의 폭이 넓어진 소자 분리 절연막(40A, 40B)을 이용해도, 확장부 EP 내에 보이드 BD를 갖음으로써 분리 능력이 약해지기 때문에, 결과적으로는 분리 폭을 작게 할 수 없는 것이 예상된다.
또한, 도 20에 도시한 종래의 반도체 장치에서의 소자 분리 절연막은 역 테이퍼 형상을 하고 있었지만, 특개소61-150213호 공보에는 에칭에 의해 테이퍼 형상의 소자 분리 절연막을 실리콘 기판 위에 형성하고, 그 후에 에피택셜법에 의해 실리콘 기판을 결정 성장시켜 활성 영역을 만듦으로써, 소자 분리 절연막을 테이퍼 형상으로 형성하는 기술이 개시되어 있다.
도 20에 도시한 역 테이퍼 형상의 소자 분리 절연막(30)과 비교하면, 실효적인 분리 폭을 길게 할 수 있지만, 에칭에 의해 제어성이 좋고 경사가 큰 소자 분리 절연막을 형성하는 것은 곤란하여, 실효적인 분리 폭의 확보에는 한계가 있었다.
또한, 특개소61-177742호 공보에는 하부측이 넓고 상부측이 좁아진 계단 형상의 소자 분리 절연막의 형성 기술이 개시되어 있다.
즉, 실리콘 기판 상의 산화막에 실리콘 기판에 도달하는 트렌치를 형성하고, 해당 트렌치의 저부에 실리콘 산화막을 형성한다. 그리고, 저부의 실리콘 산화막을 트렌치의 중앙부에서 선택적으로 제거함으로써, 상부측의 개구부가 넓고, 하부측의 개구부가 좁은 2개의 개구부가 연통한 형상의 개구부를 형성하고, 해당 개구부에 실리콘의 에피택셜층을 형성함으로써, 이 에피택셜층을 사이에 두고, 하부측이 넓고 상부측이 좁아진 계단 형상의 소자 분리 절연막을 얻을 수 있다.
그런데, 최근의 미세화된 반도체 소자에서는, 상기한 방법에서는, 활성 영역을 규정하는 상부측의 개구부가 작아지는 것이 요구되고, 해당 트렌치 내에 더욱 작은 하부측의 개구부를 형성하는 것은 얼라이먼트 정밀도의 관점에서 곤란해지는 것이 예상된다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 반도체 소자의 미세화가 진행되어도, 소자간의 분리 능력을 유지할 수 있는 소자 분리 구조의 형성 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 3은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 5는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 6은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 7은 본 발명에 따른 실시예 1의 반도체 장치의 제조 방법의 특징을 설명하는 도면.
도 8은 본 발명에 따른 실시예 1의 반도체 장치의 제조 방법의 특징을 명확하게 하는 비교를 위한 도면.
도 9는 본 발명에 따른 실시예 1의 반도체 장치의 제조 방법의 특징을 설명하는 도면.
도 10은 본 발명에 따른 실시예 1의 반도체 장치의 제조 방법의 특징을 설명하는 도면.
도 11은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 12는 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 13은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 14는 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 15는 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 16은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 17은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 18은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 19는 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 20은 종래의 반도체 장치의 소자 분리 절연막을 나타내는 단면도.
도 21은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 22는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 23은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 24는 종래의 반도체 장치의 소자 분리 절연막을 나타내는 단면도.
도 25는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 26은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 27은 종래의 반도체 장치의 문제점을 설명하는 단면도.
도 28은 종래의 반도체 장치의 문제점을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50, 70 : 소자 분리 절연막
51, 71 : 상단 돌출부
52, 72 : 하단 돌출부
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 주면 전면에 절연막을 형성하는 공정 (a)와, 상기 절연막의 전면에 에칭 마스크를 선택적으로 형성하고, 그 에칭 마스크를 이용하여 상기 절연막을 상기 반도체 기판의 상기 주면이 노출되지 않도록 선택적으로 에칭하여, 상기 절연막의 상기 에칭 마스크로 피복된 영역의 하부를 상단 돌출부로서 패터닝하는 공정 (b)와, 상기 상단 돌출부의 측면을 피복하는 스페이서를 형성하는 공정 (c)와, 상기 절연막의 상기 에칭 마스크 및 상기 스페이서로 피복되지 않은 영역을 상기 반도체 기판의 상기 주면이 노출되도록 에칭에 의해 제거하고, 상기 절연막의 상기 상단 돌출부 및 상기 스페이서로 피복된 영역의 하부를 하단 돌출부로서 패터닝하는 공정 (d)와, 상기 에칭 마스크 및 상기 스페이서를 제거하고, 상기 상단 돌출부와, 상기 상단 돌출부보다 폭이 넓은 상기 하단 돌출부가 연속된 2단 돌출 형상의 소자 분리 절연막을 형성하는 공정 (e)와, 상기 소자 분리 절연막의 패턴 사이를 단결정 반도체막으로 매립하는 공정 (f)를 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 절연막이 열 산화막으로 구성된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 스페이서가 실리콘 질화막으로 구성되고, 상기 공정 (c)는, 상기 에칭 마스크 상을 포함하여, 전면에 걸쳐 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막을 이방성 에칭에 의해 제거함으로써, 상기 상단 돌출부의 측면에 상기 스페이서로서 상기 실리콘 질화막을 남기는 공정을 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 배치된 매립 절연막과, 그 매립 절연막 위에 배치된 SOI층을 구비하는 SOI 기판을 준비하는 공정 (a)와, 상기 SOI층을 관통하고, 그 저면이 상기 매립 절연막에 접촉하는 절연막을 상기 SOI층 중에 선택적으로 형성하는 공정 (b)와, 상기 SOI층을 상기 매립 절연막이 노출될 때까지 제거하고, 상기 매립 절연막 위에 상기 절연막을 상단 돌출부로서 돌출시키는 공정 (c)와, 상기 상단 돌출부 및 그 주변부를 피복하도록 에칭 마스크를 형성하고, 이방성 에칭에 의해 상기 매립 절연막을 제거하고, 상기 매립 절연막의 상기 에칭 마스크로 피복된 영역의 하부를 하단 돌출부로서 패터닝하는 공정 (d)와, 상기 에칭 마스크를 제거하고, 상기 상단 돌출부와, 상기 상단 돌출부보다 폭이 넓은 상기 하단 돌출부가 연속된 2단 돌출 형상의 소자 분리 절연막을형성하는 공정 (e)와, 상기 소자 분리 절연막의 패턴 사이를 단결정 반도체막으로 매립하는 공정 (f)를 구비하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 기판이 실리콘 단결정 기판이고, 상기 공정 (f)는, 상기 소자 분리 절연막의 패턴 사이를 비단결정 실리콘막으로 매립하는 공정 (f-1)과, 상기 비단결정 실리콘막을 에피택셜 성장에 의해 상기 실리콘 단결정 기판측으로부터 단결정화하여 단결정 실리콘막으로 변환하는 공정 (f-2)를 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 공정 (f-1)이 상기 비단결정 실리콘막으로 상기 소자 분리 절연막을 완전하게 피복하는 공정을 포함하고, 상기 공정 (f-2)는 상기 단결정 실리콘막을 상기 소자 분리 절연막의 상면이 노출될 때까지 평탄화하여, 상기 소자 분리 절연막의 패턴 사이에만 상기 단결정 실리콘막을 남기는 공정을 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 공정 (f-1)이 상기 비단결정 실리콘막으로 상기 소자 분리 절연막을 완전하게 피복하는 공정과, 상기 비단결정 실리콘막을 상기 소자 분리 절연막의 상면이 노출될 때까지 평탄화하여, 상기 소자 분리 절연막의 패턴 사이에만 상기 비단결정 실리콘막을 남기는 공정을 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 기판이 실리콘 단결정 기판이고, 상기 공정 (f)가, 상기 소자 분리 절연막의 패턴 사이에, 선택 에피택셜 성장에 의해 상기 실리콘 단결정 기판측으로부터 단결정 실리콘막을 성장시키는 공정을 포함하고 있다.
<A. 실시예 1 >
<A-1. 제조 방법>
반도체 장치의 제조 공정을 순서대로 나타내는 도 1∼도 6을 이용하여, 본 발명에 따른 실시예 1의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 1에 도시한 공정에서, 반도체 기판(1; 단결정 실리콘 기판)의 주면 위에 열 산화법에 의해 150∼300㎚의 두께의 실리콘 산화막(11)을 형성한다. 그 후, 실리콘 산화막(11) 위에 CVD법에 의해 50∼200㎚의 두께의 실리콘 질화막(14)을 형성한다. 도 1은 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
다음으로, 도 2에 도시한 공정에서, 포토레지스트 마스크(도시하지 않음)를 소자 분리 절연막을 형성하는 영역 위에 선택적으로 형성하고, 해당 포토레지스트 마스크를 이용하여, 소자 분리 절연막을 형성하지 않은 영역 상의 실리콘 질화막(14)을 이방성 에칭에 의해 선택적으로 제거한다.
또한, 실리콘 산화막(11)을 제거하지만, 반도체 기판(1)의 표면이 노출되지 않도록 50∼150㎚ 정도의 깊이까지 제거함으로써 상단 돌출부(51)를 형성한다. 또, 이 때에 상단 돌출부(51)의 단면 형상이 반도체 기판(1)의 주면측으로부터 저면을 향함에 따라 폭이 넓어지는 테이퍼 형상으로 되지만, 이것은 의도한 것은 아니다.
그 후, 포토레지스트 마스크를 제거하고, CVD법에 의해 50∼200㎚의 두께의 실리콘 질화막을 전면에 형성한다. 그리고, 도 2에 도시한 공정에서, 실리콘 질화막을 이방성 에칭에 의해 에치백함으로써 상단 돌출부(51)의 측면에 스페이서 질화막(15)을 형성한다. 도 2는 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
다음으로, 도 3에 도시한 공정에서, 실리콘 질화막(14) 및 실리콘 질화막(15)으로 피복되어 있지 않은 실리콘 산화막(11)을 이방성 에칭에 의해 제거하고, 반도체 기판(1)의 표면을 노출시킴으로써, 트렌치(12) 및 소자 분리 절연막(50)을 형성한다. 이 공정에 의해 형성되는 소자 분리 절연막(50)의 단면 형상은, 상단 돌출부(51)의 하부에 동일하게 테이퍼 형상으로, 상단 돌출부보다 폭이 넓은 하단 돌출부(52)가 연속된 2단 돌출 형상이 된다. 또, 하단 돌출부(52)가 테이퍼 형상으로 되는 것은 의도한 것이 아니다. 도 3은 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
그 후, 도 4에 도시한 공정에서, 실리콘 질화막(14) 및 실리콘 질화막(15)을 제거하고, CVD법에 의해 300∼800㎚의 두께의 비단결정 실리콘막(80)을 형성하고, 트렌치(12) 안을 매립함과 함께, 소자 분리 절연막(50)도 피복한다. 도 4는 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
다음으로, 도 5에 도시한 공정에서 예를 들면, 900℃의 질소 분위기 하에서 열 처리를 행함으로써, 비단결정 실리콘막(80)을 기판 주면으로부터의 에피택셜 성장에 의해 단결정화하여, 에피택셜 실리콘막(85)을 형성한다.
그 후, CMP법에 의해 에피택셜 실리콘막(85)을 평탄화하고, 소자 분리 절연막(50)의 상면을 노출시킨다. 이에 따라 2단 돌출 형상의 단면 형상을 갖는 소자분리 절연막(50)이 완성된다.
또, 도 5에 있어서는 좌측의 소자 분리 절연막(50)과 우측의 소자 분리 절연막(50)에서 형성 폭이 다르지만, 이것은 일례로서 나타낸 것에 지나지 않고, 동일한 형성 폭이어도 무방한 것은 물론이다.
여기서, 비단결정 실리콘막(80)의 단결정화는 평탄화한 후에 행해도 되고, 비단결정 실리콘막(80)을 단결정화하는 것이 아니라, 선택 에피택셜 성장에 의해 기판 주면에서 단결정 실리콘막을 퇴적 성장시키는 방법을 이용해도 된다.
즉, 예를 들면, 디클로로실란(SiH2Cl2)에 염소(HCl) 가스를 첨가한 것을 원료 가스로 하고, 감압 분위기 하에서 850℃ 정도의 온도로 함으로써, 산화막 위에는 단결정 실리콘막이 성장하지 않고, 단결정 실리콘인 반도체 기판(1) 위에만 단결정 실리콘막을 성장시킨다.
그 후, 필요하면, 반도체 기판(1)을, 예를 들면 800℃의 산소 분위기 하에서 1시간 정도 가열함으로써, 소자 분리 절연막(50)의 측벽의 계면 순위를 줄이는 처치를 행해도 된다. 계면 순위를 줄임으로써 접합 누설을 저감할 수 있어, 반도체 장치의 소비 전력을 줄일 수 있다.
그리고, 웰 영역의 형성을 위한 이온 주입(웰 주입)이나, 트랜지스터의 임계치를 결정하기 위한 이온 주입(채널 주입)을 행한다.
그 후, 도 6에 도시한 바와 같이, 소자 분리 절연막(50)으로 규정되는 활성 영역 위에, 게이트 절연막 GX, 게이트 전극 GT, 측벽 스페이서 SW 등을 형성하고,활성 영역의 표면 내에는 소스·드레인층 SD 등의 불순물 영역을 형성함으로써 MOSFET 등의 반도체 소자가 형성되고, 또한, 배선층에 의해 반도체 소자간이 상호 접속됨으로써 반도체 장치가 완성된다.
<A-2. 작용 효과>
이상 설명한 바와 같이, 본 실시예의 제조 방법에 따르면, 2단 돌출 형상의 소자 분리 절연막(50)을 얻을 수 있고, 소자 분리 절연막(50)은 그 최상부의 폭 치수(외견상의 분리 폭)보다 저면부의 폭 치수(실효적인 분리 폭)가 크게 되어 있기 때문에, 예를 들면 도 20에 도시되는 소자 분리 절연막(30)보다 소자간의 실효적인 분리 폭이 길어지게 되어 분리 능력이 높아진다. 그 만큼, 외견상의 분리 폭을 종래보다 작게 설계할 수 있어 장치 사이즈를 작게 할 수 있다.
그리고, 소자 분리 절연막(50)을 형성할 때는, 도 2를 이용하여 설명한 바와 같이, 상단 돌출부(51)의 측면에 50∼200㎚의 두께의 스페이서 질화막(15)을 형성하고, 실리콘 질화막(14) 및 스페이서 질화막(15)으로 상단 돌출부(51)가 피복된 구성을 에칭 마스크로 이용하여 실리콘 산화막(11)을 선택적으로 에칭하여 하단 돌출부(52)를 형성하기 때문에, 저면부의 폭을 정밀도 좋게 얻을 수 있다.
즉, 도 7에 도시한 바와 같이, 실리콘 질화막(14) 및 스페이서 질화막(15)으로 상단 돌출부(51)가 피복된 구성을 에칭 마스크로 하여 하단 돌출부(52)를 형성하면, 하단 돌출부(52)의 저면부의 폭 x는, 실리콘 질화막(14)의 폭 치수 a에 양측의 스페이서 질화막(15)의 수평 방향의 두께 w를 더한 길이, 즉 x=a+2w로 된다(측면의 경사는 무시할 수 있는 것으로 함). 여기서, 스페이서 질화막(15)의 두께 w는 비교적 제어성 좋게 설정할 수 있기 때문에, 하단 돌출부(52)의 저면부의 폭 x, 즉 실효적인 분리 폭을 정밀도 좋게 얻을 수 있다.
이에 대하여, 에칭에 의해 테이퍼 형상의 소자 분리 절연막을 실리콘 기판 위에 형성하는 종래의 방법(특개소61-150213호 공보 참조)에서는 저면부의 폭 치수를 정밀도 좋게 얻을 수 없다.
즉, 도 8에 도시한 바와 같이, 실리콘 질화막(14)만을 에칭 마스크로 하여 테이퍼 형상의 소자 분리 절연막(10)을 형성하는 경우, 소자 분리 절연막(10)의 저면부의 폭 x는, 실리콘 질화막(14)의 폭 치수를 a, 소자 분리 절연막(10)의 높이(깊이)를 b로 하고, 측면의 경사 각도를 θ로 한 경우, x=a+2btanθ로 되며, 실효적인 분리 폭은 높이 b나 경사 각도 θ에 의존하게 된다. 그리고, 경사 각도 θ의 제어는 곤란하여 실효적인 분리 폭을 정밀도 좋게 얻을 수 없다.
또한, 상술한 바와 같이 하단 돌출부(52)의 저면부의 폭 치수는 실리콘 질화막(14)의 폭 치수와 스페이서 질화막(15)의 두께로 거의 일의적으로 결정되기 때문에, 폭이 좁은 활성 영역을 규정하는 경우라도 실효적인 분리 폭을 길게 한 소자 분리 절연막을 자기 정합으로 형성할 수 있다.
이 특징을 도 9 및 도 10을 이용하여 다시 설명한다. 도 9는 실리콘 질화막(14) 위에 포토레지스트 마스크 RM을 선택적으로 형성한 상태를 나타내고 있고, 도 2를 이용하여 설명한 공정에 대응하는 도면이다.
도 9에서는 2개의 포토레지스트 마스크 RM이 포토리소그래피의 해상 한계에 근접하는 간격(편의적으로 해상 한계 길이라고 함) L로 배치되어 있다. 그리고,이 포토레지스트 마스크 RM 사이에 활성 영역이 규정되게 되기 때문에, 이러한 활성 영역은 해상 한계 길이 L에 근접하는 형성 폭을 갖게 된다.
이와 같이, 해상 한계 길이 L로 배치된 포토레지스트 마스크 RM을 이용하여, 2개의 소자 분리 절연막(50)을 형성한 상태를 도 10에 도시한다.
도 10에 도시한 바와 같이, 2개의 소자 분리 절연막(50)은 상단 돌출부(51)간의 간격이 해상 한계 길이 L로 되어 있고, 설계치대로의 활성 영역을 규정할 수 있음과 함께, 하단 돌출부(52)의 저면부의 폭은 상단 돌출부(51)의 최상부의 폭보다 길이 2w분만큼 길게 할 수 있다. 이와 같이, 좁은 활성 영역을 규정하는 경우라도 실효적인 분리 폭을 길게 한 소자 분리 절연막을 자기 정합으로 얻을 수 있다.
또, 2개의 소자 분리 절연막(50)이 접촉하여 활성 영역이 완전하게 전기적으로 독립되는 것을 방지하기 위해서는, 상단 돌출부(51)의 스페이서 질화막(15)의 두께를 고려하면 된다.
또한, 소자 분리 절연막(50)의 외견상의 분리 폭을 종래의 소자 분리 절연막의 분리 폭과 동일하게 한 경우에는, 실효적인 분리 폭이 종래의 소자 분리 절연막보다 더 길어지기 때문에, 하단 돌출부(52)의 저면부 하부의 반도체 기판(1) 중에 주입해야 할 불순물의 농도를 줄이는 수 있어, 불순물 농도에 비례하여 강해지는 pn 접합에 걸리는 전계를 완화시킬 수 있다.
또한, 소자 분리 절연막(50)은 열 산화법에 의해 반도체 기판(1)을 열 산화하여 만들어지기 때문에, 트렌치에 절연막을 매립하여 형성할 때에 발생하는틈(seam)이나 보이드가 원리적으로 발생하지 않아, 안정적이며 치밀한 소자 분리 절연막을 형성할 수 있다. 그리고, 틈이나 보이드가 존재하지 않기 때문에, 소자 분리 절연막(50)을 관통시키는 불순물 주입에 있어서, 불순물의 주입 깊이를 정확하게 결정할 수 있다.
또한, 소자 분리 절연막(50)이 열 산화막으로 형성되기 때문에, 약액에 대한 내성이 높고(습식 에칭의 에칭 레이트가 작음), 후속하는 공정에서도 취급이 용이하고, 특성적으로도 실리콘 기판(1)과의 계면 상태가 좋은 등의 특징도 갖고 있다.
<B. 실시예 2>
<B-1. 제조 방법>
반도체 장치의 제조 공정을 순서대로 나타내는 도 11∼도 19를 이용하여, 본 발명에 따른 실시예 2의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 11에 도시한 공정에서, 반도체 기판(1; 단결정 실리콘 기판) 위에 매립 산화막(31) 및 SOI층(32)을 갖는 SOI(Silicon On Insulator) 기판(33)을 준비한다.
그리고, 도 12에 도시한 공정에서, SOI층(32)의 전면에 실리콘 산화막(3) 및 실리콘 질화막(4)을 순서대로 적층하고, 소자 분리 절연막을 형성하는 영역 위에 포토레지스트 마스크(도시하지 않음)를 선택적으로 형성한다. 그 후, 포토레지스트 마스크를 이용하여 실리콘 질화막(4) 및 실리콘 산화막(3)을 이방성 에칭에 의해 선택적으로 제거한다. 그리고, 포토레지스트 마스크를 제거한 후에, 실리콘 질화막(4)을 마스크로 하여 이방성 에칭에 의해 실리콘 산화막(3) 및 SOI층(32)을 선택적으로 제거하여, 저면이 매립 산화막(31)에 도달하는 트렌치(6)를 형성한다.
다음으로, 도 13에 도시한 공정에서 열 산화법에 의해 트렌치(6) 안을 산화하는 등의 방법으로 에칭 손상을 제거한 후, CVD법에 의해 전면에 걸쳐 실리콘 산화막(60)을 형성하고, 트렌치(6)를 실리콘으로 매립한다. 그 후, 실리콘 산화막(60)의 표면을 실리콘 질화막(4)을 스토퍼로 하는 CMP법에 의해 평탄화하여, 거의 트렌치(6) 내에만 실리콘 산화막(60)을 남긴다.
그 후, 실리콘 질화막(4)을 제거하고, 다시 실리콘 산화막(3)을 제거함으로써, 도 14에 도시한 바와 같이, 저면이 매립 산화막(31)의 상면에 접촉하는 상단 돌출부(71)를 형성한다. 여기서, 상단 돌출부(71)의 높이는 SOI층(32)의 두께와 동일한 정도가 된다.
또, 이 때에 상단 돌출부(71)의 단면 형상이 반도체 기판(1)의 주면측으로부터 저면을 향함에 따라 폭이 좁아지는 역 테이퍼 형상으로 되지만, 이것은 의도한 것은 아니다.
다음으로, SOI층(32)을 암모니아수로 제거하여 매립 산화막(31)을 노출시킨 후, 도 15에 도시한 공정에서 포토레지스트 마스크 RM1로 상단 돌출부(71)와 그 주변부를 피복한다.
그리고, 도 16에 도시한 공정에서, 포토레지스트 마스크 RM1을 에칭 마스크로 하여 매립 산화막(31)을 이방성 에칭에 의해 선택적으로 제거하고, 반도체 기판(1)의 표면을 노출시킨 후, 포토레지스트 마스크 RM1을 제거함으로써, 트렌치(22) 및 소자 분리 절연막(70)을 형성한다. 이 공정에 의해 형성되는 소자분리 절연막(70)의 단면 형상은, 상단 돌출부(71)의 하부에 상단 돌출부(71)보다 폭이 넓은 하단 돌출부(72)가 연속된 2단 돌출 형상이 된다. 도 16은 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
또, 하단 돌출부(52)는 테이퍼 형상으로 되는 경우도 있지만, 의도한 것이 아니고, 도 16에 있어서는 측면에 경사를 갖지 않은 형상으로서 나타내고 있다.
그 후, 도 17에 도시한 공정에서, CVD법에 의해 300∼800㎚의 두께의 비단결정 실리콘막(80)을 형성하고, 트렌치(22) 안을 매립함과 함께, 소자 분리 절연막(70)도 피복한다. 도 17은 이 공정이 끝난 단계에서의 반도체 장치의 단면도이다.
다음으로, 도 18에 도시한 공정에서 예를 들면, 900℃의 질소 분위기 하에서 열 처리를 행함으로써, 비단결정 실리콘막(80)을 기판 주면으로부터의 에피택셜 성장에 의해 단결정화하여 에피택셜 실리콘막(85)을 형성한다.
그 후, CMP법에 의해 에피택셜 실리콘막(85)을 평탄화하고, 소자 분리 절연막(70)의 상면을 노출시킨다. 이에 따라 2단 돌출 형상의 단면 형상을 갖는 소자 분리 절연막(70)이 완성된다.
또, 도 18에서는 좌측의 소자 분리 절연막(70)과 우측의 소자 분리 절연막(70)에서 형성 폭이 다르지만, 이것은 일례로서 나타낸 것에 지나지 않고, 동일한 형성 폭이라도 무방한 것은 물론이다.
또, 비단결정 실리콘막(80)의 단결정화의 수순이나 방법, 또한, 소자 분리 절연막(70)의 측벽의 계면 순위를 줄이는 처치에 대해서는 실시예 1과 마찬가지이며, 그에 대한 설명은 생략한다.
그리고, 웰 영역의 형성을 위한 이온 주입(웰 주입)이나, 트랜지스터의 임계치를 결정하기 위한 이온 주입(채널 주입)을 행한다.
그 후, 도 19에 도시한 바와 같이, 소자 분리 절연막(70)으로 규정되는 활성 영역 위에, 게이트 절연막 GX, 게이트 전극 GT, 측벽 스페이서 SW 등을 형성하고, 활성 영역의 표면 내에는 소스·드레인층 SD 등의 불순물 영역을 형성함으로써 MOSFET 등의 반도체 소자가 형성되고, 또한, 배선층에 의해 반도체 소자간이 상호 접속됨으로써 반도체 장치가 완성된다.
<B-2. 작용 효과>
이상 설명한 바와 같이, 본 실시예의 제조 방법에 따르면, 2단 돌출 형상의 소자 분리 절연막(70)을 얻을 수 있고, 소자 분리 절연막(70)은 그 최상부의 폭 치수(외견상의 분리 폭)보다 저면부의 폭 치수(실효적인 분리 폭)가 크게 되어 있기 때문에, 예를 들면 도 20에 도시되는 소자 분리 절연막(30)보다 소자간의 실효적인 분리 폭이 길어지게 되어 분리 능력이 높아진다. 그 만큼, 외견상의 분리 폭을 종래보다 작게 설계할 수 있어 장치 사이즈를 작게 할 수 있다.
또한, 소자 분리 절연막(70)의 외견상의 분리 폭을 종래의 소자 분리 절연막의 분리 폭과 동일하게 한 경우에는, 실효적인 분리 폭이 종래의 소자 분리 절연막보다 길어지기 때문에, 하단 돌출부(72)의 저면부 하부의 반도체 기판(1) 중에 주입해야 할 불순물의 농도를 줄일 수 있어, 불순물 농도에 비례하여 강해지는 pn 접합에 걸리는 전계를 완화시킬 수 있다.
또한, 소자 분리 절연막(70)의 하단 돌출부(72)는 매립 산화막(31)을 에칭함으로써 형성되고, 비교적 얕은 상단 돌출부(71)만이 매립에 의해 형성되기 때문에, 트렌치에 절연막을 매립하여 형성할 때에 발생하는 틈이나 보이드가 발생할 가능성이 작아, 안정적이며 치밀한 소자 분리 절연막을 형성할 수 있다. 그리고, 틈이나 보이드가 존재하지 않기 때문에, 소자 분리 절연막(70)을 관통시키는 불순물 주입에 있어서, 불순물의 주입 위치를 정확하게 결정할 수 있다.
또, 본 실시예의 제조 방법에서는, 상단 돌출부(71)의 형성에는 종래의 제조 방법을 적용할 수 있고, 하단 돌출부(72)는 SOI 기판(33)의 매립 산화막(31)을 에칭함으로써 형성하기 때문에, 제조 비용을 저감할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 2단 돌출 형상의 소자 분리 절연막을 얻을 수 있고, 소자 분리 절연막은 그 최상부의 폭 치수(외견상의 분리 폭)보다 저면부의 폭 치수(실효적인 분리 폭)가 크게 되어 있기 때문에, 분리 능력이 높아진다. 그 만큼, 외견상의 분리 폭을 종래보다 작게 설계할 수 있어 장치 사이즈를 작게 할 수 있다. 또한, 소자 분리 절연막을 형성할 때는 상단 돌출부의 측면에 스페이서를 형성하고, 상단 돌출부 및 스페이서로 피복된 절연막의 영역을 하단 돌출부로서 패터닝하기 때문에, 스페이서의 수평 방향의 두께와 상단 돌출부의 폭 치수로 하단 돌출부의 저면부의 폭을 정밀도 좋게 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 절연막을 열 산화막으로 구성하기 때문에, 소자 분리 절연막이 틈이나 보이드를 포함하는 것이 원리적으로방지되고, 소자 분리 절연막을 관통시키는 불순물 주입에 있어서, 불순물의 주입 위치를 정확하게 결정할 수 있다. 또한, 약액에 대한 내성이 높고(습식 에칭의 에칭 레이트가 작음), 후속하는 공정에서도 취급이 용이하며, 특성적으로도 실리콘 기판과의 계면 상태가 양호해진다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 에칭 마스크 및 스페이서가 실리콘 질화막으로 형성되기 때문에, 절연막이 실리콘 산화막인 경우에, 실리콘 산화막을 에칭할 때에 에칭 선택성이 양호해져 소자 분리 절연막을 원하는 형상으로 확실하게 성형할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 2단 돌출 형상의 소자 분리 절연막을 얻을 수 있고, 소자 분리 절연막은 그 최상부의 폭 치수(외견상의 분리 폭)보다 저면부의 폭 치수(실효적인 분리 폭)가 크게 되어 있기 때문에, 분리 능력이 높아진다. 그 만큼, 외견상의 분리 폭을 종래보다 작게 설계할 수 있어 장치 사이즈를 작게 할 수 있다. 또한, 상단 돌출부의 형성에는 종래의 제조 방법을 적용할 수 있고, 하단 돌출부는 SOI 기판의 매립 절연막을 에칭함으로써 형성하기 때문에, 제조 비용을 저감할 수 있다. 또, 상단 돌출부를 종래로부터의 절연막 매립 방식으로 형성한다고 해도, 비교적 얕은 상단 돌출부에서는 틈이나 보이드가 발생할 가능성이 작고, 또한, 하단 돌출부는 매립 절연막을 에칭함으로써 형성되기 때문에, 안정적이며 치밀한 소자 분리 절연막을 형성할 수 있다. 따라서, 소자 분리 절연막을 관통시키는 불순물 주입에 있어서, 불순물의 주입 깊이를 정확하게 결정할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 소자 분리 절연막의 패턴 사이를 비단결정 실리콘막으로 매립한 후, 비단결정 실리콘막을 단결정화하여 단결정 실리콘막으로 변환함으로써 단결정 반도체막을 얻기 때문에, 단결정 반도체막을 비교적 용이하게 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 비단결정 실리콘막으로 소자 분리 절연막을 완전하게 피복하여 그것을 단결정화하고, 그 후, 단결정 실리콘막을 평탄화하기 때문에, 소자 분리 절연막의 패턴 사이에 확실하게 단결정 실리콘막을 배치할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 비단결정 실리콘막으로 소자 분리 절연막을 완전하게 피복하고, 비단결정 실리콘막을 평탄화한 후, 단결정화하기 때문에, 단결정화에 요하는 시간을 단축할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 소자 분리 절연막의 패턴 사이에 선택 에피택셜 성장에 의해 실리콘 단결정 기판으로부터 단결정 실리콘막을 성장시킴으로써 단결정 반도체막을 얻기 때문에, 결정성이 양호한 단결정 반도체막을 형성할 수 있다.

Claims (2)

  1. (a) 반도체 기판의 주면 전면에 절연막을 형성하는 공정과,
    (b) 상기 절연막의 전면에 에칭 마스크를 선택적으로 형성하고, 상기 에칭 마스크를 이용하여, 상기 절연막을 상기 반도체 기판의 상기 주면이 노출되지 않도록 선택적으로 에칭하여, 상기 절연막의 상기 에칭 마스크로 피복된 영역을 상단 돌출부로서 패터닝하는 공정과,
    (c) 상기 상단 돌출부의 측면을 피복하는 스페이서를 형성하는 공정과,
    (d) 상기 절연막의 상기 에칭 마스크 및 상기 스페이서로 피복되지 않은 영역을 상기 반도체 기판의 상기 주면이 노출되도록 에칭에 의해 제거하고, 상기 절연막의 상기 상단 돌출부 및 상기 스페이서로 피복된 영역을 하단 돌출부로서 패터닝하는 공정과,
    (e) 상기 에칭 마스크 및 상기 스페이서를 제거하고, 상기 상단 돌출부와, 상기 상단 돌출부보다 폭이 넓은 상기 하단 돌출부가 연속된 2단 돌출 형상의 소자 분리 절연막을 형성하는 공정과,
    (f) 상기 소자 분리 절연막으로 규정되는 패턴을 단결정 반도체막으로 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. (a) 반도체 기판 위에 배치된 매립 절연막과, 상기 매립 절연막 위에 배치된SOI층을 구비하는 SOI 기판을 준비하는 공정과,
    (b) 상기 SOI층을 관통하고, 그 저면이 상기 매립 절연막에 접촉되는 절연막을 상기 SOI층 중에 선택적으로 형성하는 공정과,
    (c) 상기 SOI층을 상기 매립 절연막이 노출될 때까지 제거하고, 상기 매립 절연막 위에 상기 절연막을 상단 돌출부로서 돌출시키는 공정과,
    (d) 상기 상단 돌출부 및 그 주변부를 피복하도록 에칭 마스크를 형성하고, 이방성 에칭에 의해 상기 매립 절연막을 제거하고, 상기 매립 절연막의 상기 에칭 마스크로 피복된 영역을 하단 돌출부로서 패터닝하는 공정과,
    (e) 상기 에칭 마스크를 제거하고, 상기 상단 돌출부와, 상기 상단 돌출부보다 폭이 넓은 상기 하단 돌출부가 연속된 2단 돌출 형상의 소자 분리 절연막을 형성하는 공정과,
    (f) 상기 소자 분리 절연막으로 규정되는 패턴을 단결정 반도체막으로 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
KR10-2001-0079257A 2001-03-08 2001-12-14 반도체 장치의 제조 방법 KR100412180B1 (ko)

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