JP2011159917A - 半導体基板の製造方法 - Google Patents

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Abstract

【課題】縦型半導体装置の製造に用いられる半導体基板の製造方法において、製造工程の簡略化を図る。
【解決手段】ターゲットとするトレンチ21とスーパージャンクション構造を形成するためのトレンチ2aとを幅を変えて同時に形成したのち、酸化膜22を形成し、幅狭のトレンチ21が酸化膜22で埋め込まれるようにしつつ、幅広のトレンチ2aが酸化膜22で埋め込まれないようにする。これにより、トレンチ2aから酸化膜22を除去したときに、トレンチ21内の酸化膜22を残すことができ、残された酸化膜22を利用してターゲットとなる段差を形成することが可能となる。よって、トレンチ2aおよびトレンチ21の形成の際にホト・エッチング工程を1回とトレンチエッチング工程を1回行うだけで、トレンチ21によるターゲットを形成しつつ、n型領域2bとp型領域3の繰り返し構造からなるスーパージャンクション構造を形成できる。
【選択図】図2

Description

本発明は、ドリフト層内にn型領域とp型領域がストライプ状に交互に繰り返し形成された構造(カラム)からなるスーパージャンクション構造を有した縦型の半導体装置の製造に使用される半導体基板の製造方法に関するものである。
従来より、ドリフト層内にn型領域とp型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有した縦型の半導体装置がある。この縦型の半導体装置におけるn型領域とp型領域の繰り返し構造の形成方法として、特許文献1〜3に開示された方法がある。図5に、n型領域とp型領域の繰り返し構造の形成工程を含む従来の縦型MOSトランジスタの製造工程の断面図を示し、この図を参照してn型領域とp型領域の繰り返し構造の形成工程について説明する。
〔図5(a)に示す工程〕
+型基板J1の上にn-型ドリフト層J2をエピタキシャル成長させたのち、n-型ドリフト層J2の上に図示しないマスクを配置する。そして、ホト・エッチングによってマスクのうちターゲット(アライメントマーク)の形成予定領域を開口させたのち、マスクを用いた選択エッチングを行うことで、セル領域の周辺領域においてn-型ドリフト層J2に対してターゲットとなるトレンチJ3を形成する。
〔図5(b)に示す工程〕
図示しないマスクを除去したのち、ターゲットとなるトレンチJ3内を含むn-型ドリフト層J2の表面全域に酸化膜J4をデポジションしたのち、ホト・エッチングによって酸化膜J4をパターニングし、トレンチJ3内およびその近傍のみに酸化膜J4を残す。
〔図5(c)に示す工程〕
基板表面全面にレジスト等のマスクを配置した後、ホト・エッチングによりマスクのうちp型領域の形成予定領域を開口させる。このとき、トレンチJ3をターゲットとしてホト・エッチング時のマスク合わせを行っている。そして、マスクを用いた選択エッチングを行い、セル領域においてn-型ドリフト層J2に対してトレンチJ5を形成する。
〔図5(d)に示す工程〕
図示しないマスクを除去したのち、トレンチJ5内を含め、基板表面全面にp型不純物をドーピングした単結晶シリコンからなるp型層J6を成膜する。
〔図5(e)に示す工程〕
酸化膜J4をマスクとして、例えばCMP(Chemical Mechanical Polishing)研磨等による平坦化研磨を行い、トレンチJ5内にのみp型層J6を残し、p型領域J7を形成する。これにより、n-型ドリフト層J2のうちトレンチJ5とされなかった部分によって構成されるn型領域J8とトレンチJ5内に形成されたp型領域J7とがストライプ状に交互に繰り返し形成された構造が形成される。
〔図5(f)に示す工程〕
トレンチJ3内およびその近傍に形成された酸化膜J4を除去することで、トレンチJ3を露出させ、再びターゲットとして認識できる段差を構成する。この後は、トレンチJ3をターゲットとして、その後のデバイス形成工程、すなわち、p型ウェル領域やソース領域となるn+型領域、ゲート構造や各種電極の形成工程などを行う。このような手法により、n型領域J8とp型領域J7の繰り返し構造からなるスーパージャンクション構造を有した縦型MOSトランジスタを製造している。
特開2007−201499号公報 特開2005−317905号公報 特開2005−19898号公報
しかしながら、上記従来の製造方法では、n型領域とp型領域の繰り返し構造からなるスーパージャンクション構造を構成するために、ターゲットとなるトレンチJ3を形成するためのマスクのホト・エッチング工程およびトレンチエッチング工程と、p型層J6が埋め込まれるトレンチJ5を形成するためのマスクのホト・エッチング工程およびトレンチエッチング工程が必要になる。また、p型層J6を形成する際に、ターゲットとなるトレンチJ3がシリコン単結晶で埋め込まれるとターゲットとして認識できなくなるため、酸化膜J4で埋め込む必要があり、酸化膜J4をパターニングする際のホト・エッチング工程が必要になる。つまり、ホト・エッチング工程が3回とトレンチエッチング工程が2回必要になる。
したがって、製造工程の複雑化を招き、引いては製造コストを増大させることになる。このため、このような縦型半導体装置の形成に用いられるスーパージャンクション構造が備えられた半導体基板を簡単に製造できるようにする必要がある。
本発明は上記点に鑑みて、ドリフト層内にn型領域とp型領域がストライプ状に交互に繰り返し形成されたスーパージャンクション構造を有し、縦型半導体装置の製造に用いられる半導体基板の製造方法において、製造工程の簡略化を図ることを目的とする。
上記目的を達成するため、請求項1に記載の発明では、ドリフト層(2)の表面にマスク(20)を配置したのち、該マスク(20)をパターニングして、セル領域にスーパージャンクション構造を構成するためのトレンチ形成用の第1開口部(20b)を形成すると共に、セル領域の周辺領域に第1開口部(20b)よりも幅狭のターゲットとなるトレンチ形成用の第2開口部(20a)を形成する工程と、マスク(20)を用いたエッチングを行い、第1開口部(20b)および第2開口部(20a)を通じてドリフト層(2)にスーパージャンクション構造を構成するための第1トレンチ(2a)を形成すると共に該第1トレンチ(2a)よりも幅狭でターゲットとなる第2トレンチ(21)を形成する工程と、マスク(20)を除去したのち、第1トレンチ(2a)および第2トレンチ(21)内を含めた基板表面に酸化膜(22)を成膜することにより、第1トレンチ(2a)内に隙間を残しつつ第2トレンチ(21)内を該酸化膜(22)で埋め込む工程と、第1トレンチ(2a)内の酸化膜(22)をすべて除去しつつ、第2トレンチ(21)内の酸化膜(22)が残るように、酸化膜(22)をエッチングする工程と、第2トレンチ(21)内に酸化膜(22)が残った状態のまま第1トレンチ(2a)および第2トレンチ(21)内を含めて基板表面に第2導電型層(23)を成膜することで、ドリフト層(2)のうち第1トレンチ(2a)の間に位置する部分を第1導電型領域(2b)とし、第1トレンチ(2a)内に埋め込まれた第2導電型層(23)を第2導電型領域(3)とするスーパージャンクション構造を構成する工程と、を含むことを特徴としている。
このように、ターゲットとする第2トレンチ(21)とスーパージャンクション構造を形成するための第1トレンチ(2a)とを幅を変えて同時に形成したのち、酸化膜(22)を形成し、幅狭の第2トレンチ(21)が酸化膜(22)で埋め込まれるようにしつつ、幅広の第2トレンチ(2a)が酸化膜(22)で埋め込まれないようにしている。これにより、第1トレンチ(2a)から酸化膜(22)を除去したときに、第2トレンチ(21)内の酸化膜(22)を残すことができ、残された酸化膜(22)を利用してターゲットとなる段差を形成することが可能となる。
このようにすれば、第1トレンチ(2a)および第2トレンチ(21)の形成の際にホト・エッチング工程を1回とトレンチエッチング工程を1回行うだけで、第2トレンチ(21)によるターゲットを形成しつつ、第1導電型領域(2b)と第2導電型領域(3)の繰り返し構造からなるスーパージャンクション構造を形成することができる。したがって、スーパージャンクション構造を有する半導体基板の製造工程を簡略化することができる。
例えば、請求項2に記載したように、スーパージャンクション構造を構成する工程では、第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、第2トレンチ(21)内に多結晶シリコンもしくは単結晶シリコンからなるシリコン層(23a)を成長させる工程と、第2導電型層(23)の一部およびシリコン層(23a)を平坦化して酸化膜(22)を露出させ、第1トレンチ(2a)内に埋め込まれた第2導電型層(23)によって第2導電型領域(3)を構成する工程と、平坦化によって露出させられた酸化膜(22)の一部をエッチングし、第2トレンチ(21)に段差を形成する工程とを行うことにより、スーパージャンクション構造を構成することができる。
また、請求項3に記載したように、スーパージャンクション構造を構成する工程では、第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、第2トレンチ(21)内に多結晶シリコンからなるシリコン層(23a)を成長させる工程と、第2導電型層(23)の一部およびシリコン層(23a)を単結晶シリコンよりも多結晶シリコンの研磨速度を速くした条件で研磨することで平坦化を行い、第2トレンチ(21)に段差を残した状態で研磨を終了させると共に、第1トレンチ(2a)内に埋め込まれた第2導電型層(23)によって第2導電型領域(3)を構成する工程とを行うことによっても、スーパージャンクション構造を構成することができる。
このように、第2導電型層(23)の成長条件を酸化膜(22)の存在によって多結晶シリコンが成長する条件とすると共に、多結晶シリコンの研磨速度が単結晶シリコンの研磨速度よりも高くできる方法を採用することで、シリコン層(23a)が第1トレンチ(2a)内の第2導電型層(23)やドリフト層(2)よりも優先的に除去されるようにできる。このため、このような方法を採用すれば、研磨工程のみによって第2トレンチ(21)に段差を形成することができる。
さらに、請求項4に記載したように、スーパージャンクション構造を構成する工程では、第2導電型層(23)として第2導電型の単結晶シリコンを成膜しつつ、第2トレンチ(21)内を第2導電型層(23)を成長させずに空洞(24)とする工程と、第2導電型層(23)の一部およびシリコン層(23a)を平坦化し、第2トレンチ(21)に段差を残した状態で酸化膜(22)を露出させると共に、第1トレンチ(2a)内に埋め込まれた第2導電型層(23)によって第2導電型領域(3)を構成する工程とを行うことによっても、スーパージャンクション構造を構成することができる。
このように、第2導電型層(23)の成長条件を第2トレンチ(21)内にシリコンが成長しないような条件とすれば、第2導電型層(23)を形成したのち、第2導電型層(23)の平坦化工程を行うだけで、第2トレンチ(21)によるターゲットを形成しつつ、第1導電型領域(2b)と第2導電型領域(3)の繰り返し構造からなるスーパージャンクション構造を形成することができる。このような製造工程とすれば、平坦化工程後の酸化膜(22)の一部除去工程を行わなくても良くなるため、製造工程の更なる簡略化を図ることが可能となる。
例えば、請求項5に記載したように、第1トレンチ(2a)の幅を0.5〜20μmとし、第2トレンチ(21)の幅を0.1〜5μmとしつつ第1トレンチ(2a)の幅よりも狭くすることで、第1トレンチ(2a)内に隙間を残しつつ第2トレンチ(21)内を酸化膜(22)で埋め込むことができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第1実施形態にかかる縦型半導体装置として縦型MOSトランジスタが備えられた半導体装置の断面図を示す。 図1に示す縦型MOSトランジスタを備えた半導体装置の製造に用いられる半導体基板の製造工程を示した断面図である。 図2に続く、半導体基板の製造工程を示した断面図である。 本発明の第2実施形態にかかる半導体基板の製造工程を示した断面図である。 従来の縦型MOSトランジスタを備えた製造に用いられる半導体基板の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
本発明の第1実施形態について説明する。図1に、縦型半導体装置として縦型MOSトランジスタが備えられた半導体装置の断面図を示す。この半導体装置は、本実施形態で説明する半導体基板の製造方法によって製造された半導体基板を用いて製造されたものである。以下、この図を参照して、縦型MOSトランジスタを備えた半導体装置について説明する。
図1は、半導体装置のうち縦型MOSトランジスタが形成されるセル領域の一部を部分的に拡大した断面である。本実施形態では、縦型MOSトランジスタとして、トレンチゲート構造の反転型の縦型MOSトランジスタを適用している。
図1に示すように、単結晶シリコンなどの単結晶半導体で構成されたn+型基板1の一面を主表面、その反対側の面を裏面として、主表面上にはn-型ドリフト層2が形成されている。このn-型ドリフト層2には、紙面垂直方向を長手方向とする短冊状のトレンチ2aが等間隔に並べられて形成されており、このトレンチ2a内を埋め込むようにp型領域3が形成されている。これにより、n-型ドリフト層2のうちトレンチ2aの間に残された部分をn型領域2bとして、n型領域2bとp型領域3とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。
例えば、スーパージャンクション構造によって耐圧を600V程度見込む場合には、n-型ドリフト層2の深さが30〜50μmとされ、n型領域2bおよびp型領域3の幅は0.5〜10μmに設定される。
n型領域2bおよびp型領域3の表面には、p型ウェル領域4が形成されている。このp型ウェル領域4の表層部には、n-型ドリフト層2よりも高不純物濃度とされたソース領域となるn+型領域5が形成されていると共に、p型ウェル領域4よりも高不純物濃度とされたp+型コンタクト領域6が形成されている。
また、n+型領域5およびp型ウェル領域4を貫通してn型領域2bに達するように、紙面垂直方向を長手方向としたトレンチ7が形成されていると共に、トレンチ7の表面を覆うようにゲート絶縁膜8が形成されており、さらにゲート絶縁膜8の表面にトレンチ7を埋め込むようにゲート電極9が形成されることでトレンチゲート構造が構成されている。
なお、図1中には詳細な断面を示していないが、トレンチゲート構造を覆うように層間絶縁膜が形成されており、この層間絶縁膜に形成されたコンタクトホールを通じてソース電極となる表面電極10が形成されている。そして、ドレイン領域となるn+型基板1の裏面にドレイン電極となる裏面電極11が形成され、縦型MOSトランジスタが構成されている。
このように構成される縦型MOSトランジスタは、例えば、ゲート電極9に対してゲート電圧を印加していないときには、p型ウェル領域4の表層部にチャネルが形成されないため、表面電極10と裏面電極11の間の電流が遮断される。そして、ゲート電圧を印加すると、その電圧値に応じてp型ウェル領域4のうちトレンチ7の側面に接している部分の導電型が反転してチャネルが形成され、表面電極10と裏面電極11の間に電流を流すという動作を行う。
続いて、このように構成される縦型MOSトランジスタを備えた半導体装置の製造方法について、半導体装置の製造に用いられる半導体基板の製造方法と共に説明する。図2および図3は、図1に示す縦型MOSトランジスタを備えた半導体装置の製造工程を示した断面図である。この図を参照して説明する。なお、図2および図3では、半導体装置の製造工程のうち半導体基板の製造工程についてのみ図示しており、それ以降のデバイス形成工程に関しては従来と同様であるため省略してある。
〔図2(a)に示す工程〕
+型基板1の上にn-型ドリフト層2をエピタキシャル成長させる。そして、n-型ドリフト層2の表面にマスク20を形成したのち、ホト・エッチングによってパターニングする。これにより、マスク20のうちターゲット(アライメントマーク)の形成予定領域を開口させると共にスーパージャンクション構造におけるp型領域3の形成予定領域を開口させる。このとき、例えばターゲットの形成予定領域と対応する開口部20aの幅を0.1〜5μm、p型領域3の形成予定領域と対応する開口部20bの幅を0.5〜20μmとしつつ、ターゲットの形成予定領域と対応する開口部20aの幅がp型領域3の形成予定領域と対応する開口部20bの幅よりも小さくなるようにする。
そして、このマスク20を用いて選択エッチングを行い、開口部20a、20bを通じてn-型ドリフト層2を部分的に除去する。これにより、セル領域においてp型領域3が埋め込まれるトレンチ2aが形成されると共に、セル領域の周辺領域(例えばダイシング領域など)においてターゲットとなるトレンチ21が形成される。このとき、開口部20aの幅が開口部20bの幅よりも小さくされていることから、開口部20aを通じて除去される部分のエッチングレートが開口部20bを通じて除去される部分のエッチングレートよりも小さくなる。このため、トレンチ21の方がトレンチ2aよりも深さが浅く形成される。
〔図2(b)に示す工程〕
マスク20を除去したのち、ターゲットとなるトレンチ21を酸化膜22で埋め込む処理を行う。例えば、熱酸化を行うことでトレンチ2aおよびトレンチ21の内壁を含む基板表面全面に酸化膜22を形成することができる。熱酸化時に酸化膜22の堆積が熱酸化された部分のシリコンよりも大きくなることから、トレンチ21の内部を酸化膜22によって埋め込むことができる。また、CVD法によって酸化膜22を形成しても良い。なお、熱酸化によって酸化膜22を形成する場合には、犠牲酸化を行うことになり、トレンチ2aおよびトレンチ21を形成するときに発生したエッチングダメージを除去できるという効果も得ることができる。
〔図2(c)に示す工程〕
フッ酸等によって酸化膜22をエッチングする。このとき、p型領域3を形成するためのトレンチ2a内に関しては酸化膜22が完全に除去され、かつ、ターゲットとなるトレンチ21内に関しては酸化膜22が残りつつ若干表面に段差がついた位置でエッチングを止める。酸化膜22によって完全に埋め尽くされていないトレンチ2aに関しては、酸化膜22がトレンチ2a内からも同時にエッチングされるため、酸化膜22が短時間で完全に除去される。それに対して、酸化膜22によって埋め尽くされているトレンチ21に関しては、酸化膜22がトレンチ21の開口部側からしかエッチングされないため、酸化膜22が完全に除去されるまでに時間が掛かり、少なくともトレンチ2a内の酸化膜22が完全に除去される時間よりも長い時間となる。
〔図2(d)に示す工程〕
トレンチ2a内を含め基板表面全面に単結晶シリコンからなるp型層23をエピタキシャル成長等によって形成する。このとき、ターゲットとなるトレンチ21でのシリコン成長は、成長条件によって異なり、(1)酸化膜22の存在によって多結晶シリコンが成長する場合、(2)トレンチ側面からの成長によって単結晶シリコンが成長する場合、(3)シリコンが成長しない場合のいずれかとなる。本実施形態では、これらのうち(1)、(2)の成長条件に合わせ、トレンチ21内に多結晶シリコンもしくは単結晶シリコンを成長させるようにしている。
このため、図中に示したように、基板表面全面にp型層23が形成されるが、トレンチ21内においては多結晶シリコンもしくは単結晶シリコンからなるシリコン層23aが形成される。なお、ここでいう成長条件は、トレンチの幅やn-型ドリフト層2の結晶面(つまりn-型ドリフト層2が成長させられるn+型基板1の結晶面)などによって決まるため、それに応じて適宜設計される。
〔図3(a)、(b)に示す工程〕
CMP等の研磨もしくはエッチバック等による平坦化工程を行い、p型層23を平坦化する。このとき、図3(a)中破線で示すように、n-型ドリフト層2の表面が露出したのち、さらに多結晶シリコンもしくは単結晶シリコンからなるシリコン層23aが除去されるまで平坦化工程を行う。これにより、図3(b)に示すように、トレンチ21内の酸化膜22が露出した状態となる。
〔図3(c)に示す工程〕
フッ酸等によってエッチングし、トレンチ21内の酸化膜22を一部除去することで、ターゲットとして認識できる段差となるようにする。これにより、トレンチ21によるターゲットを形成しつつ、n-型ドリフト層2のうちトレンチ2aの間に残された部分をn型領域2bとし、n型領域2bとp型領域3とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。このようにして、スーパージャンクション構造が備えられた縦型MOSトランジスタの製造に用いられる半導体基板が完成する。
なお、ここでは図3(a)、(b)に示す工程において研磨を行ったのち、図3(c)に示す工程で酸化膜22の一部を除去してターゲットとして認識できる段差を形成するようにしたが、p型層23の成長条件が(1)酸化膜22の存在によって多結晶シリコンが成長する場合であれば、他の方法を採用することもできる。具体的には、ケミカル性の強い研磨剤を使用するなど、多結晶シリコンの研磨速度が単結晶シリコンの研磨速度よりも高くできる方法を採用すれば、その特性を利用してシリコン層23aがトレンチ2a内のp型層23やn-型ドリフト層2よりも優先的に除去されるようにできる。このため、このような方法を採用すれば、研磨工程のみによってトレンチ21に段差を形成することができる。
この後の工程については図示していないが、トレンチ21をターゲットとして、その後のデバイス形成工程、すなわち、p型ウェル領域4やn+型領域5、トレンチゲート構造や表面電極10および裏面電極11の形成工程などを従来と同様の手法によって行う。このような手法により、図1に示したn型領域2bとp型領域3の繰り返し構造からなるスーパージャンクション構造を有した縦型MOSトランジスタを製造することができる。
以上説明したように、本実施形態では、ターゲットとするトレンチ21とスーパージャンクション構造を形成するためのトレンチ2aとを幅を変えて同時に形成したのち、酸化膜22を形成し、幅狭のトレンチ21が酸化膜22で埋め込まれるようにしつつ、幅広のトレンチ2aが酸化膜22で埋め込まれないようにしている。これにより、トレンチ2aから酸化膜22を除去したときに、トレンチ21内の酸化膜22を残すことができ、残された酸化膜22を利用してターゲットとなる段差を形成することが可能となる。
このようにすれば、トレンチ2aおよびトレンチ21の形成の際にホト・エッチング工程を1回とトレンチエッチング工程を1回行うだけで、トレンチ21によるターゲットを形成しつつ、n型領域2bとp型領域3の繰り返し構造からなるスーパージャンクション構造を形成することができる。
したがって、スーパージャンクション構造を有する半導体基板の製造工程を簡略化することができる。これにより、縦型MOSトランジスタを有する半導体装置の製造工程の簡略化も図れ、この製造工程の簡略化に伴って、半導体装置の製造コストの削減を図ることも可能となる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型層23の成長条件および平坦化工程を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図4は、本実施形態の半導体基板の製造工程を示した断面図である。図4に示す工程は、第1実施形態で説明した図2(d)および図3(a)〜(c)に示す工程の代わりに行われる。本実施形態の半導体基板を製造工程では、この図に示す工程の他、図2(a)〜(c)に示す工程も行うことになるが、これらの工程に関しては第1実施形態と同様であるため、ここでは図示を省略している。
まず、図2(a)〜(c)に示す工程を行うことでトレンチ2aおよびトレンチ21を形成したのちトレンチ21内にのみ酸化膜22を残すようにする。そして、図4(a)に示す工程において、トレンチ2a内を含め基板表面全面に単結晶シリコンからなるp型層23をエピタキシャル成長等によって形成する。このとき、p型層23の成長条件を上述した(3)の条件、つまりシリコンが成長しない場合としている。ここでいう成長条件(3)も、トレンチの幅やn-型ドリフト層2の結晶面(つまりn-型ドリフト層2が成長させられるn+型基板1の結晶面)などによって決まるため、それに応じて適宜設計される。
このような場合、ターゲットとなるトレンチ21内にシリコンが成長しないため、トレンチ21内に、あるいはトレンチ21内およびトレンチ21から表面に延びるように空洞24が形成される。
そして、図4(b)に示す工程では、CMPもしくはエッチバック等による平坦化工程を行い、p型層23を平坦化する。このとき、n-型ドリフト層2の表面が露出する位置まで平坦化を行えば、トレンチ21内に段差が形成された状態となっているため、その後に、酸化膜22を部分的にエッチングするなどの工程を行わなくても良い。このようにして、スーパージャンクション構造が備えられた縦型MOSトランジスタの製造に用いられる半導体基板が完成する。
以上説明したように、p型層23の成長条件がトレンチ21内にシリコンが成長しないような条件とすれば、p型層23を形成したのち、p型層23の平坦化工程を行うだけで、トレンチ21によるターゲットを形成しつつ、n型領域2bとp型領域3の繰り返し構造からなるスーパージャンクション構造を形成することができる。このような製造工程とすれば、第1実施形態と同様の効果が得られると共に、平坦化工程後の酸化膜22の一部除去工程を行わなくても良くなるため、製造工程の更なる簡略化を図ることが可能となる。
(他の実施形態)
上記実施形態では、スーパージャンクション構造を構成するn型領域2bとp型領域3の長手方向とトレンチゲート構造を構成するトレンチ7の長手方向とが一致している場合を例に挙げて説明したが、必ずしも一致している必要は無い。例えば、n型領域2bとp型領域3の長手方向がトレンチ7の長手方向に対して垂直、もしくは一定の角度をなして形成されていても良い。
また、上記実施形態では、n+型基板1の上にn-型ドリフト層2をエピタキシャル成長させた後、セル領域に形成したトレンチ2a内にp型層3を形成することで、n型領域2bとp型領域3がストライプ状に交互に繰り返し形成された構造(カラム)を形成したが、n+型基板1の上にp-型ドリフト層をエピタキシャル成長させた後、セル領域に形成したトレンチ内にn型層を形成することで、n型領域とp型領域がストライプ状に交互に繰り返し形成された構造(カラム)を形成してもよい。
また、上記実施形態では、n+型領域5がソース領域として機能し、n+型基板1がドレイン領域として機能する縦型MOSトランジスタを例に挙げて説明したが、n+型基板1に代えてp+型基板を用いたIGBTについても、本発明を適用することができる。この場合、p+型基板の表面に直接n-型ドリフト層2が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。
また、上記では、第1導電型をn型、第2導電型をp型とするnチャネルタイプのMOSトランジスタやIGBTについて説明したが、素子を構成する各構成要素の導電型を反転させたpチャネルタイプのMOSトランジスタやIGBTに対しても、本発明を適用することができる。
さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。
1 n+型基板
2 n-型ドリフト層
2a トレンチ(第1トレンチ)
2b n型領域
3 p型領域
4 p型ウェル領域
5 n+型領域
6 p+型コンタクト領域
20 マスク
20a 開口部(第2開口部)
20b 開口部(第1開口部)
21 トレンチ(第2トレンチ)
22 酸化膜
23 p型層
23a シリコン層
24 空洞

Claims (5)

  1. 単結晶半導体で構成された第1導電型または第2導電型の基板(1)を用意する工程と、
    前記基板(1)の上に第1導電型または第2導電型のドリフト層(2)を形成する工程と、
    前記ドリフト層(2)の表面にマスク(20)を配置したのち、該マスク(20)をパターニングして、セル領域にスーパージャンクション構造を構成するためのトレンチ形成用の第1開口部(20b)を形成すると共に、前記セル領域の周辺領域に前記第1開口部(20b)よりも幅狭のターゲットとなるトレンチ形成用の第2開口部(20a)を形成する工程と、
    前記マスク(20)を用いたエッチングを行い、前記第1開口部(20b)および前記第2開口部(20a)を通じて前記ドリフト層(2)に前記スーパージャンクション構造を構成するための第1トレンチ(2a)を形成すると共に該第1トレンチ(2a)よりも幅狭で前記ターゲットとなる第2トレンチ(21)を形成する工程と、
    前記マスク(20)を除去したのち、前記第1トレンチ(2a)および前記第2トレンチ(21)内を含めた基板表面に酸化膜(22)を成膜することにより、前記第1トレンチ(2a)内に隙間を残しつつ前記第2トレンチ(21)内を該酸化膜(22)で埋め込む工程と、
    前記第1トレンチ(2a)内の前記酸化膜(22)をすべて除去しつつ、前記第2トレンチ(21)内の前記酸化膜(22)が残るように、前記酸化膜(22)をエッチングする工程と、
    前記第2トレンチ(21)内に前記酸化膜(22)が残った状態のまま前記第1トレンチ(2a)および前記第2トレンチ(21)内を含めて基板表面に第2導電型層(23)を成膜することで、前記ドリフト層(2)のうち前記第1トレンチ(2a)の間に位置する部分を第1導電型領域(2b)とし、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)を第2導電型領域(3)とするスーパージャンクション構造を構成する工程と、を含むことを特徴とする半導体基板の製造方法。
  2. 前記スーパージャンクション構造を構成する工程は、
    前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、前記第2トレンチ(21)内に多結晶シリコンもしくは単結晶シリコンからなるシリコン層(23a)を成長させる工程と、
    前記第2導電型層(23)の一部および前記シリコン層(23a)を平坦化して前記酸化膜(22)を露出させ、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、
    前記平坦化によって露出させられた前記酸化膜(22)の一部をエッチングし、前記第2トレンチ(21)に段差を形成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。
  3. 前記スーパージャンクション構造を構成する工程は、
    前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、前記第2トレンチ(21)内に多結晶シリコンからなるシリコン層(23a)を成長させる工程と、
    前記第2導電型層(23)の一部および前記シリコン層(23a)を単結晶シリコンよりも多結晶シリコンの研磨速度を速くした条件で研磨することで前記平坦化を行い、前記第2トレンチ(21)に段差を残した状態で研磨を終了させると共に、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。
  4. 前記スーパージャンクション構造を構成する工程は、
    前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜しつつ、前記第2トレンチ(21)内を前記第2導電型層(23)を成長させずに空洞(24)とする工程と、
    前記第2導電型層(23)の一部および前記シリコン層(23a)を平坦化し、前記第2トレンチ(21)に段差を残した状態で前記酸化膜(22)を露出させると共に、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。
  5. 前記第1トレンチ(2a)の幅は0.5〜20μmとされ、前記第2トレンチ(21)の幅は0.1〜5μmかつ前記第1トレンチ(2a)の幅よりも狭くされていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体基板の製造方法。
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