JP2011159917A - 半導体基板の製造方法 - Google Patents
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Abstract
【解決手段】ターゲットとするトレンチ21とスーパージャンクション構造を形成するためのトレンチ2aとを幅を変えて同時に形成したのち、酸化膜22を形成し、幅狭のトレンチ21が酸化膜22で埋め込まれるようにしつつ、幅広のトレンチ2aが酸化膜22で埋め込まれないようにする。これにより、トレンチ2aから酸化膜22を除去したときに、トレンチ21内の酸化膜22を残すことができ、残された酸化膜22を利用してターゲットとなる段差を形成することが可能となる。よって、トレンチ2aおよびトレンチ21の形成の際にホト・エッチング工程を1回とトレンチエッチング工程を1回行うだけで、トレンチ21によるターゲットを形成しつつ、n型領域2bとp型領域3の繰り返し構造からなるスーパージャンクション構造を形成できる。
【選択図】図2
Description
n+型基板J1の上にn-型ドリフト層J2をエピタキシャル成長させたのち、n-型ドリフト層J2の上に図示しないマスクを配置する。そして、ホト・エッチングによってマスクのうちターゲット(アライメントマーク)の形成予定領域を開口させたのち、マスクを用いた選択エッチングを行うことで、セル領域の周辺領域においてn-型ドリフト層J2に対してターゲットとなるトレンチJ3を形成する。
図示しないマスクを除去したのち、ターゲットとなるトレンチJ3内を含むn-型ドリフト層J2の表面全域に酸化膜J4をデポジションしたのち、ホト・エッチングによって酸化膜J4をパターニングし、トレンチJ3内およびその近傍のみに酸化膜J4を残す。
基板表面全面にレジスト等のマスクを配置した後、ホト・エッチングによりマスクのうちp型領域の形成予定領域を開口させる。このとき、トレンチJ3をターゲットとしてホト・エッチング時のマスク合わせを行っている。そして、マスクを用いた選択エッチングを行い、セル領域においてn-型ドリフト層J2に対してトレンチJ5を形成する。
図示しないマスクを除去したのち、トレンチJ5内を含め、基板表面全面にp型不純物をドーピングした単結晶シリコンからなるp型層J6を成膜する。
酸化膜J4をマスクとして、例えばCMP(Chemical Mechanical Polishing)研磨等による平坦化研磨を行い、トレンチJ5内にのみp型層J6を残し、p型領域J7を形成する。これにより、n-型ドリフト層J2のうちトレンチJ5とされなかった部分によって構成されるn型領域J8とトレンチJ5内に形成されたp型領域J7とがストライプ状に交互に繰り返し形成された構造が形成される。
トレンチJ3内およびその近傍に形成された酸化膜J4を除去することで、トレンチJ3を露出させ、再びターゲットとして認識できる段差を構成する。この後は、トレンチJ3をターゲットとして、その後のデバイス形成工程、すなわち、p型ウェル領域やソース領域となるn+型領域、ゲート構造や各種電極の形成工程などを行う。このような手法により、n型領域J8とp型領域J7の繰り返し構造からなるスーパージャンクション構造を有した縦型MOSトランジスタを製造している。
本発明の第1実施形態について説明する。図1に、縦型半導体装置として縦型MOSトランジスタが備えられた半導体装置の断面図を示す。この半導体装置は、本実施形態で説明する半導体基板の製造方法によって製造された半導体基板を用いて製造されたものである。以下、この図を参照して、縦型MOSトランジスタを備えた半導体装置について説明する。
n+型基板1の上にn-型ドリフト層2をエピタキシャル成長させる。そして、n-型ドリフト層2の表面にマスク20を形成したのち、ホト・エッチングによってパターニングする。これにより、マスク20のうちターゲット(アライメントマーク)の形成予定領域を開口させると共にスーパージャンクション構造におけるp型領域3の形成予定領域を開口させる。このとき、例えばターゲットの形成予定領域と対応する開口部20aの幅を0.1〜5μm、p型領域3の形成予定領域と対応する開口部20bの幅を0.5〜20μmとしつつ、ターゲットの形成予定領域と対応する開口部20aの幅がp型領域3の形成予定領域と対応する開口部20bの幅よりも小さくなるようにする。
マスク20を除去したのち、ターゲットとなるトレンチ21を酸化膜22で埋め込む処理を行う。例えば、熱酸化を行うことでトレンチ2aおよびトレンチ21の内壁を含む基板表面全面に酸化膜22を形成することができる。熱酸化時に酸化膜22の堆積が熱酸化された部分のシリコンよりも大きくなることから、トレンチ21の内部を酸化膜22によって埋め込むことができる。また、CVD法によって酸化膜22を形成しても良い。なお、熱酸化によって酸化膜22を形成する場合には、犠牲酸化を行うことになり、トレンチ2aおよびトレンチ21を形成するときに発生したエッチングダメージを除去できるという効果も得ることができる。
フッ酸等によって酸化膜22をエッチングする。このとき、p型領域3を形成するためのトレンチ2a内に関しては酸化膜22が完全に除去され、かつ、ターゲットとなるトレンチ21内に関しては酸化膜22が残りつつ若干表面に段差がついた位置でエッチングを止める。酸化膜22によって完全に埋め尽くされていないトレンチ2aに関しては、酸化膜22がトレンチ2a内からも同時にエッチングされるため、酸化膜22が短時間で完全に除去される。それに対して、酸化膜22によって埋め尽くされているトレンチ21に関しては、酸化膜22がトレンチ21の開口部側からしかエッチングされないため、酸化膜22が完全に除去されるまでに時間が掛かり、少なくともトレンチ2a内の酸化膜22が完全に除去される時間よりも長い時間となる。
トレンチ2a内を含め基板表面全面に単結晶シリコンからなるp型層23をエピタキシャル成長等によって形成する。このとき、ターゲットとなるトレンチ21でのシリコン成長は、成長条件によって異なり、(1)酸化膜22の存在によって多結晶シリコンが成長する場合、(2)トレンチ側面からの成長によって単結晶シリコンが成長する場合、(3)シリコンが成長しない場合のいずれかとなる。本実施形態では、これらのうち(1)、(2)の成長条件に合わせ、トレンチ21内に多結晶シリコンもしくは単結晶シリコンを成長させるようにしている。
CMP等の研磨もしくはエッチバック等による平坦化工程を行い、p型層23を平坦化する。このとき、図3(a)中破線で示すように、n-型ドリフト層2の表面が露出したのち、さらに多結晶シリコンもしくは単結晶シリコンからなるシリコン層23aが除去されるまで平坦化工程を行う。これにより、図3(b)に示すように、トレンチ21内の酸化膜22が露出した状態となる。
フッ酸等によってエッチングし、トレンチ21内の酸化膜22を一部除去することで、ターゲットとして認識できる段差となるようにする。これにより、トレンチ21によるターゲットを形成しつつ、n-型ドリフト層2のうちトレンチ2aの間に残された部分をn型領域2bとし、n型領域2bとp型領域3とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。このようにして、スーパージャンクション構造が備えられた縦型MOSトランジスタの製造に用いられる半導体基板が完成する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型層23の成長条件および平坦化工程を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記実施形態では、スーパージャンクション構造を構成するn型領域2bとp型領域3の長手方向とトレンチゲート構造を構成するトレンチ7の長手方向とが一致している場合を例に挙げて説明したが、必ずしも一致している必要は無い。例えば、n型領域2bとp型領域3の長手方向がトレンチ7の長手方向に対して垂直、もしくは一定の角度をなして形成されていても良い。
2 n-型ドリフト層
2a トレンチ(第1トレンチ)
2b n型領域
3 p型領域
4 p型ウェル領域
5 n+型領域
6 p+型コンタクト領域
20 マスク
20a 開口部(第2開口部)
20b 開口部(第1開口部)
21 トレンチ(第2トレンチ)
22 酸化膜
23 p型層
23a シリコン層
24 空洞
Claims (5)
- 単結晶半導体で構成された第1導電型または第2導電型の基板(1)を用意する工程と、
前記基板(1)の上に第1導電型または第2導電型のドリフト層(2)を形成する工程と、
前記ドリフト層(2)の表面にマスク(20)を配置したのち、該マスク(20)をパターニングして、セル領域にスーパージャンクション構造を構成するためのトレンチ形成用の第1開口部(20b)を形成すると共に、前記セル領域の周辺領域に前記第1開口部(20b)よりも幅狭のターゲットとなるトレンチ形成用の第2開口部(20a)を形成する工程と、
前記マスク(20)を用いたエッチングを行い、前記第1開口部(20b)および前記第2開口部(20a)を通じて前記ドリフト層(2)に前記スーパージャンクション構造を構成するための第1トレンチ(2a)を形成すると共に該第1トレンチ(2a)よりも幅狭で前記ターゲットとなる第2トレンチ(21)を形成する工程と、
前記マスク(20)を除去したのち、前記第1トレンチ(2a)および前記第2トレンチ(21)内を含めた基板表面に酸化膜(22)を成膜することにより、前記第1トレンチ(2a)内に隙間を残しつつ前記第2トレンチ(21)内を該酸化膜(22)で埋め込む工程と、
前記第1トレンチ(2a)内の前記酸化膜(22)をすべて除去しつつ、前記第2トレンチ(21)内の前記酸化膜(22)が残るように、前記酸化膜(22)をエッチングする工程と、
前記第2トレンチ(21)内に前記酸化膜(22)が残った状態のまま前記第1トレンチ(2a)および前記第2トレンチ(21)内を含めて基板表面に第2導電型層(23)を成膜することで、前記ドリフト層(2)のうち前記第1トレンチ(2a)の間に位置する部分を第1導電型領域(2b)とし、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)を第2導電型領域(3)とするスーパージャンクション構造を構成する工程と、を含むことを特徴とする半導体基板の製造方法。 - 前記スーパージャンクション構造を構成する工程は、
前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、前記第2トレンチ(21)内に多結晶シリコンもしくは単結晶シリコンからなるシリコン層(23a)を成長させる工程と、
前記第2導電型層(23)の一部および前記シリコン層(23a)を平坦化して前記酸化膜(22)を露出させ、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、
前記平坦化によって露出させられた前記酸化膜(22)の一部をエッチングし、前記第2トレンチ(21)に段差を形成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。 - 前記スーパージャンクション構造を構成する工程は、
前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜すると共に、前記第2トレンチ(21)内に多結晶シリコンからなるシリコン層(23a)を成長させる工程と、
前記第2導電型層(23)の一部および前記シリコン層(23a)を単結晶シリコンよりも多結晶シリコンの研磨速度を速くした条件で研磨することで前記平坦化を行い、前記第2トレンチ(21)に段差を残した状態で研磨を終了させると共に、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。 - 前記スーパージャンクション構造を構成する工程は、
前記第2導電型層(23)として第2導電型の単結晶シリコンを成膜しつつ、前記第2トレンチ(21)内を前記第2導電型層(23)を成長させずに空洞(24)とする工程と、
前記第2導電型層(23)の一部および前記シリコン層(23a)を平坦化し、前記第2トレンチ(21)に段差を残した状態で前記酸化膜(22)を露出させると共に、前記第1トレンチ(2a)内に埋め込まれた前記第2導電型層(23)によって前記第2導電型領域(3)を構成する工程と、を含んでいることを特徴とする請求項1に記載の半導体基板の製造方法。 - 前記第1トレンチ(2a)の幅は0.5〜20μmとされ、前記第2トレンチ(21)の幅は0.1〜5μmかつ前記第1トレンチ(2a)の幅よりも狭くされていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体基板の製造方法。
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