JP2007096139A - 半導体基板の製造方法 - Google Patents

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Abstract

【課題】トレンチをエピタキシャル膜にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる半導体基板の製造方法を提供する。
【解決手段】ｎ＋シリコン基板１の上に形成したｎ型エピタキシャル膜２に、複数のトレンチ４を、トレンチ幅Ｗｔよりも、隣接するトレンチ４間の間隔Ｌｔを大きく形成する。トレンチ４内を含めたエピタキシャル膜２上に、エピタキシャル膜２の不純物濃度よりも高濃度なｐ型エピタキシャル膜２３を、少なくともトレンチ４の埋め込みの最終工程において、ｐ型エピタキシャル膜２３の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ４の内部をｐ型エピタキシャル膜２３で埋め込む。
【選択図】図３

Description

本発明は、半導体基板の製造方法に関するものである。
トレンチ埋め込みエピタキシャル成長によりｐ／ｎコラム構造を形成する上で、ハロゲン化物ガス雰囲気でエッチングしたトレンチに対してエッチングガスとシラン系ガスの混合成長方式を用いることでトレンチの開口部が先に塞がるのを防止可能であることが提案されている（特許文献１）。
特開２００４−２７３７４２号公報
このように、エッチングガスの作用によりトレンチ開口部の塞がりを抑制できるが、反面、成長速度の低下を招く。従って、上記のトレンチ開口部の塞がりの抑制とは独立に成長速度を向上させる技術が必要となる。
本発明は、上記問題点に着目してなされたものであり、その目的は、トレンチをエピタキシャル膜にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる半導体基板の製造方法を提供することにある。
上記の課題を解決するために、請求項１に記載の発明では、第１導電型のシリコン基板の上に形成した第１導電型のエピタキシャル膜に、複数のトレンチを、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成する第１工程と、前記トレンチ内を含めた前記エピタキシャル膜上に、当該エピタキシャル膜の不純物濃度よりも高濃度な第２導電型のエピタキシャル膜を、少なくともトレンチの埋め込みの最終工程において、第２導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、前記トレンチの内部を前記第２導電型のエピタキシャル膜で埋め込む第２工程と、を有する半導体基板の製造方法を要旨とする。
この請求項１に記載の発明によれば、少なくともトレンチの埋め込みの最終工程において、第２導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチの内部を前記第２導電型のエピタキシャル膜で埋め込むことにより、トレンチ開口部の塞がりを抑制することができる。一方、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成することにより、成長速度を向上させることができる。
このようにして、トレンチをエピタキシャル膜にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる。
請求項２に記載のように、請求項１に記載の半導体基板の製造方法において、トレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくともトレンチの埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。
請求項３に記載のように、請求項１または２に記載の半導体基板の製造方法において、トレンチの幅を「Ｗｔ」、隣接するトレンチ間の間隔を「Ｌｔ」、第１導電型のエピタキシャル膜の不純物濃度を「Ｎｅ１」、埋め込み用の第２導電型のエピタキシャル膜の不純物濃度を「Ｎｅ２」としたとき、
Ｎｅ２×Ｗｔ＝Ｎｅ１×Ｌｔ
を満足させると、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体基板の製造方法において、第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
請求項５に記載のように、請求項１〜３のいずれか１項に記載の半導体基板の製造方法において、第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
請求項６に記載のように、請求項１〜３のいずれか１項に記載の半導体基板の製造方法において、第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴの断面図を示す。図２は、図１における素子部での要部拡大図である。
図２において、ドレイン領域となるｎ＋シリコン基板１の上にエピタキシャル膜２が形成されているとともに同エピタキシャル膜２の上にエピタキシャル膜３が形成されている。下側のエピタキシャル膜２においてトレンチ４が並設され、トレンチ４はエピタキシャル膜２を貫通してｎ＋シリコン基板１に達している。トレンチ４内にエピタキシャル膜５が埋め込まれている。トレンチ４内のエピタキシャル膜５の導電型はｐ型であるとともに、トレンチ４の横の領域６の導電型はｎ型である。このように横方向にｐ型領域（５）とｎ型領域６とが交互に配置され、これによりＭＯＳＦＥＴのドリフト層がｐ／ｎコラム構造の、いわゆるスーパージャンクション構造をなしている。
前述の上側のエピタキシャル膜３においてその表層部にはｐウエル層７が形成されている。エピタキシャル膜３にはゲート用トレンチ８が並設され、このトレンチ８はｐウエル層７よりも深く形成されている。トレンチ８の内面にはゲート酸化膜９が形成され、ゲート酸化膜９の内方にはポリシリコンゲート電極１０が配置されている。エピタキシャル膜３の上面においてトレンチ８と接する部位での表層部にはｎ＋ソース領域１１が形成されている。また、ｐ型エピタキシャル膜３の上面での表層部にはｐ＋ソースコンタクト領域１２が形成されている。さらに、エピタキシャル膜３でのｐウエル層７と前記エピタキシャル膜２（ドリフト層）との間にはｎ−バッファ領域１３がトレンチ８毎に形成され、このｎ−バッファ領域１３はトレンチ８の底面部を含み、かつ、ドリフト層でのｎ型領域６、およびｐウエル層７と接している。また、トレンチ８毎のｎ−バッファ領域１３の間はｐ−領域１４となっている。
ｎ＋シリコン基板１の下面にはドレイン電極（図示略）が形成され、ドレイン電極はｎ＋シリコン基板１と電気的に接続されている。また、エピタキシャル膜３の上面にはソース電極（図示略）が形成され、ソース電極はｎ＋ソース領域１１およびｐ＋ソースコンタクト領域１２と電気的に接続されている。
そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタ・オンとなる。トランジスタ・オン時においてはｐウエル層７でのゲート酸化膜９と接する部位に反転層が形成され、この反転層を通してソース・ドレイン間に電子が流れる（ｎ＋ソース領域１１→ｐウエル層７→ｎ−バッファ領域１３→ｎ型領域６→ｎ＋シリコン基板１）。また、逆バイアス印加時（ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態）においては、ｐ型領域（５）とｎ型領域６とのｐｎ接合部、ｎ−バッファ領域１３とｐ−領域１４とのｐｎ接合部、ｎ−バッファ領域１３とｐウエル層７とのｐｎ接合部から空乏層が広がり、ｐ型領域（５）およびｎ型領域６が空乏化して高耐圧化が図られる。
一方、図１において、素子部の周りの終端部においても横方向にｎ型領域６とｐ型領域（５）とが交互に配置されている。また、エピタキシャル膜３の上面での素子部よりも外周側においてはＬＯＣＯＳ酸化膜１５が形成されている。
次に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴの製造方法を説明する。
まず、図３（ａ）に示すように、ｎ＋シリコン基板１を用意し、その上にｎ型のエピタキシャル膜２を成膜する。そして、チップ外周部でのエピタキシャル膜２に複数のトレンチ２０を形成し、このトレンチ２０内にシリコン酸化膜２１を充填する。さらに、エピタキシャル膜２の上面を平坦化する。
引き続き、図３（ｂ）に示すように、ｎ型のエピタキシャル膜２の上にシリコン酸化膜２２を成膜し、このシリコン酸化膜２２に対し所定のトレンチが得られるように所定の形状にパターニングする。そして、シリコン酸化膜２２をマスクにしてｎ型のエピタキシャル膜２に対し異方性エッチング（ＲＩＥ）、または、アルカリ性異方性エッチング液（ＫＯＨ、ＴＭＡＨ等）によるウェットエッチングを行い、シリコン基板１に達するトレンチ４を形成する。このとき、複数のトレンチ４を、トレンチ幅Ｗｔよりも、隣接するトレンチ間の間隔Ｌｔを大きく形成する。
なお、トレンチのパターンについてはストライプでもドット（四角、六角等）でもよく、周期性があればよい。
引き続き、図３（ｃ）に示すように、マスクとして用いたシリコン酸化膜２２を除去する。更に、マスクとしての酸化膜２２の除去後に水素アニールを行うようにするとよい。そして、図３（ｄ）に示すように、トレンチ４の内面を含めてｎ型エピタキシャル膜２の上に、このｎ型エピタキシャル膜２の不純物濃度よりも高濃度なｐ型エピタキシャル膜２３を成膜して同エピタキシャル膜２３によりトレンチ４内を埋め込む。このトレンチ４の内部をエピタキシャル膜２３で埋め込む工程において、エピタキシャル膜２３の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。この混合エピを用いることにより、トレンチ底部からの順テーパー成長が行われる。具体的には、シリコンソースガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、フッ素（Ｆ２）、三フッ化塩素（ＣｌＦ３）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかを用いる。
また、エピタキシャル膜２３を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を９５０℃とする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を１１００℃とする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を１１５０℃とする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を１２００℃とする。また、成膜真空度が常圧から１００Ｐａの範囲とした場合において成膜温度の下限を８００℃とし、また、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲とした場合において成膜温度の下限を６００℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。
また、トレンチ４の幅Ｗｔと、隣接するトレンチ間の間隔Ｌｔと、ｎ型のエピタキシャル膜２の不純物濃度Ｎｅ１と、ｐ型のエピタキシャル膜２３の不純物濃度Ｎｅ２との関係として、Ｎｅ２×Ｗｔ＝Ｎｅ１×Ｌｔを満足させるようにする。
その後、エピタキシャル膜２３の上面側から平坦化研磨を行って図４（ａ）に示すようにエピタキシャル膜（ｎ型シリコン層）２を露出させる。これにより、横方向にｐ型領域（５）とｎ型領域６とが交互に配置される。また、チップ外周部のトレンチ２０内のシリコン酸化膜２１（図３（ｄ）参照）を除去する。
そして、図４（ｂ）に示すように、エピタキシャル膜２の上にｐ−型エピタキシャル膜２４を成膜する。さらに、図４（ｃ）に示すように、ｐ−型エピタキシャル膜２４におけるｎ型領域６に接する部分にｎ−バッファ領域１３をイオン注入にて形成する。このとき、チップ外周部に設けたトレンチ２０におけるエピタキシャル膜２４の上面には窪み２５が形成されており、この窪み２５をアライメントマークとして用いてフォトマスクと位置合わせする。
引き続き、図４（ｄ）に示すように、ｐ−型エピタキシャル膜２４の上にｐ−型エピタキシャル膜２６を成膜する。
その後、図１に示すように、ＬＯＣＯＳ酸化膜１５を形成する。また、素子部においてｐウエル層７、トレンチ８、ゲート酸化膜９、ポリシリコンゲート電極１０、ｎ＋ソース領域１１、ｐ＋ソースコンタクト領域１２を形成する。さらに、電極および配線を形成する。この素子部の形成において、ｎ＋ソース領域１１やｐ＋ソースコンタクト領域１２等をイオン注入にて形成する際に、図４（ｄ）においてチップ外周部に設けたトレンチ２０におけるエピタキシャル膜２６の上面には窪み２７が形成されており、この窪み２７をアライメントマークとして用いてフォトマスクと位置合わせする。
なお、ｎ型エピタキシャル膜２にトレンチ４を形成した後のエピタキシャル膜２３の成膜開始からトレンチ４の内部をエピタキシャル膜２３で埋め込むまでにおいて、エピタキシャル膜２３の成膜のためにシリコン基板（１，２）に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたが、広義には、トレンチ４の内部をエピタキシャル膜２３で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜２３の成膜のためにシリコン基板（１，２）に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いればよい。
このような製造工程において、図３（ｃ），（ｄ）に示す埋め込みエピ成膜工程について、図５（ａ），（ｂ），（ｃ）を用いて詳しく説明する。
図５（ａ）に示すように、ｎ＋シリコン基板１上に形成したエピタキシャル膜２にトレンチ４を形成した後に、図５（ｃ）に示すようにエピタキシャル膜２３によりトレンチ４内を埋め込む。このとき、図５（ｂ）に示すように、エピタキシャル膜２３の成膜条件として、トレンチ側面上に成長するエピタキシャル膜２３について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。つまり、トレンチ開口部での成長速度をｒｏとし、トレンチ開口部よりも深い部位での成長速度をｒｂとしたとき、ｒｏ＜ｒｂとする。
このようにして、トレンチ内部に成膜するエピタキシャル膜について、ハロゲン化物ガスを導入することによってトレンチ開口部の膜厚がトレンチ底部の膜厚より小さくなるように成膜する。これにより、トレンチ側面上のエピ膜に関してトレンチ底部よりトレンチ開口部の膜厚が小さくなり、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる（ボイドレスでの成膜が可能となる）。つまり、ボイドレス成膜により、スーパージャンクション構造（ｐ／ｎコラム構造）への逆バイアス印加時（ソースをグランド電位、ドレイン電位を正の電圧）の耐圧確保と接合リーク電流の抑制が可能となる。また、ボイドレス化（ボイドサイズの縮小）、耐圧歩留まりの向上、接合リーク歩留まりの向上を図ることができる。
特に、図３（ｄ）でのエピタキシャル膜２３を成膜する際に、トレンチのアスペクト比に応じて、次のようにする。
トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たすようにする。
トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにする。
トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
その根拠となる実験結果を図６，７，８に示す。図６，７，８において、横軸に塩化水素の標準流量Ｘ［ｓｌｍ］をとり、縦軸に成長速度Ｙ［μｍ／分］をとっている。図６はアスペクト比が「５」の場合であり、図７はアスペクト比が「１５」の場合であり、図８はアスペクト比が「２５」の場合である。図６，７，８において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図６においてはＹ＝０．２Ｘ＋０．１、図７においてはＹ＝０．２Ｘ＋０．０５、図８においてはＹ＝０．２Ｘであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図３（ｃ）に示すように、ｄ１／Ｗｔ、即ち、トレンチの深さ／トレンチの幅である。
次に、図９，１０，１１を用いて、トレンチ幅Ｗｔの影響について説明する。
図９に示すように、トレンチ幅Ｗｔが０．８μｍのサンプルと、トレンチ幅Ｗｔが３μｍのサンプルとを用意した。この場合、トレンチ４間の間隔Ｌｔとトレンチ幅Ｗｔの和（＝Ｗｔ＋Ｌｔ）は一定（同じ）である。
そして、この二つのサンプルに対しエピ成長を行った。その結果を図１０に示す。図１０において横軸に成膜時間をとり、縦軸には成長膜厚（正確には基板上面での膜厚）をとっている。
図１０において、縦軸の成長膜厚に関して、研磨代を確保する上で最低３μｍが必要となった場合において、この条件を満たすためには、Ｗｔ＝３μｍのサンプルでは成膜時間が２２０分必要である。これに対し、Ｗｔ＝０．８μｍのサンプルでは成膜時間が６０分でよい。つまり、成膜時間を１／３にすることができる。
このようにして、図１１に示すように、成膜ガスの流量とエッチングガス（ハロゲン化物ガス）の流量と成膜温度との関係において、成膜ガスの流量が大きいほど、エッチングガス（ハロゲン化物ガス）の流量が少ないほど、成膜温度が高いほど、トレンチ内にボイドが発生しやすい。逆に、成膜ガスの流量が少ないほど、エッチングガス（ハロゲン化物ガス）の流量が大きいほど、成膜温度が低いほど、トレンチ内にボイドが発生しにくい。これを考慮した上で、本実施形態では、ボイドの抑制と成長速度の向上を図っている。詳しくは、次のとおりである。
トレンチ内にエピタキシャル膜を埋め込み、高アスペクト比の拡散層を形成する半導体基板の製造方法として、特に、スーパージャンクション（ＳＪ−ＭＯＳ）用のドリフト層に適用するｐ／ｎコラムの製造方法として、混合エピでは、基板上面及びトレンチ開口部の成長速度が小さく、トレンチ底部から成長するため、底部幅が小さいほど、単位時間あたりの成長体積が大きく、高速で埋め込まれる。従って、図９に示すように、同一コラムピッチ（Ｗｔ＋Ｌｔ）であれば、
（ｉ）トレンチ構造条件として、トレンチ幅Ｗｔよりも、隣接するトレンチ４間の間隔Ｌｔを大きく形成する（Ｗｔ＜Ｌｔ）、
（ｉｉ）埋込エピ濃度条件として、ｎ型エピタキシャル膜２の濃度Ｎｅ１とｐ型エピタキシャル膜２３の濃度Ｎｅ２との関係において、ｎ型エピタキシャル膜２よりもｐ型エピタキシャル膜２３を濃くする（Ｎｅ２＞Ｎｅ１）、
（ｉｉｉ）埋込エピ濃度条件として、ｐ型エピタキシャル膜２３の濃度Ｎｅ２とトレンチ幅Ｗｔの和（＝Ｎｅ２×Ｗｔ）と、ｎ型エピタキシャル膜２の濃度Ｎｅ１と隣接するトレンチ４間の間隔Ｌｔの和（＝Ｎｅ１×Ｌｔ）を等しくする（Ｎｅ２×Ｗｔ＝Ｎｅ１×Ｌｔ）、
の３つの条件を満足すれば、高速でｐ／ｎコラムを形成したスーパージャンクション（ＳＪ−ＭＯＳ）が製造可能である。
また、基板面方位についても、混合エピの底部選択性から、図３（ｃ）に示すように、Ｓｉ（１１０）基板を用い、トレンチ側面がＳｉ（１１１）とする。あるいは、Ｓｉ（１００）基板を用い、トレンチ側面がＳｉ（１００）とする。このようにすることにより、埋め込み性に優れたものとなる。
上記実施形態によれば、以下のような効果を得ることができる。
（１）半導体基板の製造方法として、ｎ型（第１導電型）のシリコン基板１の上に形成したｎ型（第１導電型）のエピタキシャル膜２に、複数のトレンチ４を、トレンチ幅Ｗｔよりも、隣接するトレンチ４間の間隔Ｌｔを大きく形成する第１工程と、トレンチ４内を含めたエピタキシャル膜２上に、当該エピタキシャル膜２の不純物濃度よりも高濃度なｐ型（第２導電型）のエピタキシャル膜２３を、少なくともトレンチ４の埋め込みの最終工程において、ｐ型のエピタキシャル膜２３の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む第２工程と、を有している。
よって、少なくともトレンチ４の埋め込みの最終工程において、ｐ型のエピタキシャル膜２３の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込むことにより、トレンチ開口部の塞がりを抑制することができる。一方、トレンチ幅Ｗｔよりも、隣接するトレンチ間の間隔Ｌｔを大きく形成することにより、成長速度を向上させることができる。
このようにして、トレンチ４をエピタキシャル膜２３にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる。
（２）トレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む際の、少なくともトレンチ４の埋め込みの最終工程において、エピタキシャル膜２３の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。これにより、エピタキシャル膜２３によるトレンチ開口部での塞がりを抑制してトレンチ４内の埋め込み性を向上させることができる。
（３）トレンチ４の幅を「Ｗｔ」、隣接するトレンチ４間の間隔を「Ｌｔ」、ｎ型のエピタキシャル膜２の不純物濃度を「Ｎｅ１」、埋め込み用のｐ型のエピタキシャル膜２３の不純物濃度を「Ｎｅ２」としたとき、
Ｎｅ２×Ｗｔ＝Ｎｅ１×Ｌｔ
を満足するようにした。よって、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。
（４）第２工程でｐ型（第２導電型）のエピタキシャル膜を成膜する際に、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
トレンチのアスペクト比が１０未満の場合、
Ｙ＜０．２Ｘ＋０．１
を満たすようにし、
トレンチのアスペクト比が１０以上２０未満の場合、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにし、
トレンチのアスペクト比が２０以上の場合、
Ｙ＜０．２Ｘ
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
これまでの説明では第１導電型がｎ型、第２導電型がｐ型であったが、これを逆にして第１導電型がｐ型、第２導電型がｎ型としてもよい（具体的には、図１において基板１がｐ＋、領域（５）がｎ型、領域６がｐ型）。
実施の形態における縦型トレンチゲートＭＯＳＦＥＴの縦断面図。 図１における素子部での要部拡大図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ）は製造工程を説明するための半導体基板の断面図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 異なるトレンチ形状を説明する断面図。 成膜時間と成長膜厚の関係を示す図。 エピ成長時のトレンチ内の状況を説明するための断面図。
符号の説明
１…ｎ＋シリコン基板、２…エピタキシャル膜、４…トレンチ、５…エピタキシャル膜、６…ｎ型領域、２３…エピタキシャル膜。

Claims (6)

  1. 第１導電型のシリコン基板の上に形成した第１導電型のエピタキシャル膜に、複数のトレンチを、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成する第１工程と、
    前記トレンチ内を含めた前記エピタキシャル膜上に、当該エピタキシャル膜の不純物濃度よりも高濃度な第２導電型のエピタキシャル膜を、少なくともトレンチの埋め込みの最終工程において、第２導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、前記トレンチの内部を前記第２導電型のエピタキシャル膜で埋め込む第２工程と、
    を有することを特徴とする半導体基板の製造方法。
  2. トレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくともトレンチの埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記トレンチの幅を「Ｗｔ」、隣接するトレンチ間の間隔を「Ｌｔ」、第１導電型のエピタキシャル膜の不純物濃度を「Ｎｅ１」、埋め込み用の第２導電型のエピタキシャル膜の不純物濃度を「Ｎｅ２」としたとき、
    Ｎｅ２×Ｗｔ＝Ｎｅ１×Ｌｔ
    を満足するようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。
  4. 第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
    Ｙ＜０．２Ｘ＋０．１
    を満たすようにしたことを特徴とする請求項１〜３のいずれか１項に記載の半導体基板の製造方法。
  5. 第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
    Ｙ＜０．２Ｘ＋０．０５
    を満たすようにしたことを特徴とする請求項１〜３のいずれか１項に記載の半導体基板の製造方法。
  6. 第２工程で第２導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
    Ｙ＜０．２Ｘ
    を満たすようにしたことを特徴とする請求項１〜３のいずれか１項に記載の半導体基板の製造方法。
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DE102006045912A DE102006045912B4 (de) 2005-09-29 2006-09-28 Verfahren zur Fertigung einer Halbleitervorrichtung und Epitaxialwachstumseinrichtung
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KR1020070109881A KR100844481B1 (ko) 2005-09-29 2007-10-30 반도체 장치의 제조 방법
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010118536A (ja) * 2008-11-13 2010-05-27 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2011159917A (ja) * 2010-02-03 2011-08-18 Denso Corp 半導体基板の製造方法
JP2012064958A (ja) * 2011-10-28 2012-03-29 Denso Corp 半導体基板の製造方法
JP2013247146A (ja) * 2012-05-23 2013-12-09 Denso Corp 半導体装置の製造方法およびそれに用いられる半導体基板
WO2014174904A1 (ja) * 2013-04-25 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2015111386A1 (ja) * 2014-01-24 2015-07-30 株式会社デンソー 半導体装置の製造方法
WO2016194280A1 (ja) * 2015-05-29 2016-12-08 株式会社デンソー 半導体装置およびその製造方法
JP2018049928A (ja) * 2016-09-21 2018-03-29 株式会社デンソー 半導体装置およびその製造方法
JP2020181966A (ja) * 2019-04-26 2020-11-05 富士電機株式会社 炭化珪素基板の製造方法および炭化珪素基板
JP7303971B1 (ja) 2022-10-25 2023-07-06 彰一 高見澤 スーパージャンクション構造を有する半導体素子の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196573A (ja) * 1999-10-28 2001-07-19 Denso Corp 半導体基板とその製造方法
JP2004273742A (ja) * 2003-03-07 2004-09-30 Fuji Electric Holdings Co Ltd 半導体ウエハの製造方法
JP2005197497A (ja) * 2004-01-08 2005-07-21 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006073615A (ja) * 2004-08-31 2006-03-16 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196573A (ja) * 1999-10-28 2001-07-19 Denso Corp 半導体基板とその製造方法
JP2004273742A (ja) * 2003-03-07 2004-09-30 Fuji Electric Holdings Co Ltd 半導体ウエハの製造方法
JP2005197497A (ja) * 2004-01-08 2005-07-21 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006073615A (ja) * 2004-08-31 2006-03-16 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010118536A (ja) * 2008-11-13 2010-05-27 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2011159917A (ja) * 2010-02-03 2011-08-18 Denso Corp 半導体基板の製造方法
JP2012064958A (ja) * 2011-10-28 2012-03-29 Denso Corp 半導体基板の製造方法
JP2013247146A (ja) * 2012-05-23 2013-12-09 Denso Corp 半導体装置の製造方法およびそれに用いられる半導体基板
US9466675B2 (en) 2013-04-25 2016-10-11 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
WO2014174904A1 (ja) * 2013-04-25 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015159271A (ja) * 2014-01-24 2015-09-03 株式会社デンソー 半導体装置の製造方法
WO2015111386A1 (ja) * 2014-01-24 2015-07-30 株式会社デンソー 半導体装置の製造方法
CN107615492B (zh) * 2015-05-29 2020-09-29 株式会社电装 半导体装置及其制造方法
WO2016194280A1 (ja) * 2015-05-29 2016-12-08 株式会社デンソー 半導体装置およびその製造方法
JP2016225455A (ja) * 2015-05-29 2016-12-28 株式会社デンソー 半導体装置およびその製造方法
CN107615492A (zh) * 2015-05-29 2018-01-19 株式会社电装 半导体装置及其制造方法
JP2018049928A (ja) * 2016-09-21 2018-03-29 株式会社デンソー 半導体装置およびその製造方法
WO2018056357A1 (ja) * 2016-09-21 2018-03-29 株式会社デンソー 半導体装置およびその製造方法
JP2020181966A (ja) * 2019-04-26 2020-11-05 富士電機株式会社 炭化珪素基板の製造方法および炭化珪素基板
JP7283211B2 (ja) 2019-04-26 2023-05-30 富士電機株式会社 炭化珪素基板の製造方法および炭化珪素基板
JP7303971B1 (ja) 2022-10-25 2023-07-06 彰一 高見澤 スーパージャンクション構造を有する半導体素子の製造方法
WO2024089963A1 (ja) * 2022-10-25 2024-05-02 彰一 高見澤 スーパージャンクション構造を有する半導体素子の製造方法

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