KR100997153B1 - 반도체 기판 및 그 제조 방법 - Google Patents

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쇼이치 야마우치
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Abstract

애피택셜막을 평탄화하여 불순물 확산층을 형성한 후에도 얼라인먼트에 사용할 수 있는 얼라인먼트 마크가 형성된 반도체 기판을 제공한다. N+형 기판(1)의 얼라인먼트 영역에 트렌치(11)를 형성해 두고, 이 트렌치(11)를 이용하여 N-형층(2)을 형성한 후에 보이드(3)가 남도록 한다. 이 N+형 기판(1)에 형성한 보이드(3)를 얼라인먼트 마크로 이용하는 것이 가능해진다. 따라서, 이러한 반도체 기판을 이용하여 이후의 반도체 장치의 제조 공정의 얼라인먼트를 행할 수 있고, 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
애피택셜막, 평탄화, 불순물, 얼라인먼트, 보이드, 트렌치

Description

반도체 기판 및 그 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 3차원적인 구조가 될 MOSFET이나 수퍼정션 MOSFET과 같이 기판의 깊이 방향으로 고종횡비(aspect ratio)로 형성되는 트렌치를 이용한 반도체 장치의 제조에 적합한 반도체 기판과 그 제조 방법에 관한 것이다.
종래부터 트렌치를 이용한 3차원적인 구조가 될 MOSFET(예를 들어 특허 문헌 1 참조)이나 수퍼정션 MOSFET(예를 들어 특허 문헌 2 참조)과 같이 기판의 깊이 방향으로 고종횡비로 형성되는 트렌치를 이용한 반도체 장치가 알려져 있다. 이러한 구조의 반도체 장치에서는 트렌치 내에 에피택셜막을 매설함으로써 고종횡비의 불순물 확산층을 형성하는 것이 유효하다(예를 들어 특허 문헌 3, 4 참조).
특허 문헌 1: 일본 특허 공개 공보 2001-274398호
특허 문헌 2: 일본 특허 공개 공보 2003-124464호
특허 문헌 3: 일본 특허 공개 공보 2001-196573호
특허 문헌 4: 일본 특허 공개 공보 2005-317905호
발명의 개시
발명이 해결하고자 하는 과제
트렌치 내에 에피택셜막을 매설함으로써 고종횡비의 불순물 확산층을 형성하는 경우, 예를 들어 이하와 같은 제조 방법을 생각할 수 있다. 도 8은 그 제조 공정의 일례를 도시한 단면도이다.
먼저, 도 8(a)에 도시한 바와 같이, N+형 기판(101)의 표면에 N-형층(102)이 형성된 반도체 기판을 준비하고, 도 8(b)에 도시한 바와 같이 N-형층(102)의 디바이스 형성 영역에 대하여 도시하지 않은 마스크를 이용하여 복수의 고종횡비의 트렌치(103)를 형성한다. 이 때, 동시에 후공정에서의 얼라인먼트 마크로서 디바이스 형성 영역 바깥의 얼라인먼트 영역에도 트렌치(104)를 형성해 둔다. 그리고, 도 8(c)에 도시한 바와 같이 트렌치(103)를 매립하도록 불순물이 도핑되는 조건 하에서 에피택셜막(105)을 성장시킨다. 이후, 도 8(d)에 도시한 바와 같이 트렌치(103)의 상부에 형성된 에피택셜막(105)을 평탄화하여 단차를 없애는 평탄화 처리 공정을 행함으로써 불순물 확산층(106)이 형성된다.
이와 같이 트렌치(103) 내에 에피택셜막(105)을 매설함으로써 고종횡비의 불순물 확산층(106)을 형성하는 경우, 평탄화 처리 공정에서 에피택셜막(105)의 단차를 평탄화시키게 된다.
그러나, 에피택셜막(105)을 트렌치(103)에 매설할 때 얼라인먼트 영역에 형성된 트렌치(104)에도 매설되어, 평탄화 처리 공정후에 트렌치(104)의 단차도 없어진다. 그리고, 에피택셜막(105)이 하지(下地; base)가 되는 기판이나 실리콘층에 대하여 단결정으로 성장하기 때문에, 얼라인먼트 영역에 형성된 트렌치(104) 내에도 단결정의 불순물 확산층 만이 존재하게 된다. 이러한 단결정의 불순물 확산층에서는, 산화막이나 다결정 실리콘과 달리, 단결정으로 구성된 N+형 기판(101)이나 N-형층(102)과의 계면을 광학적으로 또는 레이저(He-Ne)에 의해 인식하기가 어렵다. 따라서, 얼라인먼트 영역에 형성한 트렌치(104)를 얼라인먼트 마크로서 이용하여 후공정에서의 얼라인먼트를 행할 수 없다는 문제가 있다.
한편, 종래의 반도체 기판의 제조 방법에 있어서는 미리 형성된 트렌치 내에 에피택셜막을 복수 회로 나누어 매립함으로써 고종횡비의 확산층을 형성하도록 되어 있으므로 그 종횡비를 높게 하려면 스스로 한계가 있었다. 그리고, 그 한계를 넘어 트렌치의 종횡비를 높게 하면, 트렌치 내의 매립 에피택셜막 내에 매립 불량(보이드)이 발생할 우려가 있고, 보이드가 발생하면 그 보이드의 상부에 있어서 플레이크 다운(flake down)이 발생하여 내압(耐壓, breakdown voltage)이 감소하여 소자 성능이 저하하는 문제가 있다.
특히, N형 영역과 P형 영역이 교대로 전류 방향에 대하여 수직하게 나란한 전술한 수퍼정션 구조(P/N 칼럼 구조)에 있어서 그 내압을 향상시키기 위해서는 트렌치 깊이를 깊게 할 필요가 있지만, 트렌치 깊이가 깊어짐에 따라 결과적으로 종횡비가 높아져 트렌치 내의 매립 에피택셜막 내에 매립 불량(보이드)이 발생하면, 매립 불량(보이드)에 기인하는 결정 결함의 발생에 따라 내압 접합 누설 수율의 저하를 초래하거나 트렌치의 매립 불량 부위에 레지스트가 남아 공정내 오염을 초래하는 사태가 발생한다.
본 발명의 제1 목적은 에피택셜막을 평탄화하여 불순물 확산층을 형성한 후에도 얼라인먼트에 이용할 수 있는 얼라인먼트 마크가 형성된 반도체 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제2 목적은 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 회피할 수 있는 반도체 기판의 제조 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
상기 제1 목적을 달성하기 위하여, 본 발명은, 단결정 반도체로 구성된 기판(1)과, 상기 기판(1)의 표면에 형성된 단결정으로 구성된 반도체층(2)을 가지며, 상기 기판(1) 중 디바이스 형성 영역과 다른 얼라인먼트 영역에, 상기 기판(1)에 얼라인먼트 마크가 될 보이드(3)가 형성되어 있는 것을 제1 특징으로 하고 있다.
이러한 구조의 반도체 기판에서는, 얼라인먼트 영역에 형성된 보이드를 단결정 반도체로 구성된 기판에 대하여 예를 들어 광학적으로 인식하는 것이 가능하기 때문에, 이 보이드를 얼라인먼트 마크로서 이용하여 반도체 기판에 구비된 반도체층에 트렌치를 형성하는 등, 3차원적인 구조를 갖는 MOSFET이나 수퍼정션 MOSFET과 같은 반도체 장치를 제조할 때의 얼라인먼트를 행하는 것이 가능해진다.
또한 본 발명은, 단결정 반도체로 구성된 기판(21)과, 상기 기판(21)의 표면 에 형성된 단결정으로 구성된 반도체층(22)을 가지며, 상기 반도체층 중 디바이스 형성 영역과 상이한 얼라인먼트 영역의 반도체층에 얼라인먼트 마크가 될 보이드(25)가 형성되어 있는 것을 제2 특징으로 하고 있다.
이와 같이 반도체층에 얼라인먼트 마크가 될 보이드가 형성된 구조에서도 상기 제1 특징과 동일한 효과를 얻을 수 있다.
또한 이들 경우에 있어서, 반도체층의 디바이스 형성 영역에는 트렌치(4, 23)를 형성하고, 상기 트렌치 내에 에피택셜 성장된 불순물 확산층(5, 24)을 형성한 상태의 반도체 기판으로 할 수도 있다.
또한, 보이드는 하나일 수도 복수일 수도 있으며, 예를 들어 등간격으로 복수 개 배치된 구성으로 하면 얼라인먼트 마크로서 형성된 보이드로서 인식이 용이해진다.
또한, 상기 제1 특징을 갖는 반도체 기판은, 예를 들어 단결정 반도체로 구성된 기판(1)을 준비하는 공정과, 상기 기판(1) 상에 상기 기판 중 디바이스 형성 영역과 다른 얼라인먼트 영역에 개구부가 형성된 마스크재(10)를 배치하는 공정과, 상기 마스크재(10)로 덮은 상태에서 상기 기판(1)을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(11)를 형성하는 공정과, 상기 얼라인먼트 마크 형성용 트렌치에 보이드(3)가 형성되도록 하면서, 상기 기판의 표면에 단결정으로 구성된 반도체층(2)을 형성하는 공정을 포함한 제조 방법으로 제조된다.
이 경우, 예를 들어 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 폭을 1∼50μm로 하는 것이 바람직하다.
또한, 상기 제2 특징을 갖는 반도체 기판은, 예를 들어 단결정 반도체로 구성된 기판(21)을 준비하는 공정과, 상기 기판의 표면에 단결정으로 구성된 반도체층(22)을 형성하는 공정과, 상기 반도체층 상에 상기 반도체층 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에 개구부가 형성된 제1 마스크재(30)를 배치하는 공정과, 상기 제1 마스크재로 덮은 상태에서 상기 반도체층을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(31)를 형성하는 공정과, 상기 제1 마스크재를 제거한 후, 상기 반도체층의 표면에 상기 반도체층 중 상기 디바이스 형성 영역에 개구부가 형성된 제2 마스크재(32)를 배치하는 공정과, 상기 제2 마스크재로 덮은 상태에서 상기 반도체층을 식각하고, 상기 디바이스 형성 영역에 디바이스용 트렌치(23)를 형성하는 공정과, 상기 제2 마스크재를 제거한 후, 상기 얼라인먼트 마크 형성용 트렌치에 보이드(25)가 형성되도록 하면서 상기 디바이스용 트렌치 안을 매설하도록 에피택셜막(33)을 형성하는 공정과, 상기 에피택셜막 중 상기 디바이스용 트렌치 바깥에 형성된 부분을 평탄화 처리하는 공정을 포함한 제조 방법에 의해 제조된다.
또한 여기서 설명한 바와 같이 디바이스 형성 영역에 디바이스용 트렌치를 형성하는 공정을 수행하기 전에 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치를 형성하는 공정을 수행하는 것이 아니라, 디바이스 형성 영역에 디바이스용 트렌치를 형성하는 공정을 수행한 후에 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치를 형성하는 공정을 수행할 수도 있다.
그리고 이들의 경우, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에 있 어서 상기 얼라인먼트 마크 형성용 트렌치의 깊이를 상기 디바이스용 트렌치의 폭보다 깊게 하는 것이 바람직하다. 이와 같이 하면, 얼라인먼트 마크 형성용 트렌치에 보이드가 형성되도록 하면서 디바이스용 트렌치 안을 매설하도록 에피택셜막을 형성하기가 용이해진다.
예를 들어 기판까지 식각되도록 상기 얼라인먼트 마크 형성용 트렌치를 깊게 할 수 있다.
더욱이, 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치를 형성함과 동시에, 디바이스 형성 영역에 디바이스용 트렌치를 형성하도록 할 수도 있다. 이와 같이 하면 반도체 기판의 제조 공정의 간략화를 도모하는 것이 가능해진다.
또한 이상 설명한 바와 같은 상기 제2 특징을 갖는 반도체 기판의 제조 방법에 있어서, 얼라인먼트 마크 형성용 트렌치의 폭을 디바이스용 트렌치의 폭보다 작게 하면 바람직하다. 이와 같이 하면, 얼라인먼트 마크 형성용 트렌치에 보이드가 형성되도록 하면서, 디바이스용 트렌치 안을 매설하도록 에피택셜막을 형성하는 것이 용이해진다.
또한, 상기 각 수단의 괄호 안의 부호는 후술하는 실시 형태에 기재된 구체적 수단과의 대응 관계를 나타내는 것이다.
청구항 13에 따른 발명은 상기 제2 목적을 달성하기 위한 것으로서, 도 7에 도시한 바와 같이, (a) 기판 본체(63) 표면에 제1 에피택셜막(61)을 성장시키는 공정과, (b) 이 제1 에피택셜막(61)을 부분적으로 식각하여 복수의 제1 트렌치(64)를 형성하는 공정과, (c) 상기 복수의 제1 트렌치(64)의 내부 전체 및 상기 복수의 제 1 트렌치(64) 이외의 상기 제1 에피택셜막의 표면에 제2 에피택셜막(62)을 성장시키는 공정과, (d) 상기 제2 에피택셜막(62)을 연마하여 상기 제1 에피택셜막(61)의 표면을 노출시킴과 동시에 상기 복수의 제1 트렌치(64)의 내부 전체에 매립된 상기 제2 에피택셜막(62)의 상면을 평탄하게 하는 공정과, (e) 평탄화된 상기 제2 에피택셜막(62)의 상면과 노출된 상기 제1 에피택셜막(61)의 표면에 상기 제1 에피택셜막(61)과 동일한 조성의 제3 에피택셜막(66)을 더 성장시키는 공정과, (f) 이 제3 에피택셜막(66) 중 상기 복수의 제1 트렌치(64)에 대응하는 부분을 식각하여 복수의 제2 트렌치(67)를 형성함으로써 상기 복수의 제1 트렌치(64)를 연장시키는 공정과, (g) 상기 복수의 제2 트렌치(67)의 내부 전체 및 상기 복수의 제2 트렌치(67) 이외의 상기 제3 에피택셜막(66)의 표면에 제4 에피택셜막(68)을 더 성장시키는 공정과, (h) 상기 제4 에피택셜막(68)을 연마하여 상기 제3 에피택셜막(66)의 표면을 노출시킴과 동시에 상기 복수의 제2 트렌치(67)의 내부 전체에 매립된 상기 제4 에피택셜막(68)의 상면을 평탄하게 하는 공정을 포함하는 반도체 기판의 제조 방법이다.
트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는지 여부에 관해서는 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)가 얕으면 얕을수록 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는 것이 알려져 있다.
이 청구항 13에 기재된 반도체 기판의 제조 방법에서는, 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 복수 회로 나누어 행하므로 트렌치(64, 67) 의 폭(A)에 대한 트렌치의 깊이(B)가 얕은 상태에서 에피택셜막(62, 68)의 매립을 행할 수 있고 복수의 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있다.
청구항 14에 따른 발명은, 청구항 13에 따른 발명으로서, 공정 (g) 이후에 공정 (d)부터 공정 (g)까지를 1회 또는 2회 이상 반복하는 것을 특징으로 한다.
이 청구항 14에 기재된 반도체 기판의 제조 방법에서는, 공정 (d)부터 공정 (g)까지를 3회 이상 반복하게 되어 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 것이라도 1회 당 에피택셜막의 매립을 행할 때의 트렌치의 폭(A)에 대한 트렌치의 깊이(B)를 얕게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 유효하게 회피할 수 있다.
발명의 효과
이상 설명한 바와 같이, 본 발명에 따르면, 기판 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에, 기판의 얼라인먼트 마크가 될 보이드를 형성하였다. 이 보이드는 단결정 반도체로 구성된 기판에 대하여 예를 들어 광학적으로 인식하는 것이 가능하기 때문에, 이 보이드를 얼라인먼트 마크로서 이용하여 반도체 기판에 구비된 반도체층에 트렌치를 형성하는 등 3차원적인 구조가 될 MOSFET이나 수퍼정션 MOSFET과 같은 반도체 장치를 제조할 때의 얼라인먼트를 행하는 것이 가능해진다. 이 경우, 반도체층 중 디바이스 형성 영역과 상이한 얼라인먼트 영역의 반도체층에 얼라인먼트 마크가 될 보이드를 형성하여도 동일한 효과를 얻을 수 있다.
또한 트렌치의 형성과 에피택셜막의 매립을 복수 회로 나누어 행하도록 하면, 에피택셜막의 매립을 행할 때의 트렌치의 폭에 대한 트렌치의 깊이를 얕게 할 수 있고, 복수의 트렌치의 내부에 보이드를 발생시키지 않고 에피택셜막으로 매립할 수 있다. 특히 트렌치의 형성과 에피택셜막의 매립을 3회 이상 반복하면, 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 것이라도 에피택셜막의 매립을 행할 때의 트렌치의 폭에 대한 트렌치의 깊이를 충분히 얕게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 발생하는 것을 유효하게 회피할 수 있다.
도 1은 본 발명의 제1 실시 형태의 반도체 기판의 단면 구조를 도시한 도면이다.
도 2는 도 1에 도시한 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
도 3은 본 발명의 제2 실시 형태의 반도체 기판의 단면 구조를 도시한 도면이다.
도 4는 도 3에 도시한 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
도 5는 본 발명의 제3 실시 형태에 따른 반도체 기판의 제조 공정을 포함하여, 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
도 6은 본 발명의 제4 실시 형태에 따른 반도체 기판의 제조 공정을 포함하여, 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
도 7은 본 발명의 제5 실시 형태의 반도체 기판의 제조 방법을 도시한 공정도이다.
도 8은 본 발명자들이 조사한 반도체 장치의 제조 공정을 도시한 단면도이다.
<부호의 설명>
1……N+형 기판, 2……N-형층,
3……보이드, 4……트렌치,
5……불순물 확산층, 6……N-형층,
10……마스크재, 11……트렌치,
12……산화막, 13……에피택셜막,
21……N+형 기판, 22……N-형층,
23……트렌치, 24……불순물 확산층,
25……보이드, 26……N-형층,
30……마스크재, 31……트렌치,
32……산화막, 33……에피택셜막,
60……반도체 기판, 61……제1 에피택셜막,
62……제2 에피택셜막, 63……기판 본체,
64……제1 트렌치, 66……제3 에피택셜막,
67……제2 트렌치, 68……제4 에피택셜막
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한, 이하의 각각의 실시 형태에 있어서, 서로 동일 혹은 균등한 부분에는 도면 중 동일한 부호를 붙였다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 대하여 설명한다. 도 1은 본 실시 형태의 반도체 기판의 단면도이다. 이 도면에 도시한 바와 같이, 단결정 실리콘으로 구성된 N+형 기판(1)의 표면에 단결정 실리콘으로 구성된 N-형층(2)이 형성됨으로써 반도체 기판이 구성되어 있다. 이 반도체 기판에는 N+형 기판(1)의 얼라인먼트 영역에, 구체적으로는 디바이스 형성 영역과 다른 위치의 N+형 기판(1)의 내부에 보이드(3)가 형성되어 있다. 이 보이드(3)는 예를 들어 등간격으로 복수 개 형성되어 있다.
이러한 구조의 반도체 기판에서는, 얼라인먼트 영역에 형성된 보이드(3)를 단결정 실리콘으로 구성된 N+형 기판(1)에 대하여 예를 들어 광학적으로 인식하는 것이 가능하기 때문에, 이 보이드(3)를 얼라인먼트 마크로서 이용하여 반도체 기판에 구비된 N-형층(2)에 트렌치를 형성하는 등 3차원적인 구조가 될 MOSFET이나 수퍼정션 MOSFET과 같은 반도체 장치를 제조할 때 얼라인먼트를 행하는 것이 가능해진다.
계속하여, 상기한 바와 같이 구성된 반도체 기판의 제조 방법을 포함하여 반도체 기판을 이용한 반도체 장치의 제조 방법에 대하여 설명한다. 도 2는 도 1에 도시한 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
먼저, 도 2(a)에 도시한 공정에서는 단결정 실리콘으로 구성된 N+형 기판(1)을 준비하고, N+형 기판(1)의 표면에 레지스트 등의 마스크재(10)를 배치한다. 그리고, 얼라인먼트 영역에 있어서 이 마스크재(10) 중 얼라인먼트 마크로 할 보이드(3)의 형성 예정 위치를 개구시킨다. 이에 따라 예를 들어 등간격으로 동일 폭의 개구부가 마스크재(10)에 형성된다.
계속하여, 도 2(b)에 도시한 공정에서는 마스크재(10)로 N+형 기판(1)을 덮은 상태에서 식각을 행하고, N+형 기판(1)의 얼라인먼트 영역에 예를 들어 등간격으로 나란한 동일 폭의 트렌치(11)를 형성한다. 이 때, 트렌치(11)의 폭을 50μm 이하, 깊이를 1μm 이상, N+형 기판(1)의 두께 이하로 하였다. 트렌치(11)의 식각은 예를 들어 RIE(Reactive Ion Etching)을 이용한 이방성 건식 식각일 수도 있고, TMAH나 KOH 등을 이용한 이방성 습식 식각일 수도 있다.
도 2(c)에 도시한 공정에서는 N+형 기판(1)의 표면에 N-형층(2)을 에피택셜 성장시킨다. 이 때, N+형 기판(1)에 형성한 트렌치(11) 내에서의 에피택셜 성장을 억제하면서 N+형 기판(1)의 표면에서의 에피택셜 성장을 촉진할 수 있도록 하고 있다.
예를 들어 에피택셜 성장의 반도체 소스 가스로서 모노실레인(SiH4), 다이실레인(Si2H6), 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용한다. 특히, 실리콘 소스 가스로서 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용하면 된다.
이 때, 트렌치(11) 내에는 에피택셜막이 성장하지 않는 조건으로 하는 것이 바람직한데, 트렌치(11)가 완전히 매립되지 않을 정도로 에피택셜막이 형성되는 것은 무방하다. 따라서, 트렌치(11) 중 에피택셜막이 형성되지 않은 영역이 보이드(3)로서 N+형 기판(1)의 표층부에 남는다.
도 2(d)에 도시한 공정에서는 N-형층(2)의 표면에 열산화 또는 CVD 등에 의한 산화막(12)을 마스크재로서 형성한 후, 디바이스 형성 영역의 산화막(12)의 원 하는 위치를 식각하여 개구시킨다. 이 때, 보이드(3)를 얼라인먼트 마크로서 이용하여 산화막(12)의 식각 마스크의 얼라인먼트를 행함으로써 산화막(12)의 원하는 위치를 정확하게 개구시키는 것이 가능해진다. 그리고, 산화막(12)을 마스크재로서 사용한 식각을 행하여 N-형층(2)에 등간격으로 배치된 복수 개의 트렌치(4)를 형성한다.
도 2(e)에 도시한 공정에서는 마스크재로서 이용한 산화막(12)을 제거한 후, 트렌치(4) 안이 매설되도록 예를 들어 P-형의 에피택셜막(13)을 형성한다. 이 때, N-형층(2)에 형성한 트렌치(4) 내에의 에피택셜막(13)의 성장이 촉진되는 반응 율속(律速; rate control)이 되는 조건으로 한다.
예를 들어 에피택셜 성장의 반도체 소스 가스(실리콘 소스 가스)로서 모노실레인(SiH4), 다이실레인(Si2H6), 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용함으로써 보다 매립된 에피택셜막 내의 보이드나 결함의 발생을 더욱 억제하는 것이 가능해진다. 특히, 실리콘 소스 가스로서 다이실레인(Si2H6), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용하면 된다. 또한 할로겐화합물(halide) 가스로서 염화수소(HCl), 염소(Cl2), 불소(F2), 3불화염소(ClF3), 불화수소(HF), 브롬화수소(HBr) 중 어느 하나를 실리콘 소스 가스와 혼합시켜 성막함으로써 보다 훨씬 매립된 에피택셜막 내의 보이드나 결함의 발생을 억제하는 것이 가능해진다.
이 때, 성막 온도의 상한값에 관해서는 반도체 소스 가스로서 모노실레인 또는 다이실레인을 사용한 경우에는 950℃, 다이클로로실레인을 사용한 경우에는 1100℃, 트라이클로로실레인을 사용한 경우에는 1150℃, 사염화실리콘을 사용한 경우에는 1200℃로 한다. 또한 성장 온도의 하한값에 관해서는 성막 진공도가 상압로부터 100Pa의 범위인 경우에는 800℃로 하고 성막 진공도가 100Pa부터 1×10-5Pa의 범위인 경우에는 600℃로 한다. 이와 같이 함으로써 결정 결함이 발생하지 않고 에피택셜 성장할 수 있음을 실험적으로 확인하였다.
이후, 도 2(f)에 도시한 공정에 있어서, 에피택셜막(13)의 단차를 없애기 위하여, 예를 들어 CMP(Chemical Mechanical Polishing)에 의한 평탄화 처리 공정을 행한다. 이에 따라 에피택셜막(13)이 트렌치(4) 내에 남아 불순물 확산층(5)이 형성된다.
그 후 예를 들어 도 2(g)의 공정에 나타낸 바와 같이 N-형층(2) 및 불순물 확산층(5) 상에 N-형층(6)을 성막하는 등 후공정으로서 남아 있는 반도체 장치의 제조 공정을 행함으로써 고종횡비의 트렌치(4)를 이용한 반도체 장치가 완성된다. 이 때에도 보이드(3)를 얼라인먼트 마크로서 이용하여 후공정에서의 포토리소그래피 공정에서의 얼라인먼트를 행함으로써 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 기판에서는, N+형 기판(1)에 형성한 보이드(3)를 얼라인먼트 마크로서 이용하는 것이 가능해진다. 따라서, 이러한 반도체 기판을 이용하여 그 후의 반도체 장치의 제조 공정, 예를 들어 도 2(f)에 형성한 트렌치(4)의 형성 공정 등에서 얼라인먼트를 행할 수 있고, 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 대하여 설명한다. 도 3은 본 실시 형태의 반도체 기판의 단면도이다. 이 도면에 도시한 바와 같이, 단결정 실리콘으로 구성된 N+형 기판(21)의 표면에 단결정 실리콘으로 구성된 N-형층(22)이 형성되고, 이 N-형층(22)에 대하여 형성한 트렌치(23) 내에 불순물 확산층(24)이 형성됨으로써 반도체 기판이 구성되어 있다. 이 반도체 기판에는 N-형층(22)의 얼라인먼트 영역에 있는 N-형층(22)의 내부에 보이드(25)가 형성되어 있다. 이 보이드(25)는 예를 들어 등간격으로 복수 개 형성되어 있다.
이러한 구조의 반도체 기판에서는 얼라인먼트 영역에 형성된 보이드(25)를 단결정 실리콘으로 구성된 N-형층(22)에 대하여 예를 들어 광학적으로 인식하는 것이 가능하기 때문에, 이 보이드(25)를 얼라인먼트 마크로서 이용하여 반도체 기판에 구비된 N-형층(22)에 트렌치(23)를 형성하는 등 3차원적인 구조가 될 MOSFET이나 수퍼정션 MOSFET과 같은 반도체 장치를 제조할 때의 얼라인먼트를 행하는 것이 가 능해진다.
계속하여, 상기와 같이 구성된 반도체 기판의 제조 방법을 포함하여 반도체 기판을 이용한 반도체 장치의 제조 방법에 대하여 설명한다. 도 4는 도 3에 도시한 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
먼저, 도 4(a)에 도시한 공정에서는 단결정 실리콘으로 구성된 N+형 기판(21)을 준비하고, N+형 기판(21)의 표면에 N-형층(22)을 에피택셜 성장시킨다. 그리고, N-형층(22)의 표면에 레지스트 등의 마스크재(30)를 배치한다. 그리고, 얼라인먼트 영역에 있어서, 이 마스크재(30) 중 얼라인먼트 마크로 할 보이드(25)의 형성 예정 위치를 개구시킨다. 이에 따라 예를 들어 등간격으로 동일한 폭의 개구부가 마스크재(30)에 형성된다.
계속하여, 도 4(b)에 도시한 공정에서는 마스크재(30)로 N-형층(22)을 덮은 상태에서 식각을 행하고, N-형층(22)의 얼라인먼트 영역에, 예를 들어 등간격으로 나란한 동일 폭의 트렌치(31)를 형성한다. 이 때, 적어도 트렌치(31)의 폭이 트렌치(23)의 폭보다 작아지는 조건(예를 들어 1∼50μm 미만)과 트렌치(31)가 트렌치(23)보다 깊어지는 조건(예를 들어 1∼50μm 이상) 중 어느 하나의 조건을 만족하도록 하였다. 본 실시 형태의 경우, 트렌치(31)의 폭을 트렌치(23)의 폭보다 작 게 하면서 N+형 기판(21)까지 식각되는 깊이가 되도록 트렌치(31)를 형성함으로써 트렌치(23)보다 깊어지도록 하였다. 이 때의 트렌치(31)의 식각은 예를 들어 RIE를 이용한 이방성 건식 식각일 수도 있고, TMAH나 KOH 등을 이용한 이방성 습식 식각일 수도 있다.
도 4(c)에 도시한 공정에서는 마스크재(30)를 제거한 후, N-형층(22)의 표면에 열산화 혹은 CVD 등에 의한 산화막(32)을 마스크재로서 형성한다. 이 때, N-형층(22)의 표면뿐만 아니라, 트렌치(31)의 내부까지 산화막(32)이 형성될 수도 있다. 이 경우, 산화막(32)이 트렌치(31)의 내부 전역에 형성될 수도 있고 일부에만 형성될 수도 있다. 이후, 디바이스 형성 영역에 있어서, 산화막(32)의 원하는 위치를 식각하여 개구시킨다. 이 때, 트렌치(31)를 얼라인먼트 마크로서 이용하여 산화막(32)의 식각 마스크의 얼라인먼트를 행함으로써 산화막(32)의 원하는 위치를 정확하게 개구시키는 것이 가능해진다. 그리고, 산화막(32)을 마스크재로서 이용한 식각을 행하여 N-형층(22)에 등간격으로 배치된 복수 개의 트렌치(23)를 형성한다.
도 4(d)에 도시한 공정에서는 산화막(32)을 제거한다. 이 때, 트렌치(31) 내에 배치된 산화막(32)의 제거가 불완전하여도 무방하다. 그리고, N-형층(22)에 형성된 트렌치(23) 안이 매설되도록, 예를 들어 P-형의 에피택셜막(33)을 형성한 다. 이 때, N-형층(22)에 형성한 트렌치(23) 내에의 에피택셜막(33)의 성장이 촉진되는 반응 율속이 되는 조건으로 한다. 이 조건은 전술한 제1 실시 형태의 도 2(e)의 공정과 동일하다.
이에 따라 트렌치(23) 안이 에피택셜막(33)으로 매설되는데, 트렌치(31)에 관해서는 트렌치(23)보다 폭이 작게 되어 있거나 트렌치(23)보다 깊게 되어 있기 때문에 트렌치(31)가 에피택셜막(33)으로 완전히 매설되지 않고 보이드(25)로서 남는다.
이후, 도 4(e)에 도시한 공정에 있어서, 에피택셜막(33)의 단차를 없애기 위하여 예를 들어 CMP에 의한 평탄화 처리 공정을 행한다. 이에 따라 에피택셜막(33)이 트렌치(23) 내에 남아 불순물 확산층(24)이 형성된다.
그리고, 예를 들어 도 4(f)의 공정에 나타낸 바와 같이 제1 실시 형태의 도 2(g)의 공정과 마찬가지로, N-형층(22) 및 불순물 확산층(24) 상에 N-형층(26)의 막을 형성하는 등 후공정으로서 남아 있는 반도체 장치의 제조 공정을 행함으로써 고종횡비의 트렌치(23)를 이용한 반도체 장치가 완성된다. 이 때에도, 보이드(25)를 얼라인먼트 마크로서 이용하여 후공정에서의 포토리소그래피 공정에서의 얼라인먼트를 행함으로써 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 기판에서는, N-형층(22)에 형성한 보이드(25)를 얼라인먼트 마크로서 이용하는 것이 가능해진다. 따라서, 이 러한 반도체 기판을 이용하여 그 이후의 반도체 장치의 제조 공정의 얼라인먼트를 취할 수 있고, 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 대하여 설명한다. 본 실시 형태는 제2 실시 형태에 나타낸 얼라인먼트 마크로서 이용할 보이드(25)를 형성하기 위한 트렌치(31)와 고종횡비의 불순물 확산층(24)을 형성하기 위한 트렌치(23)를 동시에 형성하는 것이다. 따라서, 이하, 본 실시 형태 중 제2 실시 형태와 다른 점에 대하여 설명하는데, 그 이외의 것에 관해서는 제2 실시 형태와 동일하기 때문에 설명을 생략한다.
도 5는 본 실시 형태의 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
먼저, 도 5(a)에 도시한 공정에서는 전술한 도 4(a)와 동일한 공정을 행하여 N+형 기판(21)의 표면에 N-형층(22)을 형성하고, N-형층(22)의 표면에 마스크재(30)를 더 배치한다. 그리고, 얼라인먼트 영역에 있어서, 마스크재(30) 중 얼라인먼트 마크로 할 보이드(25)의 형성 예정 위치를 개구시킴과 아울러 디바이스 형성 영역에 있어서 마스크재(30) 중 트렌치(23)의 형성 예정 위치를 개구시킨다.
계속하여, 도 5(b)에 도시한 공정에서는 마스크재(30)로 N-형층(22)을 덮은 상태에서 식각을 행하고, N-형층(22)의 얼라인먼트 영역에 트렌치(31)를 형성함과 동시에, N-형층(22)의 디바이스 형성 영역에 트렌치(23)를 형성한다. 이 때, 트렌치(31)의 폭이 트렌치(23)의 폭보다 작아지도록(예를 들어 1∼50μm 미만) 한다.
도 5(c)에 도시한 공정에서는 마스크재(30)를 제거한 후, N-형층(22)에 형성된 트렌치(23) 안이 매설되도록, 예를 들어 P-형의 에피택셜막(33)을 형성한다. 이 때, N-형층(22)에 형성한 트렌치(23) 내에의 에피택셜막(33)의 성장이 촉진되는 반응 율속이 되는 조건으로 한다. 이 조건은 전술한 제1 실시 형태의 도 2(e)의 공정과 동일하다.
이에 따라 트렌치(23) 안이 에피택셜막(33)으로 매설되는데, 트렌치(31)에 관해서는 트렌치(23)보다 폭이 작게 되어 있기 때문에 트렌치(31)가 에피택셜막(33)으로 완전히 매설되지 않고 보이드(25)로서 남는다.
이후, 도 5(d)에 도시한 공정에 있어서, 도 4(e)와 동일한 공정을 행함으로써 불순물 확산층(24)이 형성된다.
그리고 예를 들어 도 5(e)의 공정에 나타낸 바와 같이, 제1 실시 형태의 도 2(g)의 공정과 마찬가지로 N-형층(22) 및 불순물 확산층(24) 상에 N-형층(26)의 막을 형성하는 등 후공정으로 남아 있는 반도체 장치의 제조 공정을 행함으로써 고종횡비의 트렌치(23)를 이용한 반도체 장치가 완성된다.
이상 설명한 바와 같이, 본 실시 형태에서는 얼라인먼트 마크로서 사용할 보이드(25)를 형성하기 위한 트렌치(31)와 고종횡비의 불순물 확산층(24)을 형성하기 위한 트렌치(23)를 동시에 형성하였다. 따라서, 얼라인먼트 마크가 될 보이드(25)만을 형성하기 위해 필요한 공정을 없앨 수 있고, 반도체 기판 및 반도체 장치의 제조 공정의 간략화를 도모하는 것이 가능해진다.
(제4 실시 형태)
본 발명의 제4 실시 형태에 대하여 설명한다. 본 실시 형태는 제2 실시 형태에 개시한 얼라인먼트 마크로서 사용할 보이드(25)를 형성하기 위한 트렌치(31)를 고종횡비의 불순물 확산층(24)을 형성하기 위한 트렌치(23) 이후에 형성하는 것이다. 따라서, 이하, 본 실시 형태 중 제2 실시 형태와 다른 점에 대하여 설명하는데, 그 이외의 것에 관해서는 제2 실시 형태와 동일하기 때문에 설명을 생략한다.
도 6은 본 실시 형태의 반도체 기판의 제조 공정을 포함하여 그 제조 공정에 의해 제조된 반도체 기판을 이용한 반도체 장치의 제조 공정을 도시한 단면도이다.
먼저, 도 6(a)에 도시한 공정에서는 전술한 도 4(a)와 동일한 공정을 행하여 N+형 기판(21)의 표면에 N-형층(22)을 형성한다. 또한, 도 4(c)와 동일한 공정을 행하여 N-형층(22)의 표면에 마스크재가 될 산화막(32)을 배치한 후, 디바이스 형성 영역에 있어서 산화막(32) 중 트렌치(23)의 형성 예정 위치를 개구시킨다.
계속하여, 도 6(b)에 도시한 공정에서는 산화막(32)으로 N-형층(22)을 덮은 상태에서 식각을 행하여 N-형층(22)의 디바이스 형성 영역에 트렌치(23)를 형성한 다.
다음 도 6(c)에 도시한 공정에서는 산화막(32)을 제거한 후, 도 4(a)과 동일한 공정에 의해 N-형층(22)의 표면에 마스크재(30)를 형성한다. 이 때, N-형층(22)의 표면뿐만 아니라 트렌치(23)의 내부까지 마스크재(30)가 형성될 수도 있다. 이 경우, 마스크재(30)가 트렌치(31)의 내부 전역에 형성될 수도 있고 일부에만 형성될 수도 있다. 이후, 얼라인먼트 영역에 있어서, 마스크재(30)의 원하는 위치를 식각하여 개구시킨 후, 마스크재(30)로 N-형층(22)을 덮은 상태에서 식각을 행함으로써 N-형층(22)에 등간격으로 배치된 복수 개의 트렌치(31)를 형성한다.
이후, 도 6(d)에 도시한 공정에 있어서, 도 4(d)와 동일한 공정을 행함으로써 트렌치(23) 안을 에피택셜막(33)으로 매설함과 아울러 얼라인먼트 마크가 될 보이드(25)를 형성하고, 도 6(e), (f)에 도시한 공정에 있어서 도 4(e), (f)와 동일한 공정을 행하고, 후공정으로서 남아 있는 반도체 장치의 제조 공정을 더 행함으로써 고종횡비의 트렌치(23)를 이용한 반도체 장치가 완성된다. 이 때에도 보이드(25)를 얼라인먼트 마크로서 이용하여 후공정에서의 포토리소그래피 공정에서의 얼라인먼트를 행함으로써 반도체 장치를 구성하는 각 요소를 원하는 위치에 정확하게 형성하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시 형태와 같이 얼라인먼트 마크로서 사용할 보이드(25)를 형성하기 위한 트렌치(31)를 고종횡비의 불순물 확산층(24)을 형성하기 위한 트렌치(23) 이후에 형성할 수도 있다.
(다른 실시 형태)
상기 제1 실시 형태에 있어서, 반도체 기판으로서 도 1에 도시한 구조, 구체적으로는 N+형 기판(1)의 표면에 N-형층(2)을 형성한 상태의 구조를 예로 들어 설명하였으나, 반도체 기판으로서 도 2(f)의 공정까지를 행한 것, 즉 트렌치(4)에 불순물 확산층(5)을 형성한 것을 이용할 수도 있다. 마찬가지로, 제2 실시 형태에서는 트렌치(23)를 형성하기 전의 상태, 즉 도 4(b)에 도시한 공정까지를 행한 것을 반도체 기판으로서 이용할 수도 있다.
더욱이, 상기 각 실시 형태에서는 디바이스 형성 영역에 형성되는 트렌치(4, 23)에 대하여 불순물 확산층(5, 24)을 한 층만 형성하는 경우를 예로 들어 설명하였으나, 이것이 복수의 도전형층 혹은 복수의 농도가 다른 층으로 구성되어 있어도 무방하다.
상기 각 실시 형태에서는 N+형 기판(1, 21) 상에 N-형층(2, 22)을 형성하는 것에 대하여 설명하였으나, 이는 도전형에 한정되지 않는다. 예를 들어 반도체 기판 및 그 위에 형성하는 반도체층이 모두 P형일 수도 있고, 이들이 각각 별도의 도전형이어도 무방하다.
(제5 실시 형태)
다음 본 발명의 제5 실시 형태를 설명한다.
도 7에 도시한 바와 같이 반도체 기판은 N+형의 기판 본체(63)를 구비하며, 이 기판 본체(63) 표면에는 에피택셜막(61, 66)이 형성된다. 기판 본체(63)는 인, 비소, 안티몬 등의 불순물이 도핑된 N+형의 실리콘 단결정 기판이며, 에피택셜막(61, 66)은 인, 비소, 안티몬 등의 불순물이 도핑된 N형 실리콘 단결정층이다. 이 에피택셜막(61, 66)은 부분적으로 식각 제거되며, 소정의 간격을 두고 리브형의 복수의 에피택셜막(61, 66)이 기판 본체(63)의 표면에 각각 형성되고, 복수의 에피택셜막(61, 66) 사이의 트렌치(64, 67)에는 붕소, 갈륨, 인듐 등의 불순물이 도핑된 P형 실리콘 단결정으로 이루어지는 에피택셜막(62, 68)이 매립된다.
이러한 반도체 장치에서의 본 발명의 제조 방법에 대하여 설명한다. 먼저, 도 7(a)에 도시한 바와 같이, N+형의 기판 본체(63)를 준비하고, 그 위에 N형의 제1 에피택셜막(61)을 형성한다. 구체적으로는, 기판 본체(63)의 표면에 원료 가스로서 실레인 가스를 공급하면서 기상 성장법에 의해 400∼1200℃의 온도 범위에서 제1 에피택셜막(61)을 성장시킨다.
다음 도 7(b)에 도시한 바와 같이 이 제1 에피택셜막(61)을 부분적으로 식각하여 복수의 제1 트렌치(64)를 형성한다. 구체적으로는, N형 제1 에피택셜막(61) 상에 도시하지 않은 실리콘 산화막을 성막하고, 이 실리콘 산화막에 대하여 소정의 트렌치를 얻을 수 있도록 소정의 형상으로 패터닝한다. 그리고, 이 패터닝된 실리콘 산화막을 마스크로 하여 N형의 제1 에피택셜막(61)에 대하여 이방성 식각(RIE) 또는 알칼리성 이방성 식각액(KOH, TMAH 등)에 의한 습식 식각을 행하여 복수의 제1 트렌치(64)를 형성한다. 그 후 마스크로서 사용한 도시하지 않은 실리콘 산화막을 제거한다. 이와 같이 하여 이 기판 본체(63) 표면에 소정의 간격을 두고 리브 형의 복수의 제1 에피택셜막(61)을 각각 형성함과 아울러, 그 복수의 제1 에피택셜막(61) 사이에 복수의 제1 트렌치(64)를 각각 형성한다.
다음 도 7(c)에 도시한 바와 같이, 복수의 제1 트렌치(64)의 내부 전체 및 복수의 제1 트렌치(64) 이외의 제1 에피택셜막(61)의 표면에 제2 에피택셜막(62)을 성장시킨다. 구체적으로는, 복수의 제1 트렌치(64)의 내면을 포함하여 제1 에피택셜막(61) 상에 원료 가스를 공급하면서, 기상 성장법에 의해 400∼1150℃의 온도 범위에서 제2 에피택셜막(62)을 성막하고, 그 제2 에피택셜막(62)에 의해 복수의 제1 트렌치(64) 안을 매립한다. 이 복수의 제1 트렌치(64)의 내부를 제2 에피택셜막(62)으로 매립하는 공정에 있어서, 적어도 매립 최종 공정에 있어서, 제1 에피택셜막(61)의 형성을 위하여 공급하는 원료 가스로서 반도체 소스 가스와 할로겐 화합물 가스와의 혼합 가스를 사용하는 것이 바람직하다. 여기서, 반도체 소스 가스로는 모노실레인(SiH4), 다이실레인(Si2H6), 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 등을 들 수 있다. 특히, 반도체 소스 가스로서 다이클로로실레인(SiH2Cl2), 트라이클로로실레인(SiHCl3), 사염화실리콘(SiCl4) 중 어느 하나를 사용하는 것이 바람직하다. 할로겐 화합물 가스로는 염화수소(HCl), 염소(Cl2), 불소(F2), 3불화염소(ClF3), 불화수소(HF), 브롬화 수소(HBr) 중 어느 하나를 사용하는 것이 바람직하고, 특히 염화수소(HCl)를 사용하는 것이 바람직하다.
반도체 소스 가스와 할로겐 화합물 가스의 혼합 가스를 원료 가스로서 공급 하면, 그 안의 할로겐 화합물 가스는 식각 가스로서 기능하고, 그 식각 가스는 공급 율속이며, 식각 속도는 복수의 제1 트렌치(64) 개구부가 복수의 제1 트렌치(64)의 내부보다 빨라진다. 이에 따라 복수의 제1 트렌치(64) 개구부보다 깊은 부위에서의 성장 속도보다 느려져서 복수의 제1 트렌치(64) 측면 상의 제2 에피택셜막(62)의 경우 복수의 제1 트렌치(64) 바닥부보다 복수의 제1 트렌치(64) 개구부의 막두께가 작아지며, 도 2(c)에 도시한 바와 같이 복수의 제1 트렌치(64)의 내부에 보이드를 발생시키지 않고 제2 에피택셜막(62)으로 매립할 수 있다.
다음 도 7(d)에 도시한 바와 같이, 제2 에피택셜막(62)을 연마하여 제1 에피택셜막(61)의 표면을 노출시킴과 아울러 복수의 제1 트렌치(64)의 내부 전체에 매립된 제2 에피택셜막(62)의 상면을 평탄하게 한다. 이 연마를 예를 들어 CMP 등에 의해 행할 수 있다.
다음 도 7(e)에 도시한 바와 같이, 평탄화된 제2 에피택셜막(62)의 상면과 노출된 제1 에피택셜막(61)의 표면에 그 제1 에피택셜막(61)과 동일한 조성의 제3 에피택셜막(66)을 더 성장시킨다. 이 제3 에피택셜막(66)의 형성은 전술한 제1 에피택셜막(61)의 형성과 동일한 순서에 의해 행해지며, 구체적으로는, 평탄화된 제2 에피택셜막(62)의 상면과 노출된 제1 에피택셜막(61)의 표면에 원료 가스로서 실레인 가스를 공급하면서 기상 성장법에 의해 400∼1200℃의 온도 범위에서 제3 에피택셜막(66)을 성장시킨다.
다음 도 7(f)에 도시한 바와 같이, 이 제3 에피택셜막(66)의 복수의 제1 트렌치(64)에 대응하는 부분을 식각하여 복수의 제2 트렌치(67)를 형성함으로써 복수 의 제1 트렌치(64)를 연장시킨다. 구체적으로는, 제3 에피택셜막(66) 상에 도시하지 않은 실리콘 산화막을 성막하고, 이 실리콘 산화막의 제1 트렌치(64)에 대응하는 부분을 제거하여 소정의 형상으로 패터닝한다. 그리고, 이 패터닝된 실리콘 산화막을 마스크로 하여 제3 에피택셜막(66)에 대하여 이방성 식각(RIE) 또는 알칼리성 이방성 식각액(KOH, TMAH 등)에 의한 습식 식각을 행하고, 복수의 제2 트렌치(67)를 형성함으로써 복수의 제1 트렌치(64)를 연장시킨다. 그 후 마스크로서 이용한 도시하지 않은 실리콘 산화막을 제거한다.
다음 도 7(g)에 도시한 바와 같이 복수의 제2 트렌치(67)의 내부 전체 및 복수의 제2 트렌치(67) 이외의 제3 에피택셜막(66)의 표면에 제4 에피택셜막(68)을 더 성장시킨다. 이 제4 에피택셜막(68)의 형성은 전술한 제2 에피택셜막(62)의 형성과 동일한 순서에 의해 행해지며, 구체적으로는 복수의 제2 트렌치(67)의 내면 을 포함하여 제3 에피택셜막(66) 상에 원료 가스를 공급하면서, 기상 성장법에 의해 400∼1150℃의 온도 범위에서 제4 에피택셜막(68)을 성막하고, 그 제4 에피택셜막(68)에 의해 복수의 제2 트렌치(67) 안을 매립한다.
다음 도 7(h)에 도시한 바와 같이, 제4 에피택셜막(68)을 연마하여 제3 에피택셜막(66)의 표면을 노출시킴과 아울러 복수의 제2 트렌치(67)의 내부 전체에 매립된 제4 에피택셜막(68)의 상면을 평탄하게 한다. 이에 따라 횡방향으로 P형 영역과 N형 영역이 교대로 배치된 반도체 기판을 얻을 수 있다.
여기서, 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있는지의 여부는 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)로 표시되는 종횡비(B/A)에 의존하며, 그 트렌치(64, 67)의 폭(A)에 대한 트렌치의 깊이(B)가 얕으면 얕을수록, 즉 종횡비(B/A)가 작을수록 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있음이 알려져 있다. 그리고, 본 발명의 반도체 기판의 제조 방법에 따르면, 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 복수 회로 나누어 행하므로, 에피택셜막(62, 68)의 매립을 행할 때 트렌치(64, 67)의 종횡비가 작은 상태에서 할 수 있다. 이 결과, 복수의 트렌치(64, 67)의 내부에 보이드를 발생시키지 않고 에피택셜막(62, 68)으로 매립할 수 있다.
또한, 이 제5 실시 형태에서는 트렌치(64, 67)의 형성과 에피택셜막(62, 68)의 매립을 2회로 나누어 행하는 경우를 설명하였으나, 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 큰 경우에는 전술한 공정 (g) 이후에 공정 (d)부터 공정 (g)까지를 1회 또는 2회 이상 더 반복할 수도 있다. 공정 (d)부터 공정 (g)까지를 3회 이상 반복하는 반도체 기판의 제조 방법에서는 최종적으로 얻고자 하는 트렌치의 종횡비가 비교적 크다 하더라도 1회 당 에피택셜막의 매립을 행할 때의 트렌치의 종횡비를 작게 할 수 있고, 트렌치의 내부에 매립된 에피택셜막에 보이드가 생기는 것을 유효하게 회피할 수 있다.
본 발명은 3차원적인 구조가 될 MOSFET이나 수퍼정션 MOSFET과 같이 기판의 깊이 방향으로 고종횡비로 형성되는 트렌치를 이용한 반도체 장치에 사용되는 반도 체 기판과 그 제조 방법에 이용할 수 있다.

Claims (17)

  1. 단결정 반도체로 구성된 기판(1)과, 상기 기판(1)의 표면에 형성된 단결정으로 구성된 반도체층(2)을 가지며, 상기 기판(1) 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에, 상기 기판(1)에 얼라인먼트 마크가 될 보이드(3)가 형성되어 있는 것을 특징으로 하는 반도체 기판.
  2. 단결정 반도체로 구성된 기판(21)과, 상기 기판(21)의 표면에 형성된 단결정으로 구성된 반도체층(22)을 가지며, 상기 반도체층(22) 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에, 상기 반도체층(22)에 얼라인먼트 마크가 될 보이드(25)가 형성되어 있는 것을 특징으로 하는 반도체 기판.
  3. 제 1 항 또는 제 2 항에 있어서, 반도체층의 디바이스 형성 영역에는 트렌치(4, 23)가 형성되어 있고, 상기 트렌치 내에 에피택셜 성장된 불순물 확산층(5, 24)이 형성되어 있는 것을 특징으로 하는 반도체 기판.
  4. 제 1 항 또는 제 2 항에 있어서, 보이드는 등간격으로 복수 개 배치되어 있는 것을 특징으로 하는 반도체 기판.
  5. 단결정 반도체로 구성된 기판(1)을 준비하는 공정과,
    상기 기판(1) 상에서 상기 기판 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에 개구부가 형성된 마스크재(10)를 배치하는 공정과,
    상기 마스크재(10)로 덮은 상태에서 상기 기판(1)을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(11)를 형성하는 공정과,
    상기 얼라인먼트 마크 형성용 트렌치에 보이드(3)가 형성되도록 하면서, 상기 기판의 표면에 단결정으로 구성된 반도체층(2)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 5 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 폭을 1μm이상 50μm이하로 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 단결정 반도체로 구성된 기판(21)을 준비하는 공정과,
    상기 기판(21)의 표면에 단결정으로 구성된 반도체층(22)을 형성하는 공정과,
    상기 반도체층(22) 상에 상기 반도체층(22) 중 디바이스 형성 영역과 상이한 얼라인먼트 영역에 개구부가 형성된 제1 마스크재(30)를 배치하는 공정과,
    상기 제1 마스크재(30)로 덮은 상태에서 상기 반도체층을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(31)를 형성하는 공정과,
    상기 제1 마스크재(30)를 제거한 후, 상기 반도체층의 표면에 상기 반도체층 중 상기 디바이스 형성 영역에 개구부가 형성된 제2 마스크재(32)를 배치하는 공정과,
    상기 제2 마스크재(32)로 덮은 상태에서 상기 반도체층을 식각하고, 상기 디바이스 형성 영역에 디바이스용 트렌치(23)를 형성하는 공정과,
    상기 제2 마스크재(32)를 제거한 후, 상기 얼라인먼트 마크 형성용 트렌치에 보이드(25)가 형성되도록 하면서 상기 디바이스용 트렌치 안을 매설하도록 에피택셜막(33)을 형성하는 공정과,
    상기 에피택셜막 중 상기 디바이스용 트렌치 바깥에 형성된 부분을 평탄화 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 단결정 반도체로 구성된 기판(21)을 준비하는 공정과,
    상기 기판의 표면에 단결정으로 구성된 반도체층(22)을 형성하는 공정과,
    상기 반도체층의 표면에 상기 반도체층 중 디바이스 형성 영역에 개구부가 형성된 제1 마스크재(32)를 배치하는 공정과,
    상기 제1 마스크재로 덮은 상태에서 상기 반도체층을 식각하고, 상기 디바이스 형성 영역에 디바이스용 트렌치(23)를 형성하는 공정과,
    상기 제1 마스크재를 제거한 후, 상기 반도체층 상에 상기 반도체층 중 상기 디바이스 형성 영역과 상이한 얼라인먼트 영역에 개구부가 형성된 제2 마스크재(30)를 배치하는 공정과,
    상기 제2 마스크재로 덮은 상태에서 상기 반도체층을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(31)를 형성하는 공정과,
    상기 제2 마스크재를 제거한 후, 상기 얼라인먼트 마크형성용 트렌치에 보이드(25)가 형성되도록 하면서, 상기 디바이스용 트렌치 안을 매설하도록 에피택셜막(33)을 형성하는 공정과,
    상기 에피택셜막 중 상기 디바이스용 트렌치 바깥에 형성된 부분을 평탄화 처리하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 깊이를 상기 디바이스용 트렌치의 깊이보다 깊게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 9 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 기판까지 식각되도록 상기 얼라인먼트 마크 형성용 트렌치를 깊게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 단결정 반도체로 구성된 기판(21)을 준비하는 공정과,
    상기 기판(21)의 표면에 단결정으로 구성된 반도체층(22)을 형성하는 공정과,
    상기 반도체층(22) 상에 상기 반도체층 중 디바이스 형성 영역 및 얼라인먼트 영역의 쌍방에 개구부가 형성된 마스크재(30)를 배치하는 공정과,
    상기 마스크재로 덮은 상태에서 상기 반도체층을 식각하고, 상기 얼라인먼트 영역에 얼라인먼트 마크 형성용 트렌치(31)를 형성함과 동시에, 상기 디바이스 형성 영역에 디바이스용 트렌치(23)를 형성하는 공정과,
    상기 마스크재를 제거한 후, 상기 얼라인먼트 마크 형성용 트렌치에 보이드(25)가 형성되도록 하면서, 상기 디바이스용 트렌치 안을 매설하도록 에피택셜막(33)을 형성하는 공정과,
    상기 에피택셜막 중 상기 디바이스용 트렌치 바깥에 형성된 부분을 평탄화 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제 7 항, 제 8 항 또는 제 11 항 중 어느 한 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 폭을 상기 디바이스용 트렌치의 폭보다 작게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 3 항에 있어서, 보이드는 등간격으로 복수 개 배치되어 있는 것을 특징으로 하는 반도체 기판.
  16. 제 9 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 폭을 상기 디바이스용 트렌치의 폭보다 작게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제 10 항에 있어서, 얼라인먼트 마크 형성용 트렌치를 형성하는 공정에서는 상기 얼라인먼트 마크 형성용 트렌치의 폭을 상기 디바이스용 트렌치의 폭보다 작게 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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