JP2011199105A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体層上に良好な結晶性を有するエピタキシャル結晶を成長させることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に絶縁膜を介して形成された前駆体膜から所定の方向に延びるナノワイヤ１４を形成し、形成したナノワイヤ１４の両側面及び上面にゲート絶縁膜を介してナノワイヤ１４の所定の方向と交差するようにゲート電極１８を形成し、形成したゲート電極１８の両側面にゲート側壁２２を形成し、ゲート側壁２２の形成後に露出するナノワイヤ１４の表面にエピタキシャル結晶を成長させてエピタキシャル層２４を形成し、エピタキシャル層２４を形成した後、ナノワイヤ１４に不純物を導入してエクステンション領域を形成する、ことを含む。
【選択図】図２Ｂ

Description

本発明は、半導体装置の製造方法に関する。

従来の技術として、Ｓｉ基板上に絶縁膜を介して設けられたＳｉ膜をソース／ドレイン領域に加工し、加工したソース／ドレイン領域を跨ぐようにゲート電極を形成し、形成したゲート電極を挟むソース／ドレイン領域にイオン注入を行い、イオン注入が行われたソース／ドレイン領域に単結晶Ｓｉ結晶をエピタキシャル成長させる半導体装置の製造方法が知られている（例えば、特許文献１参照）。

この半導体装置の製造方法によると、ソース／ドレイン領域にＳｉ結晶がエピタキシャル成長することから、ソース／ドレイン領域の寄生抵抗が低減される。

しかし、従来の半導体装置の製造方法によると、ソース／ドレイン領域に対するイオン注入によって、ソース／ドレイン領域のアモルファス化が発生してエピタキシャル結晶が十分に成長しないという問題がある。特に、ソース／ドレイン領域の絶縁膜からの高さが低い場合（例えば、１０ｎｍ以下。）、ソース／ドレイン領域の全域にアモルファス化が進み、活性化アニール等を実施しても再結晶化が十分に進行しないという問題がある。

国際公開第２００５／０３８９３１号

本発明の目的は、半導体層上に良好な結晶性を有するエピタキシャル結晶を成長させることができる半導体装置の製造方法を提供することにある。

本発明の一態様は、半導体基板上に絶縁膜を介して形成された前駆体膜から所定の方向に延びる半導体層を形成し、形成した前記半導体層の両側面及び上面にゲート絶縁膜を介して前記半導体層の前記所定の方向と交差するようにゲート電極を形成し、形成した前記ゲート電極の両側面にゲート側壁を形成し、前記ゲート側壁の形成後に露出する前記半導体層の表面にエピタキシャル結晶を成長させてエピタキシャル層を形成し、前記エピタキシャル層を形成した後、前記半導体層に不純物を導入してエクステンション領域を形成する、ことを含む半導体装置の製造方法を提供する。

本発明によれば、半導体層上に良好な結晶性を有するエピタキシャル結晶を成長させることができる。

図１は、第１の実施の形態に係るトランジスタの概略図である。 図２Ａ（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造方法を示す概略図である。 図２Ｂ（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造方法を示す概略図である。 図３（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造方法を示す要部断面図である。 図４（ａ）は、第１の実施の形態に係るトランジスタのエピタキシャル層のＳＥＭ像であり、（ｂ）は、導電性不純物としてＡｓを注入して活性化アニール後に成長させたエピタキシャル層のＳＥＭ像であり、（ｃ）は、導電性不純物としてＢを注入して活性化アニール後に成長させたエピタキシャル層のＳＥＭ像である。 図５（ａ）及び（ｂ）は、第２の実施の形態に係る半導体装置の製造方法を示す概略図である。 図６は、第２の実施の形態に係る半導体装置の製造方法を示す要部断面図である。 図７（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造方法を示す要部断面図である。

[第１の実施の形態]
（トランジスタの構成）
図１は、第１の実施の形態に係るトランジスタの概略図である。このトランジスタ１は、図１に示すように、半導体基板１０と、半導体基板１０上に形成されたＢＯＸ（Buried Oxide）層１２と、ＢＯＸ層１２上に所定の方向に延びて形成された半導体層としてのナノワイヤ１４と、後述するゲート絶縁膜を介してナノワイヤ１４を跨ぐように形成されたゲート電極１８と、ゲート電極１８上に形成されたハードマスク２０と、ゲート電極１８の側面に形成されたゲート側壁２２と、を備えて概略構成されている。

このトランジスタ１は、立方体構造を有し、ゲート電極１８がナノワイヤ１４を３方向から囲むことで３つのゲート領域が形成されるトライゲート・トランジスタである。

トランジスタ１は、例えば、ＳＯＩ（Silicon On Insulator）基板から形成され、ＳＯＩ基板は、半導体基板１０及びＢＯＸ層１２から構成される。

半導体基板１０は、例えば、単結晶Ｓｉ基板である。

ＢＯＸ層１２は、例えば、ＳｉＯ_２等の絶縁材料からなる。

ナノワイヤ１４は、例えば、ＢＯＸ層１２上に形成された前駆体膜としての単結晶Ｓｉ膜を加工して形成されるものである。このナノワイヤ１４は、例えば、ＢＯＸ層１２の表面からの高さがおよそ１０ｎｍ以下となるように形成される。また、ナノワイヤ１４は、例えば、短手方向の断面が正方形状である。

ゲート絶縁膜１６は、例えば、ナノワイヤ１４の表面に酸化処理を施すことにより形成されるＳｉＯ_２膜である。このゲート絶縁膜１６の膜厚は、例えば、３ｎｍである。

ゲート電極１８は、例えば、導電性不純物を含む多結晶Ｓｉや、多結晶ＳｉＧｅからなる。このゲート電極１８の膜厚は、例えば、１００ｎｍである。導電性不純物には、ｐ型トランジスタの場合はＢ、ＢＦ_２等のｐ型不純物イオン、ｎ型トランジスタの場合は、Ａｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であっても良い。ゲート電極１８は、例えば、ナノワイヤ１４と交差するように形成される。

ハードマスク２０は、例えば、ナノワイヤ１４に導電性不純物を導入する際にマスクとなるものであり、ＳｉＮ等の絶縁膜からなる。

ゲート側壁２２は、例えば、ＳｉＮからなる。なお、ゲート側壁２２は、例えば、ＳｉＮ等の絶縁材料からなる単層構造、ＳｉＮ、ＳｉＯ_２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、さらには３層以上の構造であっても良い。また、ゲート側壁２２は、例えば、ＢＯＸ層１２とのエッチング選択比が取れる材料から形成される。

エピタキシャル層２４は、例えば、ナノワイヤ１４の表面を下地として、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ等のＳｉ系結晶をエピタキシャル成長させることにより形成される。このエピタキシャル層２４の膜厚は、例えば、２０ｎｍである。なお、エピタキシャル層２４は、例えば、Ｇｅ等のナノワイヤ１４の表面を下地としてエピタキシャル成長することができる結晶を用いて形成されても良い。さらに、エピタキシャル成長させる膜は、例えば、IV族混晶膜であっても良い。なお、エピタキシャル層２４の形状は、各図において、簡略化したものを用いている。

（半導体装置の製造方法）
図２Ａ（ａ）〜図２Ｂ（ｆ）は、第１の実施の形態に係る半導体装置の製造方法を示す概略図である。図３（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造方法を示す要部断面図である。

まず、図２Ａ（ａ）に示すように、半導体基板１０及びＢＯＸ層１２を有するＳＯＩ基板を用意し、ＣＶＤ（Chemical Vapor Deposition）法等によってＳｉ膜をＢＯＸ層１２上に形成し、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法等によってＳｉ膜をパターニングしてナノワイヤ１４を形成する。

次に、図２Ａ（ｂ）に示すように、ゲート絶縁膜１６、ゲート電極１８及びハードマスク２０を形成する。

具体的には、まず、ナノワイヤ１４の表面に酸化処理を施して酸化膜を形成する。次に、ＢＯＸ層１２上に、ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極１８の前駆体膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。次に、平坦化したゲート電極１８の前駆体膜上に、ＣＶＤ法等によりハードマスク２０の前駆体膜となるＳｉＮ膜を堆積させる。次に、ゲート電極１８の前駆体膜、ハードマスク２０の前駆体膜、及びナノワイヤ１４の表面の酸化膜を、例えば、フォトリソグラフィ法及びＲＩＥ法等を用いてパターニングすることにより、それぞれゲート電極１８、ハードマスク２０及びゲート絶縁膜１６に加工する。なお、ゲート電極１８の前駆体膜を平坦化する工程は、省略しても良い。

次に、図２Ａ（ｃ）に示すように、ＣＶＤ法等を用いてＢＯＸ層１２上にゲート側壁２２の前駆体膜を堆積させ、ＲＩＥ法等により前駆体膜をゲート側壁２２に加工する。

次に、ナノワイヤ１４の露出した表面に形成される自然酸化膜除去のため、ＤＨＦ（Diluted Hydrofluoric Acid；希フッ酸）処理を行い、さらに、結晶をエピタキシャル成長させるための成膜チャンバー内においてin-situＨ_２クリーニングを行う。

このin-situＨ_２クリーニングは、例えば、８００℃、１５Torrの雰囲気下で６０sec間行われる。

次に、図２Ｂ（ｄ）及び図３（ａ）に示すように、ナノワイヤ１４の露出した表面を下地として結晶をエピタキシャル成長させ、エピタキシャル層２４を形成する。

具体的には、Ｓｉ結晶のエピタキシャル成長は、３６slmのＨ_２キャリアガス雰囲気下で塩酸（ＨＣｌ）をエッチングガスとし、Ｓｉの原料であるジクロロシラン（ＳｉＨ_２Ｃｌ_２）を成膜ガスとして用いて７３５℃の温度条件下で行われる。また、Ｓｉ結晶のエピタキシャル成長は、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ_４）、トリクロロシラン（ＳｉＨＣｌ_３）等を用いて、Ｈ_２キャリアガス等の雰囲気中で７００〜８５０℃の温度条件下で行われても良い。

なお、ＳｉＧｅ結晶をエピタキシャル層２４として成長させる場合は、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ_４）等を上記ガスに加える。また、ＳｉＣ結晶をエピタキシャル層２４として成長させる場合は、Ｃの原料としてアセチレン（Ｃ_２Ｈ_２）等を上記ガスに加えれば良い。

次に、図２Ｂ（ｅ）及び図３（ｂ）に示すように、ドライエッチング法又は薬液処理によってゲート側壁２２を除去する。

具体的には、ゲート側壁２２がＳｉＮからなる場合のゲート側壁２２の除去は、例えば、１８０℃に加熱したＨ_３ＰＯ_４を用いて行われる。また他の方法として、例えば、ＣＨＦ_３／Ａｒ／Ｏ_２ガスを用いたドライエッチング法により行うことができる。

次に、図２Ｂ（ｆ）及び図３（ｃ）に示すように、イオン注入法等によりエクステンション領域１４０を形成する。

具体的には、ｎ型トランジスタの場合は、例えば、ｎ型導電性不純物としてＰ（５×１０^１４ｃｍ^−２）を３ｋｅＶ、又はＡｓ（４×１０^１４ｃｍ^−２）を４ｋｅＶでナノワイヤ１４に注入し、エクステンション領域１４０を形成する。また、ｐ型トランジスタの場合は、例えば、ｐ型導電性不純物としてとしてＢ（６×１０^１４ｃｍ^−２）を１ｋｅＶで半導体基板１０上に注入し、エクステンション領域１４０を形成する。なお、ｐ型トランジスタのｐ型導電性不純物として、ＢＦ_２、Ｉｎ等をドーズ種として用いても良い。また、導電性不純物のドーズ量と加速条件は、上記に限定されない。

また、図３（ｃ）に示すように、導電性不純物の注入により、エピタキシャル層２４に高濃度領域２４０が形成される。この高濃度領域２４０は、注入された導電性不純物の濃度が高くなっている領域であり、このエピタキシャル層２４の寄生抵抗をさらに下げることができる。

次に、ＣＶＤ法等を用いてＢＯＸ層１２上にゲート側壁２２の前駆体膜を堆積させ、ＲＩＥ法等により前駆体膜をゲート側壁に加工した後、必要な工程を経て所望の半導体装置を得る。

図４（ａ）は、第１の実施の形態に係るトランジスタのエピタキシャル層のＳＥＭ（Scanning Electron Microscope）像であり、（ｂ）は、導電性不純物としてＡｓを注入して活性化アニール後に成長させたエピタキシャル層のＳＥＭ像であり、（ｃ）は、導電性不純物としてＢを注入して活性化アニール後に成長させたエピタキシャル層のＳＥＭ像である。活性化アニールは、１０４５℃のスパイクアニールを行っている。

本実施の形態に係る半導体装置の製造方法では、ナノワイヤ１４にエピタキシャル層２４を形成してから導電性不純物を注入するので、図４（ａ）に示すように、良好な結晶性を有するエピタキシャル層２４を得ることができる。これは、ナノワイヤ１４に導電性不純物を導入する前にエピタキシャル成長を行うので、ナノワイヤ１４がアモルファス化することがないためである。また、導電性不純物の注入により、エピタキシャル層２４に高濃度領域２４０が形成され、エピタキシャル層のみの場合と比べて、寄生抵抗をさらに下げることができる。

一方、ナノワイヤ１４に導電性不純物を注入した後に活性化アニールを行い、エピタキシャル層を形成する場合、図４（ｂ）及び（ｃ）に示すように、注入する導電性不純物の種類に依らず、Ｓｉ結晶のエピタキシャル成長が阻害される。これは、ナノワイヤ１４の高さが１０ｎｍ以下であることで、導電性不純物の注入によりナノワイヤ１４の全域でアモルファス化が発生することに起因する。また、アモルファス化した結晶を回復させるための活性化アニールを行っても再結晶化が十分進まないことを示している。つまり、不純物を注入してからエピタキシャル成長を行う場合は、良好なエピタキシャル層を得ることが難しく、寄生抵抗が十分に低下しない。

（第１の実施の形態の効果）
第１の実施の形態によれば、エピタキシャル層２４を形成した後、エクステンション領域１４０を形成するので、エクステンション領域１４０を形成した後、ナノワイヤ１４上に結晶をエピタキシャル成長させる場合と比べて、ナノワイヤ１４の結晶性が損なわれないので、ナノワイヤ１４上に良好な結晶性を有するエピタキシャル層２４を形成することができる。また、良好な結晶性を有するエピタキシャル層２４を形成することができるので、寄生抵抗が低減される。

［第２の実施の形態］
第２の実施の形態は、ゲート側壁２２及びエピタキシャル層２４がある状態でエクステンション領域１４０を形成する点で第１の実施の形態と異なっている。以下に、第２の実施の形態に係る半導体装置の製造方法について説明する。なお、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は、省略するものとする。

（半導体装置の製造方法）
図５（ａ）及び（ｂ）は、第２の実施の形態に係る半導体装置の製造方法を示す概略図である。図６は、第２の実施の形態に係る半導体装置の製造方法を示す要部断面図である。

まず、図５（ａ）に示すように、第１の実施の形態における図２Ａ（ａ）〜図２Ｂ（ｄ）に示す工程までを行う。

次に、図５（ｂ）及び図６に示すように、イオン注入法等によりエクステンション領域１４０を形成する。次に、必要な工程を経て所望の半導体装置を得る。

エクステンション領域１４０の形成方法は、例えば、ゲート側壁２２があることから、第１の実施の形態と同様のエクステンション領域１４０を形成するためには、導電性不純物のドーズ量と加速条件が第１の実施の形態の値と比べて大きくなる。そのため、高濃度領域２４０の範囲が、第１の実施の形態と比べて深くなる。

（第２の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法では、ゲート側壁２２を残したまま、エクステンション領域１４０を形成するので、ゲート側壁２２を除去する工程を減らすことができる。また、エピタキシャル層２４に形成される高濃度領域２４０が、第１の実施の形態と比べてより深さ方向に深く形成されるので、さらに寄生抵抗を下げることができる。

［第３の実施の形態］
第３の実施の形態は、ゲート側壁２２をエッチングし、ゲート側壁２２下のナノワイヤ１４を露出させてからエクステンション領域１４０を形成する点で上記の各実施の形態と異なっている。

（半導体装置の製造方法）
図７（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造方法を示す要部断面図である。

まず、図７（ａ）に示すように、第１の実施の形態における図２Ａ（ａ）〜図２Ｂ（ｄ）に示す工程までを行う。

次に、図７（ｂ）に示すように、ドライエッチング法又は薬液処理により、ゲート側壁２２をナノワイヤ１４の一部が露出するようにエッチングする。

次に、図７（ｃ）に示すように、イオン注入法等によりエクステンション領域１４０を形成する。次に、必要な工程を経て所望の半導体装置を得る。

エクステンション領域１４０は、例えば、ナノワイヤ１４が露出する部分が、露出しない部分より深く形成される。

（第３の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法では、ナノワイヤ１４がゲート側壁２２下に一部露出するので、容易にエクステンション領域１４０を形成することができる。

なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形及び組み合わせが可能である。

例えば、第１の実施の形態におけるゲート側壁２２の除去後のエクステンション領域１４０の形成、又は第３の実施の形態におけるゲート側壁２２の一部を除去した後のエクステンション領域１４０の形成は、例えば、気相拡散法によるプラズマドーピング、エキシマレーザを用いたドーピング、又は瞬間気相拡散法によるドーピング等による方法によって行われても良い。

１…トランジスタ、１０…半導体基板、１２…ＢＯＸ層、１４…ナノワイヤ、１６…ゲート絶縁膜、１８…ゲート電極、２０…ハードマスク、２２…ゲート側壁、２４…エピタキシャル層、１４０…エクステンション領域、２４０…高濃度領域

Claims (5)

1. 半導体基板上に絶縁膜を介して形成された前駆体膜から所定の方向に延びる半導体層を形成し、
   形成した前記半導体層の両側面及び上面にゲート絶縁膜を介して前記半導体層の前記所定の方向と交差するようにゲート電極を形成し、
   形成した前記ゲート電極の両側面にゲート側壁を形成し、
   前記ゲート側壁の形成後に露出する前記半導体層の表面にエピタキシャル結晶を成長させてエピタキシャル層を形成し、
   前記エピタキシャル層を形成した後、前記半導体層に不純物を導入してエクステンション領域を形成する、
   ことを含む半導体装置の製造方法。
2. 前記エクステンション領域の形成は、前記ゲート側壁の一部又は全部を除去した後に行う請求項１に記載の半導体装置の製造方法。
3. 前記半導体層は、Ｓｉ系結晶からなる請求項１又は２に記載の半導体装置の製造方法。
4. 前記エピタキシャル結晶は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ又はＳｉＣ結晶である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体層は、前記絶縁膜からの高さが１０ｎｍ以下のナノワイヤである請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。