JP2017505986A - 半導体素子の製造方法、半導体素子、およびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ） - Google Patents

半導体素子の製造方法、半導体素子、およびフィン型電界効果トランジスタ（ＦｉｎＦＥＴ） Download PDF

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Abstract

【課題】フィンとスペーサとの間に隙間を形成して隙間にエピタキシャル層を成長させた半導体素子およびその製造方法を提供する。【解決手段】実施形態は、少なくとも１つのフィン、ゲート、およびスペーサを備える構造を形成し、構造にアニール処理を施し、少なくとも１つのフィンとスペーサとの間に隙間を形成し、スペーサと少なくとも１つのフィンとの間の隙間にエピタキシャル半導体層を成長させることに関する。【選択図】図１

Description

本発明は一般にコンピュータ技術に関し、より詳細には、フィン型電界効果トランジスタ（ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（ＦｉｎＦＥＴ）などの半導体素子の製造に関する。
不純物拡散がＦｉｎＦＥＴ接合工学との関連で使用できる。例えば、不純物拡散はエクステンション・オーバーラップ（ｅｘｔｅｎｓｉｏｎ ｏｖｅｒｌａｐ）を形成するために使用される。スペーサ・ドーピング、および結果として得られる接合部勾配（ｊｕｎｃｔｉｏｎ ｇｒａｄｉｅｎｔｓ）に関して問題が生じ得る。１つまたは複数のフィンとゲートとの間（潜在的にはスペーサまたは絶縁体に関係する）の領域にドーピングを施す、または得ることが難しくなり得る。従来は、ドーピングを達成するためにインプラントが使用されてきた。しかし、インプラントは、抵抗の望ましくない増大につながる損傷を、フィンに与える可能性がある。
フィンとスペーサとの間に隙間を形成して隙間にエピタキシャル層を成長させた半導体素子およびその製造方法を提供する。
実施形態は半導体素子の製造方法に関し、方法は、少なくとも１つのフィン、ゲート、およびスペーサを備える構造を形成するステップと、構造にアニール処理を施し、少なくとも１つのフィンとスペーサとの間に隙間を形成するステップと、スペーサと少なくとも１つのフィンとの間の隙間にエピタキシャル半導体層を成長させるステップとを含む。
実施形態は半導体素子に関し、半導体素子は、フィンと、フィン上に形成されたゲートと、ゲートおよびフィン上に形成されたスペーサと、素子にアニール処理を施したことによるフィンとスペーサとの間の隙間に形成されたエピタキシャル層とを含む。
実施形態はフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関し、ＦｉｎＦＥＴは、複数のシリコン・フィンと、フィンの上方に形成されたゲートと、ゲートおよびフィンの少なくとも一部の上方に形成されたスペーサと、フィンのそれぞれとスペーサとの間の隙間に形成されたエピタキシ層とを含み、隙間はトランジスタにアニール処理を施すことにより形成される。
別の特徴および利点が、本明細書に説明された技術から理解される。他の実施形態および態様が本明細書で詳細に説明される。より良く理解するために、説明と図面を参照されたい。
本発明とみなされる主題が、本明細書の終わりの特許請求の範囲の中で特に指摘され、明確に請求される。前述の、および別の特徴と利点が添付の図面に関する以下の詳細な説明から明らかである。
１つまたは複数の実施形態による構造の典型的な図である。 図１に示された線Ａ−Ａ’に沿った図１の構造の正面の斜視図である。 図１に示された線Ｂ−Ｂ’に沿った図１の構造の側面の斜視図である。 １つまたは複数の実施形態によるアニール処理後の図１の構造の典型的な図である。 図４に示された線Ａ−Ａ’に沿った図４の構造の正面の斜視図である。 図４に示された線Ｂ−Ｂ’に沿った図４の構造の側面の斜視図である。 １つまたは複数の実施形態によるエピタキシ（エピ）層の成長／挿入後の、図４の構造の典型的な図である。 図７に示された線Ａ−Ａ’に沿った図７の構造の正面の斜視図である。 図７に示された線Ｂ−Ｂ’に沿った図７の構造の側面の斜視図である。 １つまたは複数の実施形態による典型的な方法のフローチャートである。
後続の説明と図面において、要素の間における様々な関係が明らかになることに留意されたい（その内容は参考により本明細書に含まれる）。この関係は、特に指定されない限り、概して直接的または間接的であり、この点において本明細書は限定されるものではないことに留意されたい。これに関して、実体の結びつきは直接的または間接的な関係と言うことができる。
図１から図３を参照すると、構造１００の典型的な実施形態が示されている。構造１００がスペーサ１０４およびＰＣ１０６とともに、１つまたは複数のシリコン（Ｓｉ）フィン１０２を含むように示されている。図１に示されるように、フィン１０２が互いに実質的に平行であり得る。ＰＣ１０６が構造１００のゲートに対応し得る。スペーサ１０４が、ゲート／ＰＣ１０６と構造１００のソース・ドレイン領域との間で絶縁体として機能することにより、ゲート／ＰＣ１０６を保護し得る。
フィン１０２、スペーサ１０４、およびＰＣ１０６が、埋め込み酸化（ＢＯＸ）層１０８上に形成され得る。ＢＯＸ層１０８が、シリコン・オン・インシュレータ（ＳＯＩ）基板、例えば、シリコン・酸化物・シリコン積層の一部であり得る。
図４から図６を参照すると、アニール処理を施した後の構造１００が示されている。例えば、水素（Ｈ２）アニール処理を、およそ７５０℃および１０トルで５分間施すことができる。アニール処理によって、フィン１０２が収縮され、図４から図６に示されるように、フィン１０２とスペーサ１０４との間に隙間または空間（破線の円２０６によって、またはその近傍に示されている）を残すことができる。アニール処理は、構造１００に対して概して定位置にフィン１０２を残すことができ（例えば、フィンは動かされない）、概して均一な隙間／空間２０６を形成するための制御された処理となり得る。アニール処理は従来の処理と対比できる。従来の処理では（１）事実上、手作業になる傾向があり、（２）フィンが倒され、または動かされて、（３）均一性に欠ける傾向がある。本明細書で説明されるアニール処理は、以下に説明されるようにエピタキシ（エピ）層の成長を容易にするために施される。
隙間／空間２０６はフィン１０２の露出したシリコン表面上にエピ層が成長できるように形成され得る。ｎ型素子には、リンドープ・ポリシリコンが使用され得る。ｐ型素子には、ホウ素が使用され得る。いくつかの実施形態では、別の種類の物質またはドーパントが使用され得る。
図７から図９を参照すると、スペーサ１０４とフィン１０２との間の隙間／空間２０６にエピ３１２が成長した後の構造１００が示されている。エピ３１２により、確実に、エクステンション・オーバーラップが適切になり、かつエクステンション接合部勾配が抑制され得る。より鋭い接合部（より小さな接合部勾配）はゲート短チャネル制御（ｇａｔｅ ｓｈｏｒｔ ｃｈａｎｎｅｌ ｃｏｎｔｒｏｌ）の改善をもたらし、したがって、トランジスタがオフ状態のときにリーク電流の減少をもたらす。典型的に、接合部はサーマル・バジェットの低減（不純物拡散の減少）によって達成することができる。しかし、サーマル・バジェットの低減／不純物拡散の不足は不十分なドーパント活性につながり、したがって、直列抵抗の増大につながり得る。本明細書で説明される実施形態は、ドーパントが拡散する必要のある距離を縮小させるので、ドーパント活性を損なうことなく、鋭いエクステンション接合部を達成できる。
図１０を参照すると、１つまたは複数の実施形態による典型的な方法４００のフローチャートが示されている。方法４００は、フィンの動き、変化、または損傷を最小限にしながら、ＦｉｎＦＥＴ構造にドーピングするための制御された処理を実現するために使用され得る。
ブロック４０２ではＦｉｎＦＥＴ構造が構成され得る。例えば、ブロック４０２で構成されるＦｉｎＦＥＴ構造は、概して、図１から図３に示される構造１００に対応し得る。
ブロック４０４では、ブロック４０２で構成された構造にアニール処理が施され得る。アニール処理によって、構造に空間または隙間が形成され得る。例えば、図４から図６に示されるように、１つまたは複数のフィン（例えば、フィン１０２）とスペーサ（例えば、スペーサ１０４）との間に、空間または隙間が形成され得る。
ブロック４０６では、ブロック４０４で形成された隙間／空間にエピが成長し、または挿入され得る。この方法で、ドーパントは従来の解決策と比較して、より効率的に運ばれ、ならびに適切なエクステンション・オーバーラップおよび抑制されたエクステンション接合部勾配が得られる。
方法４００は説明のためのものである。いくつかの実施形態では、１つまたは複数のブロック（またはその部分）が省略可能である。いくつかの実施形態では、示されていない１つまたは複数のブロックまたは操作を含むことができる。いくつかの実施形態では、ブロックまたは操作が、図４に示されるものとは異なる指示または順序で実行できる。
本開示の実施形態は、ゲート縁部（オフセット・スペーサの下側）に近接してエクステンション（例えば、エピ・エクステンション）を形成するために使用できる。水素（Ｈ２）アニール処理は、ソース・ドレイン領域が短ゲートとならないようにスペーサの付近の形状によって制限されるので、１つまたは複数の処理が自己整合され得る。
本明細書に説明された解説例は、様々な要素、物質、および化合物へ言及している。当業者であれば他の要素、物質、および化合物で、本明細書で具体的に言及されたものを代用できることを理解するであろう。
いくつかの実施形態では、様々な機能または作用が、所定の場所で、または、１つまたは複数の装置もしくはシステムの操作に関係して、あるいはその両方で実施できる。いくつかの実施形態では、所定の機能または作用の一部は、第１の装置または場所で実施でき、残りの機能または作用は、１つまたは複数の別の装置または場所で実施できる。
本明細書で使用される用語は特定の実施形態を説明するためにのみ使用され、限定されるものではない。本明細書で使用されるとき、文脈上で明らかに示していない限り、単数形の「１つ（ａ）」「１つ（ａｎ）」および「その（ｔｈｅ）」は複数形も含むこととする。さらに「含む（ｃｏｍｐｒｉｓｅｓ）」または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」あるいはその両方の用語は、本明細書で使用される場合、述べられた特徴、整数、ステップ、操作、要素、または構成要素あるいはその組合せの存在を指定し、１つまたは複数の別の特徴、整数、ステップ、操作、要素、構成要素、または、その集合あるいはその組合せの存在または追加を妨げるものではない。
以下の特許請求の範囲において、対応している構造、物質、作用、およびすべてのミーンズ、または、ステップ・プラス・ファンクション要素の均等物は、具体的に請求されているように、他の請求された要素と組み合せて機能を実行するために、任意の構造、物質、または作用を含むものとする。本開示は例示と説明を目的としているが、網羅的なものではなく、または、開示された形態に限定されるものではないものとする。多数の変更形態および変化形態が、開示の範囲および思想から外れることなく、当業者には明らかになるであろう。実施形態は、本開示の原理および実際の適用について最も良く説明するように、および、当業者が、予期される特定の用途に適合するような様々な変更形態とともに、本開示の様々な実施形態を理解できるように、選ばれ、かつ説明されている。
本明細書に示されている図面は、説明のためのものである。ここに説明された図面またはステップ（もしくは操作）には、本開示の思想から外れることなく、多くの変化形態があり得る。例えば、ステップは異なった順番で実施でき、または、ステップが追加、削除、もしくは修正できる。すべてのこれらの変化形態は、本開示の一部と考えられる。
当事者は、現在と将来の両方において、この後に続く特許請求の範囲内で、様々な改良および高度化ができることが理解されよう。

Claims (20)

  1. 半導体素子を製造する方法であって、
    少なくとも１つのフィン、ゲート、およびスペーサを備える構造を形成するステップと、
    前記構造にアニール処理を施して、前記少なくとも１つのフィンと前記スペーサとの間に隙間を形成するステップと、
    前記スペーサと前記少なくとも１つのフィンとの間の前記隙間にエピタキシャル半導体層を成長させるステップと
    を含む方法。
  2. 前記少なくとも１つのフィンがシリコンを含む、請求項１に記載の方法。
  3. 前記スペーサが、前記構造のソース・ドレイン領域から前記ゲートを絶縁する、請求項１に記載の方法。
  4. 前記少なくとも１つのフィン、前記スペーサ、および前記ゲートが、シリコン、酸化物、シリコン積層の一部である、埋め込み酸化（ｂｏｘ）層上に形成された、請求項１に記載の方法。
  5. 前記アニール処理が、水素アニール処理である、請求項１に記載の方法。
  6. 前記アニール処理が、７５０℃および１０トルで５分間施される、請求項５に記載の方法。
  7. 半導体素子であって、
    フィンと、
    前記フィン上に形成されたゲートと、
    前記ゲートおよび前記フィン上に形成されたスペーサと、
    前記素子にアニール処理を施したことによる前記フィンと前記スペーサとの間の隙間に形成されたエピタキシャル層と
    を含む半導体素子。
  8. 前記フィンがシリコンを含む、請求項７に記載の半導体素子。
  9. 前記スペーサが前記素子に付随するソース・ドレイン領域から前記ゲートを絶縁する、請求項７に記載の半導体素子。
  10. 前記フィンが埋め込み酸化（ｂｏｘ）層上に形成され、前記ｂｏｘ層がシリコン・酸化物・シリコン積層の一部である、請求項７に記載の半導体素子。
  11. 前記アニール処理が、水素アニール処理である、請求項７に記載の半導体素子。
  12. 前記アニール処理が、７５０℃および１０トルで５分間施される、請求項１１に記載の半導体素子。
  13. フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）であって、
    複数のシリコン・フィンと、
    前記フィンの上方に形成されたゲートと、
    前記ゲート、および前記フィンの少なくとも一部の上方に形成されたスペーサと、
    前記フィンのそれぞれと前記スペーサとの間の隙間に形成されたエピタキシ層と
    を含み、前記隙間が前記トランジスタにアニール処理を施すことにより形成される、
    フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）。
  14. 前記スペーサが、前記ＦｉｎＦＥＴのソース・ドレイン領域から前記ゲートを絶縁する、請求項１３に記載のＦｉｎＦＥＴ。
  15. 前記フィンが埋め込み酸化（ｂｏｘ）層上に形成され、前記ｂｏｘ層がシリコン・酸化物・シリコン積層の一部である、請求項１３に記載のＦｉｎＦＥＴ。
  16. 前記アニール処理が、水素アニール処理である、請求項１３に記載のＦｉｎＦＥＴ。
  17. 前記アニール処理が、７５０℃および１０トルで５分間施される、請求項１３に記載のＦｉｎＦＥＴ。
  18. 前記ＦｉｎＦＥＴがｎ型素子であり、前記エピタキシ層に関してリンドープ・ポリシリコンが使用される、請求項１３に記載のＦｉｎＦＥＴ。
  19. 前記ＦｉｎＦＥＴがｐ型素子であり、前記エピタキシ層に関してホウ素が使用される、請求項１３に記載のＦｉｎＦＥＴ。
  20. 前記フィンが前記アニール処理を施されることにより動かされない、請求項１３に記載のＦｉｎＦＥＴ。
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