CN104752210A - 晶体管的制造方法 - Google Patents

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Abstract

本发明提供一种晶体管的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成含碳的第一半导体层；在所述含碳的第一半导体层表面形成第二半导体层；对所述第一半导体层的一部分进行第一离子掺杂，以形成第一晶体管的沟道抗穿通层；对所述第一半导体层的另一部分进行第二离子掺杂，以形成第二晶体管的沟道抗穿通层；图形化所述第二半导体层，以形成鳍。本发明在优化晶体管性能的同时还能减小晶体管的制造难度。

Description

晶体管的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管的制造方法。
背景技术
为了跟上摩尔定律的脚步，半导体器件的特征尺寸不断地缩小。这样可以增加半导体器件的集成度，提高晶体管的开关速度。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，从而使栅极对沟道的控制能力变差，栅极电压夹断（pinch off）沟道的难度也越来越大，如此便使亚阀值漏电（Subthreshold leakage）现象，即所谓的短沟道效应（SCE:short-channel effects）更容易发生。
由于这样的原因，平面CMOS晶体管渐渐向三维（3D）鳍式场效应晶体管（Fin Field Effect Transistor，FinFET）器件结构过渡。在FinFET中，栅至少可以从两侧对鳍进行控制，因而FinFET中栅对沟道的控制能力比平面CMOS晶体管强得多，能够很好的抑制短沟道效应。
参考图1，示出了现有技术一种FinFET的立体结构示意图。所述FinFET包括：半导体衬底10，所述半导体衬底10上形成有凸出结构；绝缘层11，覆盖所述半导体衬底10的表面以及凸出结构侧壁的一部分，凸出结构超出绝缘层11的部分成为FinFET的鳍（Fin）14，所述鳍14沿Y方向延伸，Y为鳍的延伸方向；栅极结构，沿X方向（即垂直于鳍14的延伸方向）横跨在所述鳍14上，所述栅极结构覆盖于所述鳍14的顶部和侧壁，具体地，所述栅极结构包括栅介质层（图中未示出）和位于栅介质层上的栅电极12。
然而，现有技术FinFET的形成方法通常会半导体衬底10中形成一沟道抗穿通层（channel stop layer），所述沟道抗穿通层位于鳍14的底部。
现有技术中通常对所述半导体衬底10进行离子掺杂的方式形成所述沟道抗穿通层。为了提高FinFET的性能，需控制沟道抗穿通层中离子掺杂浓度曲线的陡峭度（abruptness），这增加了FinFET的制造难度。
发明内容
本发明解决的问题是提供一种晶体管的制造方法，以减小晶体管的制造难度。
为解决上述问题，本发明提供一种晶体管的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成含碳的第一半导体层；在所述含碳的第一半导体层表面形成第二半导体层；对所述第一半导体层的一部分进行第一离子掺杂，以形成第一晶体管的沟道抗穿通层；对所述第一半导体层的另一部分进行第二离子掺杂，以形成第二晶体管的沟道抗穿通层；图形化所述第二半导体层，以形成鳍。
可选的，提供半导体衬底的步骤包括：提供硅衬底；在所述半导体衬底上形成含碳的第一半导体层的步骤包括：在所述硅衬底上外延或离子注入形成含碳的硅层。
可选的，在所述硅衬底上外延或离子注入形成含碳的硅层的步骤中，在含碳的硅层中碳的原子百分比在0.1%～2%的范围内。
可选的，在所述硅衬底上外延或离子注入形成含碳的硅层的步骤中，所述含碳的硅层的厚度在1～20nm的范围内。
可选的，在所述含碳的第一半导体层表面形成第二半导体层的步骤包括：在含碳的硅层表面外延形成P型掺杂的硅层。
可选的，所述P型掺杂的硅层与待形成的鳍的厚度相同。
可选的，所述P型掺杂的硅层的电阻率在8～12欧姆·厘米的范围内。
可选的，所述P型掺杂的硅层的厚度在10～50nm的范围内。
可选的，提供半导体衬底的步骤之后，形成含碳的第一半导体层的步骤之前，所述制造方法还包括：在对应第一晶体管的半导体衬底中形成第一阱和对应第二晶体管的半导体衬底中形成第二阱；所述对所述第一半导体层的一部分进行第一离子掺杂的步骤中采用与形成第一阱相同的掩模；所述对所述第一半导体层的另一部分进行第二离子掺杂的步骤中采用与形成第二阱相同的掩模。
可选的，所述制造方法在进行第一离子掺杂和第二离子掺杂之后，还包括：进行退火处理。
可选的，所述退火处理中退火温度在1000～1100℃的范围内，退火时间在5～100秒的范围内。
可选的，所述第一离子掺杂和第二离子掺杂的剂量在5E17～5E18原子每立方厘米的范围内。
与现有技术相比，本发明的技术方案具有以下优点：
所述第一半导体层可以分别用作第一晶体管和第二晶体管的沟道抗穿通层，因而只要形成一层含碳的第一半导体层即可，简化了工艺、降低了制造难度。
此外，第一半导体层为含碳的材料，可以减少掺杂离子的扩散，进而可以使沟道抗穿通层中离子掺杂浓度具有较小的陡峭度，优化了晶体管的性能。
可选方案中，所述对所述第一半导体层的一部分进行第一离子掺杂的步骤中采用与形成第一阱相同的掩模；所述对所述第一半导体层的另一部分进行第二离子掺杂的步骤中采用与形成第二阱相同的掩模，可以与现有技术晶体管的形成工艺具有良好的兼容性，减少了掩模的数量，降低了成本。
附图说明
图1是现有技术一种FinFET的立体结构示意图；
图2是本发明晶体管制造方法一实施例的流程示意图；
图3至图9是图2所示制造方法各步骤对应的晶体管的侧面示意图。
具体实施方式
现有技术的晶体管的制造方法中，在形成沟道抗穿通层时，为了使掺杂离子限制在一膜层中，还在沟道抗穿通层中掺入了能减少掺杂离子扩散的碳，从而使掺杂离子限制于一特定区域中，以形成一层状结构。
然而，如果采用共掺杂碳和掺杂离子的方式形成所述沟道抗穿通层，需要增大碳的剂量以控制沟道抗穿通层中掺杂离子的浓度曲线，这会减小沟道区载流子的迁移率；如果外延生长的过程通过原位方式实现碳和掺杂离子的掺杂，则需要采用两次外延生长工艺，以分别在N型晶体管和P型晶体管对应区域中形成沟道抗穿通层，从而增加了制造难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
为了解决现有技术的问题，本发明提供一种晶体管的制造方法。参考图2，示出了本发明晶体管的制造方法一实施例的流程示意图。所述制造方法大致包括以下步骤：
步骤S1，提供半导体衬底；
步骤S2，在所述半导体衬底上形成含碳的第一半导体层；
步骤S3，在所述含碳的第一半导体层表面形成第二半导体层；
步骤S4，对所述第一半导体层的一部分进行第一离子掺杂，以形成第一晶体管的沟道抗穿通层；
步骤S5，对所述第一半导体层的另一部分进行第二离子掺杂，以形成第二晶体管的沟道抗穿通层；
步骤S6，进行退火处理；
步骤S7，图形化所述第二半导体层，以形成鳍。
本实施例晶体管的制造方法中，所述第一半导体层可以分别用作第一晶体管和第二晶体管的沟道抗穿通层，因而只要形成一层含碳的第一半导体层即可，简化了工艺、降低了制造难度。
下面结合附图对上述实施例的步骤进行详细说明。
参考图3至图9是图2所示晶体管制造方法各步骤对应的晶体管的侧面示意图。需要说明的是，此处以先形成P型晶体管的沟道抗穿通层后形成N型晶体管的沟道抗穿通层为例进行说明，但是本发明对此不作限制，在本发明晶体管的其他实施例中，还可以形成先形成N型晶体管的沟道抗穿通层，再形成P型晶体管的沟道抗穿通层。
参考图3，执行步骤S1，提供半导体衬底100。所述半导体衬底100用于分别形成P型晶体管和N型晶体管。为了便于说明，所述半导体衬底100的第Ⅰ区域与P型晶体管相对应，用于形成P型晶体管；所述半导体衬底100的第Ⅱ区域与N型晶体管相对应，用于形成N型晶体管。
本实施例中，所述半导体衬底100为硅衬底。在其他实施例中，所述半导体衬底100还可以是绝缘体上硅、锗衬底或其他常规衬底材料。
需要说明的是，在提供半导体衬底100的步骤之后，在半导体衬底100上形成含碳的第一半导体层之前，本实施例晶体管的制造方法还包括：在对应第一晶体管的半导体衬底100中形成掺杂有第二离子的第一阱和对应第二晶体管的半导体衬底中形成掺杂有第一离子的第二阱。
具体地说，在第Ⅰ区域的半导体衬底100中形成对应于P型晶体管的N阱，在第Ⅱ区域的半导体衬底100中形成对应于N型晶体管的P阱。
在形成N阱的过程中，通过第一掩模形成第一掩模图形，以遮挡第Ⅱ区域的半导体衬底100而露出第Ⅰ区域的半导体衬底100；之后以所述第一掩模图形为掩模进行N型离子注入，形成所述N阱。
在形成P阱的过程中，通过第二掩模形成第二掩模图形，以遮挡第Ⅰ区域的半导体衬底100而露出第Ⅱ区域的半导体衬底100；之后以所述第二掩模图形为掩模进行P型离子注入，形成所述P阱。
参考图4，执行步骤S2，在所述半导体衬底100上形成含碳的第一半导体层101。碳可以起到减少掺杂离子扩散的作用，因而所述第一半导体层101可以起到沟道抗穿通层的作用。
本实施例中，所述第一半导体层101覆盖于所述半导体衬底100上，即位于第Ⅰ区域的半导体衬底100上，用于形成P型晶体管的沟道抗穿通层，也位于第Ⅱ区域的半导体衬底100上，用于形成N型晶体管的沟道抗穿通层。本实施例通过形成含碳的第一半导体层101即可以实现P型晶体管和N型晶体管沟道抗穿通层的形成，从而简化了工艺步骤，减小了制造难度。
本实施例中，所述半导体衬底100的材料为硅，通过外延方式在所述硅衬底上形成含碳的硅层，所述含碳的硅层为所述第一半导体层101。通过外延方式或离子注入方式（采用碳离子注入的方式在半导体衬底100表面形成高碳浓度的表面层）形成的含碳的硅层具有膜层质量较好、具有较少缺陷的特点，以便于作为沟道抗穿通层。
如果含碳的硅层中碳的比例过小，则难以有效实现防止掺杂离子扩散的作用，如果含碳的硅层中碳的比例过大，则容易影响沟道区的性能进而影响晶体管的性能，因此，可选的，在硅衬底上外延或离子注入形成含碳的硅层的步骤中，含碳的硅层中碳的原子百分比在0.1%～2%的范围内。
如果含碳的硅层厚度过大，容易占据过多的空间影响晶体管的集成度，如果含碳的硅层厚度过小，则难以有效实现防止掺杂离子扩散的作用，因此，可选的，所述含碳的硅层的厚度在1～20nm的范围内。
如图5所示，在所述含碳的第一半导体层101表面形成第二半导体层102，所述第二半导体层102用于形成晶体管的鳍。
本实施例中，所述第二半导体层102与鳍的厚度相同，但是本发明对此不作限制，在其他实施例中，由于第二半导体层102在后续工艺中还会被少量去除，所述第二半导体层102的厚度可以略大于鳍的厚度。
如果P型掺杂的硅层的厚度过大，则形成的鳍的厚度过大，容易增大晶体管的尺寸；如果P型掺杂的硅层的厚度过小，则形成的鳍的厚度过小，晶体管的源漏掺杂深度较浅，容易影响晶体管的性能，因此，可选的，P型掺杂的硅层的厚度在10～50nm的范围内。
用于形成鳍的所述P型掺杂的硅层的电阻率如果过大，容易影响沟道区的载流子迁移率，可选的，P型掺杂的硅层的电阻率在8～12欧姆·厘米的范围内。
本实施例中，所述第二半导体层102为在含碳的硅层表面外延形成P型掺杂的硅层。可以在外延的过程中原位进行P型掺杂以形成所述第二半导体层102。
通过外延方式形成的硅层具有膜层质量较好、具有较少缺陷的特点，以符合晶体管沟道区的要求。
结合参考图6和图7，执行步骤S4，对所述第一半导体层101的一部分进行第一离子掺杂，以形成第一晶体管的沟道抗穿通层。
本实施例以先形成P型晶体管的沟道抗穿通层为例，因此本步骤中，对半导体衬底100第Ⅰ区域上的第一半导体层101先进行P型离子掺杂，以形成P型晶体管的沟道抗穿通层104。
具体地，通过第三掩模进行曝光，以在第二半导体层102的表面形成第三掩模图形103，所述第三掩模图形103遮挡所述第Ⅱ区域对应的第一半导体层102，露出第Ⅰ区域对应的第一半导体层102。
由于第三掩模形成的第三掩模图形103与第一掩模形成的第一掩模图形遮挡和露出的区域相同，因此可选的，可以采用形成N阱的掩模来实现P型离子掺杂，以形成P型晶体管的沟道抗穿通层104，从而使沟道抗穿通层的形成过程与现有技术实现良好的兼容，降低了制造成本。
本实施例中，采用硼离子实现所述P型离子掺杂。
可选的，采用P型离子注入实现P型离子掺杂，P型离子注入的剂量在5E17～5E18原子每立方厘米的范围内，以使P型离子注入至含碳的硅层中，以起到P型晶体管的沟道抗穿通层104的作用。
需要说明的是，在完成P型离子掺杂之后，本实施例制造方法包括去除所述第三掩模图形103的步骤。例如所述第三掩模图形103的材料为氮化硅，可以采用干刻或湿刻的方法去除所述第三掩模图形103。
结合参考图8和图9，执行步骤S5，对所述第一半导体层101的另一部分进行第二离子掺杂，以形成第二晶体管的沟道抗穿通层。
本实施例在先形成P型晶体管的沟道抗穿通层之后再形成N型晶体管的沟道抗穿通层为例，对半导体衬底100第Ⅱ区域上的第一半导体层101进行N型离子掺杂，以形成N型晶体管的沟道抗穿通层106。
具体地，通过第四掩模进行曝光，以在第二半导体层102的表面形成第四掩模图形105，所述第四掩模图形105遮挡所述第Ⅰ区域对应的第一半导体层102，露出第Ⅱ区域对应的第一半导体层102。
由于第四掩模形成的第四掩模图形105与第二掩模形成的第二掩模图形遮挡和露出的区域相同，因此可选的，可以采用形成P阱的掩模来进行本步骤的N型离子掺杂，以形成N型晶体管的沟道抗穿通层106，从而使沟道抗穿通层的形成过程与现有技术实现良好的兼容，降低了制造成本。
本实施例中，采用磷离子实现所述N型离子掺杂。
可选的，采用N型离子注入的方式实现N型离子掺杂，N型离子注入的剂量在5E17～5E18原子每立方厘米的范围内，以使N型离子注入至含碳的硅层中，以起到N型晶体管的沟道抗穿通层106的作用。
需要说明的是，如图9所示，在完成N型离子掺杂之后，本实施例制造方法包括去除所述第四掩模图形105的步骤。例如：所述第四掩模图形105的材料为氮化硅，可以采用干刻或湿刻的方法去除所述第四掩模图形105。
执行步骤S6，进行退火处理。通过退火处理可以激活P型晶体管的沟道抗穿通层104中的P型离子、激活N型晶体管的沟道抗穿通层106中的N型离子。
可选的，所述退火处理可以采用快速热退火处理。具体地，退火温度在1000～1100℃的范围内，退火时间在5～100秒的范围内。
执行步骤S7，图形化所述第二半导体层102，以形成鳍。
图形化第二半导体层102，以形成位于第Ⅰ区域半导体衬底100上的第一鳍（图未示）和第Ⅱ区域半导体衬底100上的第二鳍（图未示）。
其中所述第一鳍用作P型晶体管中的沟道区，位于所述第一鳍下方的P型晶体管的沟道抗穿通层104用于定义P型晶体管的沟道区。
所述第二鳍用作N型晶体管中的沟道区，位于所述第二鳍下方的N型晶体管的沟道抗穿通层106用于定义N型晶体管的沟道区。
本实施例制造方法中，第一半导体层101用于形成P型晶体管和N型晶体管的沟道抗穿通层，可以采用一次工艺形成所述第一半导体层101，简化工艺、降低了制造难度还节约了成本。
此外，第一半导体层101为含碳的材料，可以减少掺杂离子的扩散，进而可以使沟道抗穿通层中离子掺杂浓度具有较小的陡峭度（abruptness），优化晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种晶体管的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成含碳的第一半导体层；
在所述含碳的第一半导体层表面形成第二半导体层；
对所述第一半导体层的一部分进行第一离子掺杂，以形成第一晶体管的沟道抗穿通层；
对所述第一半导体层的另一部分进行第二离子掺杂，以形成第二晶体管的沟道抗穿通层；
图形化所述第二半导体层，以形成鳍。
2.如权利要求1所述的制造方法，其特征在于，
提供半导体衬底的步骤包括：提供硅衬底；
在所述半导体衬底上形成含碳的第一半导体层的步骤包括：在所述硅衬底上外延或离子注入形成含碳的硅层。
3.如权利要求2所述的制造方法，其特征在于，在所述硅衬底上外延或离子注入方法形成含碳的硅层的步骤中，在含碳的硅层中碳的原子百分比在0.1%～2%的范围内。
4.如权利要求2所述的制造方法，其特征在于，在所述硅衬底上外延或离子注入方法形成含碳的硅层的步骤中，所述含碳的硅层的厚度在1～20nm的范围内。
5.如权利要求2所述的制造方法，其特征在于，在所述含碳的第一半导体层表面形成第二半导体层的步骤包括：在含碳的硅层表面外延形成P型掺杂的硅层。
6.如权利要求5所述的制造方法，其特征在于，所述P型掺杂的硅层与待形成的鳍的厚度相同。
7.如权利要求5所述的制造方法，其特征在于，所述P型掺杂的硅层的电阻率在8～12欧姆·厘米的范围内。
8.如权利要求5所述的制造方法，其特征在于，所述P型掺杂的硅层的厚度在10～50nm的范围内。
9.如权利要求2所述的制造方法，其特征在于，提供半导体衬底的步骤之后，形成含碳的第一半导体层的步骤之前，所述制造方法还包括：在对应第一晶体管的半导体衬底中形成第一阱和对应第二晶体管的半导体衬底中形成第二阱；
所述对所述第一半导体层的一部分进行第一离子掺杂的步骤中采用与形成第一阱相同的掩模；
所述对所述第一半导体层的另一部分进行第二离子掺杂的步骤中采用与形成第二阱相同的掩模。
10.如权利要求1所述的制造方法，其特征在于，所述制造方法在进行第一离子掺杂和第二离子掺杂之后，还包括：进行退火处理。
11.如权利要求10所述的制造方法，其特征在于，所述退火处理中退火温度在1000～1100℃的范围内，退火时间在5～100秒的范围内。
12.如权利要求1所述的制造方法，其特征在于，所述第一离子掺杂和第二离子掺杂的剂量在5E17～5E18原子每立方厘米的范围内。
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