JP2013511159A - ドープされたエピタキシャル領域を有する半導体装置およびその製造方法 - Google Patents

ドープされたエピタキシャル領域を有する半導体装置およびその製造方法 Download PDF

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Abstract

本発明の実施例として、半導体装置上のエピタキシャル領域を示した。ある実施例では、エピタキシャル領域は、成膜−エッチングプロセスを経て基板に成膜される。周期的な成膜−エッチングプロセスの間に、スペーサの下側に形成されるキャビティは、エピタキシャルキャップ層によって埋め戻される。エピタキシャル領域およびエピタキシャルキャップ層は、チャネル領域での電子移動度を改善し、短チャネル効果が抑制され、寄生抵抗が低下する。

Description

本願は、半導体処理プロセスの分野に関し、特に、ドープされたエピタキシャル領域を有する半導体装置、およびその製造方法に関する。
半導体装置、特にトランジスタにおける特性のさらなる向上は、半導体産業において、常に主要な検討事項となっている。例えば、金属酸化物半導体フィールド効果トランジスタ（MOSFET）の設計および製作の際には、装置特性を改善するため、チャネル領域の電子移動度の増大、および寄生抵抗の低減に対する共通の課題が恒久的に存在する。
装置特性を改善する他の方法には、例えば、ソース／ドレイン領域とチャネル領域の間の領域のドーピング処理により、MOSFETの抵抗全体を抑制することが含まれ、この領域は、MOSFETの「先端（チップ）」またはソース／ドレイン延長領域と称される。例えば、ソース／ドレイン領域にドーパントが注入されると、熱処理ステップにおいて、ドーパントがチャネル領域に向かって拡散する。しかしながら、ドーパントの濃度および配置を制御するには限界がある。また、注入および拡散法では、先端領域における寄生抵抗の問題、および側方のアンダーカットの問題に対処することはできない。
本発明では、
半導体装置を形成する方法であって、
ゲート電極、および該ゲート電極の側壁に形成されたスペーサを有する基板を提供するステップと、
前記基板をエッチングして、凹状界面を形成するステップと、
前記基板を第1の前駆体および第2の前駆体に対して交互に暴露することにより、前記凹状界面に、エピタキシャル領域を形成するステップと、
前記エピタキシャル領域に、キャップ層を選択的に成膜するステップと、
を有する方法が提供される。
本発明の一実施例による半導体装置を示した断面図である。 本発明の別の実施例による半導体装置を示した断面図である。 本発明の別の実施例による半導体装置を示した断面図である。 本発明の別の実施例による半導体装置を示した斜視図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図1に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図2に示した半導体装置を製造する方法を示した断面図である。 図3に示した半導体装置を製造する方法を示した断面図である。 図3に示した半導体装置を製造する方法を示した断面図である。 図3に示した半導体装置を製造する方法を示した断面図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図8Eに示した半導体装置の代替実施例を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図4に示した半導体装置を製造する方法を示した斜視図である。 図8E-8Iに示した半導体装置の断面図である。 図9に示した半導体装置の代替実施例を示した斜視図である。 図8E-8Iに示した半導体装置の断面図である。 図8E-8Iに示した半導体装置の断面図である。 図8E-8Iに示した半導体装置の断面図である。 図8E-8Iに示した半導体装置の断面図である。 図8E-8Iに示した半導体装置の断面図である。 図8E-8Iに示した半導体装置の断面図である。
ドープされたエピタキシャル領域を有する半導体装置、およびその製造方法について説明する。以下の記載には、本発明の理解のため、多くの特定の詳細が示されている。本発明を不必要に曖昧にしないようにするため、他の例では、良く知られた半導体処理プロセス技術およびその特徴は、詳細に説明しない。
本発明の実施例には、半導体装置にエピタキシャル領域を形成する方法が示されている。ある実施例では、エピタキシャル領域は、in-situの炭素およびリンドープされたシリコン（Siy(C,P)1-y）領域であり、これは、周期的な成膜−エッチングプロセスを経て形成される。周期的な成膜−エッチングプロセス中、スペーサの下側に形成されるキャビティは、
極めて高いリンドープのシリコン（SiyP1-y）エピタキシャルキャップ領域によって埋め戻される。自己配列エピチップ（SET）構造におけるエピタキシャル領域とキャップ層のスタックの形成による、チャネル領域での電子移動度のゲインの上昇と、短チャネル効果の抑制（炭素によるリン拡散の抑制による）と、（SiyP1-y）エピタキシャルキャップ層における極めて高いリンドーピングによりもたらされる寄生抵抗の抑制との組み合わせ効果のため、劇的なトランジスタ特性ゲインが得られる。
図1には、本発明の一実施例による半導体装置の断面図を示す。半導体装置は、これに限られるものではないが、単結晶シリコンのような半導体材料で構成された基板200を有する。ある実施例では、基板200は、シリコンオンインスレータ（SOI）基板のシリコン膜であり、あるいはシリコン、シリコンゲルマニウム、ゲルマニウム、III-V族化合物半導体を有する多層化基板である。
基板200のチャネル領域には、ゲート誘電体310が形成される。ある実施例では、誘電体層310は、これに限られるものではないが、酸化ケイ素（例えばSiO2）のような、良く知られた絶縁材料で構成される。別の実施例では、誘電体層310は、高k誘電体材料で構成され、二酸化ケイ素よりも実質的に高い誘電率を有する（すなわちk＞3.9）。高k誘電体材料の例には、これに限られるものではないが、酸化タンタル（Ta2O5）、酸化チタン（TiO2）、および酸化ハフニウム（HfO2）が含まれる。
ゲート誘電体層310の上部には、ゲート電極320が形成される。ある実施例では、ゲート電極320は、これに限られるものではないが、ポリシリコンのような、良く知られた材料で構成される。ある実施例では、ゲート電極320は、これに限られるものではないが、白金、タングステン、またはチタンのような金属または金属合金材料で構成される。
ある実施例では、ゲート電極320の上部に、ハードマスク410が形成される。ある実施例では、ハードマスク410は、これに限られるものではないが、窒化ケイ素または酸窒化ケイ素のような材料で構成される。ゲート電極320の対向する両側壁には、スペーサ420、440が形成される。ある実施例では、スペーサ420、440は、ゲート電極320の側壁の全幅に沿って形成される。スペーサ420、440は、側壁421、441、および底部表面422、442を有する。ある実施例では、スペーサ420、440は、これに限られるものではないが、窒化ケイ素、二酸化ケイ素、または酸窒化ケイ素のような材料で構成される。
本発明のある実施例では、基板200上のゲート電極320の対向する両側に、凹状ソース界面220および凹状ドレイン界面230が形成される。ある実施例では、凹状ソース界面220の一部は、スペーサ420の底部表面422の下側、およびゲート電極320の一部の下側で、横方向に延伸する。同様に、凹状ドレイン界面230の一部は、スペーサ440の底部表面442の下側、およびゲート電極320の一部の下側で、横方向に延伸する。
ソース領域501は、凹状ソース界面220の上部に形成される。本発明のある実施例では、ソース領域501は、凹状ソース界面220の上部に形成されたエピタキシャル領域531を有する。エピタキシャル領域531の上部には、キャップ層541が形成される。ソース領域501は、ソースエピチップ領域503を有し、この領域は、エピタキシャル領域531の一部、およびスペーサ420およびゲート誘電体層310の下側に直接形成されたキャップ層541の一部を有する。
凹状ドレイン界面230の上部には、ドレイン領域502が形成される。ある実施例では、ドレイン領域502は、凹状ドレイン界面230の上部に形成されたエピタキシャル領域532を有する。エピタキシャル領域532の上部には、キャップ層542が形成される。ドレイン領域502は、ドレインエピチップ領域504を有し、この領域は、エピタキシャル領域532の部分と、スペーサ440およびゲート誘電体310の下側に直接形成されたキャップ層542の部分とを含む。チャネル領域に比較的接近させて、ソースおよびドレインのエピチップ領域503、504を形成することにより、チャネル領域に大きな静水圧応力が発生し、その結果、電子移動度が大きくなり、駆動電流が増大する。
本発明の実施例では、エピタキシャル領域531、532は、リンドープされたシリコンおよび炭素を有する。この場合、図1に示される半導体装置は、自己整列エピチップ（SET）構造を有する、NMOS平坦またはトリゲートのトランジスタである。ある実施例では、エピタキシャル領域531、532は、シリコンを含み、炭素濃度は、約0.5原子％から4原子％で、リン濃度は、約9×1019cm-3から3×1021cm-3である。特定の実施例では、エピタキシャル領域531、532は、炭素濃度が2.2原子％で、リン濃度が2×1020cm-3のシリコンを有する。ソースおよびドレイン領域501、502のエピタキシャル領域531、532内の置換型炭素（2原子％を超える）は、チャネル領域に静水圧応力を与え、これにより、電子移動度が上昇する。また、置換型炭素は、いかなる後続の熱処理の際にも、リンの拡散を抑制し、従って、短チャネル効果が抑制される。
本発明のある実施例では、キャップ層541、542は、エピタキシャル層であり、リンドープされたシリコンを有する。ある実施例では、キャップ層541、542は、リン濃度が約8×1019cm-3から3×1021cm-3のシリコンを有する。特定の実施例では、キャップ層541、542は、リン濃度が2×1021cm-3のシリコンを有する。キャップ層542、542における高いリン濃度レベルにより、寄生抵抗が抑制され、特にシリサイドとソース／ドレイン領域501、502に間の接触抵抗が抑制される。
図2には、図1と同様の半導体装置の断面図を示す。基板200は、｛001｝シリコンで構成され、｛001｝シリコン基板200の｛111｝結晶面に｛111｝ファセット241を有する凹状ソース界面240、および｛001｝シリコン基板200の｛111｝結晶面に｛111｝ファセット251を有する凹状ドレイン界面250を有する。｛111｝ファセット241、251は、欠乏層に抑制された体積を提供し、対応する短チャネル効果の改善された制御を提供する。ある実施例では、凹状ソース界面および凹状ドレイン界面240、250の各々は、さらに、｛001｝シリコン基板200の｛010｝結晶面における｛010｝ファセット242、252を有する。ここで、｛010｝ファセット242、252は、ゲート電極320の下側に直接延伸する。｛010｝ファセット242、252は、半導体装置の金属チャネル長のより正確な形成に寄与し、短チャネル効果を抑制する。
図1と同様、図2に示した半導体装置は、ソース領域501およびドレイン領域502を有し、各々は、エピタキシャル領域531、532およびキャップ層541、542を有する。エピタキシャル領域531、532およびキャップ層541、542は、｛111｝ファセット241、251および｛010｝ファセット242、252を含む凹状ソース界面および凹状ドレイン界面240、250の上部に形成される。ソース領域501は、ソースエピチップ領域505を有し、この領域は、スペーサ420、ゲート誘電体310、および｛111｝、｛010｝ファセット241、242によって取り囲まれたエピタキシャル領域531の部分と、キャップ層541の部分とを含む。ドレイン領域502は、ドレインエピチップ領域506を有し、この領域は、スペーサ440、ゲート誘電体310、および｛111｝、｛010｝ファセット251、252によって取り囲まれたエピタキシャル領域532の部分と、キャップ層541の部分とを含む。チャネル領域と比較的接近させて、ソースおよびドレインのエピチップ領域505、506を形成することにより、チャネル領域に大きな静水圧応力が発生し、これにより電子移動度が高まり、その結果高い駆動電流が得られる。
図3には、図2と同様の半導体装置の断面図を示す。ある実施例では、ソースおよびドレイン領域501、502の各々は、｛111｝ファセット241、251および｛010｝ファセット242、252を含む凹状ソース界面および凹状ドレイン界面240、250の上に形成された、エピタキシャル領域610、612を有する。
ソース領域501は、ソースエピチップ領域611を有し、この領域は、スペーサ420、ゲート誘電体層310、および｛111｝、｛010｝ファセット241、242によって取り囲まれたエピタキシャル層610の部分を有する。ドレイン領域は、ドレインエピチップ領域621を有し、この領域は、スペーサ440、ゲート誘電体層310、および｛111｝、｛010｝ファセットt251、252によって取り囲まれたエピタキシャル層610の部分を有する。チャネル領域に比較的近接してソースおよびドレインエピチップ領域611、621を形成することにより、チャネル領域に大きな静水圧応力が生じ、電子移動度が増加し、その結果大きな駆動電流が得られる。
本発明の実施例では、エピタキシャル層610、620は、リンドープされたシリコンを有する。ある実施例では、エピタキシャル層610、620は、リン濃度が約8×1019cm-3から3×1021cm-3のシリコンを有する。特定の実施例では、エピタキシャル層610、620は、リン濃度が2×1021cm-3のシリコンを有する。エピタキシャル層610、620中の高リン濃度レベルにより、寄生抵抗が抑制され、特に、シリサイドとソース／ドレイン領域501、502の間の接触抵抗が抑制される。
図1、2、3には、平坦トランジスタにおけるエピタキシャル領域の適用により、チャネル領域での電子移動度が増大され、またはソース／ドレイン領域において接触抵抗が抑制される例を示した。エピタキシャル領域は、平坦トランジスタに限られるものではなく、他の装置、例えばこれに限られるものではないが、トリゲートトランジスタに製作することもできることは明らかである。図4には、半導体本体またはフィン260（破線で示されている）を有する基板200を備えるトリゲート装置の斜視図を示す。フィン260の3表面には、ゲート電極340が形成され、3つのゲートが形成される。ゲート電極340の上部には、ハードマスク410が形成される。ゲート電極340の対向する両側壁には、ゲートスペーサ460、470が形成される。ソース領域は、凹状ソース界面266およびフィン260の側壁に形成されたエピタキシャル領域531を有する。エピタキシャル領域531の上部には、キャップ層541が成膜される。
図5A乃至5Fには、図1を参照して示した半導体装置を形成する方法を示す。半導体装置の作製は、図5Aに示すように、基板200を提供することから開始される。基板200の所望のチャネル領域には、ゲート誘電体310が形成される。ある実施例では、ゲート誘電体層310は、これに限られるものではないが、物理気相成膜（PVD）法、化学気相成膜（CVD）法、または原子層成膜（ALD）法のような、いかなる良く知られた方法で形成されても良い。
ゲート誘電体層310の上部には、ゲート電極320が形成される。本発明のある実施例では、ゲート電極320は、犠牲ゲート電極であり、これは、その後、置換ゲートプロセスにおいて、実際のゲート電極と置換される。ゲート電極320の上部には、ハードマスク410が形成される。本発明のある実施例では、ゲート電極320およびハードマスク410は、PVD法またはCVD法を用いて成膜され、その後良く知られたフォトリソグラフィーおよびエッチング技術を用いてパターン化される。
次に、ゲート電極320の対向する両側壁に、スペーサ420、440が形成される。スペーサ420、440は、側壁421、441と、底部表面422、442とを有し、これらは、基板200の上部表面に形成される。ある実施例では、スペーサ420、440は、例えば、ゲート電極320を有する基板200の全体にわたってスペーサ材料の層を成膜した後、スペーサ材料の層を異方性エッチングし、ゲート電極320の側壁にスペーサ420、440を形成するような、良く知られた技術を用いて形成される。
次に、基板200に、ソース領域およびドレイン領域が形成される。本発明のある実施例では、ソース領域およびドレイン領域の製作は、これに限られるものではないが、乾式エッチングまたは湿式エッチング技術のような、良く知られたエッチング技術を用いて、基板200の一部に凹部を形成することにより開始される。本発明のある実施例では、実質的に基板200に対して選択性のエッチング剤を含む湿式エッチング処理を用いて、基板200に凹部が形成され、図5Bに示すような凹状ソース界面220および凹状ドレイン界面230が形成される。
ある実施例では、湿式エッチングにより、スペーサ420、440の下側が除去され、スペーサ420の底部表面422と凹状ソース界面220の間にソースエピチップキャビティ271が形成され、スペーサ440の底部表面と凹状ドレイン界面230の間にドレインエピチップキャビティ272が形成される。その結果、ソースエピチップキャビティ271およびドレインエピチップキャビティ272は、スペーサ420、440の底部表面422、442を露出する。ある実施例では、ソースエピチップキャビティ271およびドレインエピチップキャビティ272は、さらに、ゲート誘電体310の部分を露出する。その結果、凹状ソース界面220の一部は、スペーサ420の下側、およびゲート電極320の一部の下側において、横方向に延伸する。同様に、凹状ドレイン界面230の部分は、スペーサ440の下側、およびゲート電極320の一部の下側において、横方向に延伸する。
湿式エッチングは、ソースおよびドレインのエピチップキャビティ271、272によってゲート誘電体層310が露出されないように、制御できることは明らかである（例えば、エッチング期間を調整することにより）。例えば、凹状ソース界面220は、スペーサ420の下側においてのみ横方向に延伸しても良く、凹状ドレイン界面230は、スペーサ440の下側においてのみ横方向に延伸しても良い。
本発明のある実施例では、凹状ソース界面および凹状ドレイン界面220、230は、半導体装置のチャネル領域を定める。チャネル領域は、ゲート誘電体310の下側に直接配置された基板200の位置、ならびに凹状ソース界面および凹状ドレイン界面220、230の間の位置を表す。
次に、基板200を第1の前駆体および第2の前駆体に交互に暴露することにより、各凹状ソース界面および凹状ドレイン界面220、230の上に、エピタキシャル領域が成膜される。図5Cにおいて、エピタキシャル領域の形成は、基板200全体を第1の前駆体に暴露することにより開始され、凹状ソース界面および凹状ドレイン界面220、230に、エピタキシャル膜511、512が成膜される。基板200が単結晶シリコンで構成される場合、凹状ソース界面および凹状ドレイン界面220、230は、単結晶表面であり、上部にエピタキシャル膜511、512のエピタキシャル成長が可能となる。一方、ハードマスク410、スペーサ420、440、およびゲート誘電体310は、非結晶質表面である。その結果、ハードマスク410の上部表面、スペーサ420、440の側壁421、441、底部表面422、442、およびゲート誘電体310の底部表面の部分には、アモルファス層513が形成される。
本発明のある実施例では、第1の前駆体は、シリコン含有化合物、炭素含有化合物、およびドーパントを含む。ある実施例では、シリコン含有化合物は、これに限られるものではないが、シランおよびハロゲン化シランを含む。そのようなシリコン含有化合物には、シラン（SiH4）、ジシラン（Si2H6）、トリシラン（Si3H8）、ジクロロシラン（SiH2Cl2）、およびペンタクロロシランが含まれる。
ある実施例では、炭素含有化合物は、これに限られるものではないが、有機シランを含む。例えば、炭素含有化合物は、モノ−メチルシラン（CH3−SiH3）を含む。ある実施例では、炭素含有化合物は、水素（H2）またはアルゴンと混合される。例えば、モノメチルシラン（CH3−SiH3）は、CH3−SiH3濃度が0.5％から20％の範囲となるように、水素（H2）またはアルゴンと混合される。
本発明のある実施例では、ドーパントは、これに限られるものではないが、リンまたは砒素のようなn型ドーパントである。ある実施例では、ホスフィン（PH3）を、N2またはArのような不活性ガスまたは水素による希釈をせずに用いて、リンドーパントをエピタキシャル膜に取り込んでも良い。別の実施例では、ホスフィンガスは、水素と混合され、混合ガス中において、例えば、水素（H2）中のホスフィン（PH3）は、3％である。
ある実施例では、第1の前駆体は、キャリアガスを用いて、基板200に供給されまたは放出される。ある実施例では、キャリアガスは、これに限られるものではないが、水素（H2）、または窒素（N2）、アルゴン、およびヘリウムのような不活性ガス、ならびにこれらの組み合わせであっても良い。
本発明の実施例では、基板200は、約500℃から700℃の温度、および約5から300トールの圧力で、約3から60秒間、第1の前駆体に暴露される。特定の実施例では、基板200は、600℃の温度、30トールの圧力で、15秒間、第1の前駆体に暴露される。
ある実施例では、エピタキシャル膜511、512は、約6から100Åの厚さを有するように成長する。特定の実施例では、エピタキシャル膜511、512は、50Åの厚さを有するように成長する。第1の前駆体がリンドーパントを使用する場合、成膜されるエピタキシャル膜511、512は、リンがドープされたシリコンおよび炭素を含む結晶質膜である（すなわち、in-situ炭素およびリンドープシリコン層）。アモルファス層513は、リンがドープされたシリコンおよび炭素を有する。
第1の前駆体に暴露する前に、基板200に対して任意の表面前処理を実施することにより、エピタキシャル成長を容易にし、表面欠陥を抑制することができる。本発明のある実施例では、表面前処理は、基板200に対して行われる水素ベーク処理を含み（図5B）、凹状ソース界面および凹状ドレイン界面220、230が清浄化される。水素ベーク処理は、酸素を脱着し、エピタキシャル膜511、512が欠陥を形成せずに容易に核発生するように、表面の再構成を行う。ある実施例では、水素ベーク処理は、約700から1050℃で、約10から120秒間、行われる。本発明の実施例では、塩化水素（HCl）を添加して、水素ベーク処理が行われる。塩化水素（HCl）では、凹状ソース界面および凹状ドレイン界面220、230の約1から3原子層の除去ができ、これらは、酸素フリーで、炭化水素、および他のいかなるコンタミネーションも含まない。ある実施例では、塩化水素（HCl）による水素ベーク処理は、約700℃から900℃の低い温度で、10から122秒間行われる。あるいは、塩化水素（HCl）に追加のまたは代替化学化合物として、塩素（Cl2）、ゲルマン（水素化ゲルマニウム）（GeH4）、またはホスフィン（PH3）を用いても良い。
ある実施例では、表面前処理は、エッチングステップを用いて、凹状ソース界面および凹状ドレイン界面220、230を清浄化する。ある実施例では、エッチングステップでは、これに限られるものではないが、水素（H2）、無水塩化水素酸（HCI）、または水素化ゲルマニウム（GeH4）と水素（H2）の混合物のようなエッチングガスが使用される。別の実施例では、表面前処理において、エッチングステップと水素ベーク処理の組み合わせが使用される。
基板200を第2の前駆体に暴露する前に、パージ処理が行われ、第1の前駆体および他の副生成物が基板200から除去されても良い。ある実施例では、パージ処理において、これに限られるものではないが、窒素（N2）、ヘリウム、またはアルゴンのような不活性ガスが導入され、いかなる未反応の第1の前駆体または副生成物も除去される。
次に、図5Dにおいて、基板200全体が第2の前駆体に暴露され、スペーサ420、440の側壁421、441、および底部表面422、442からアモルファス層513が除去される。また、第2の前駆体は、ハードマスク410上、およびゲート誘電体310の下側に形成されたいかなるアモルファス層513も除去する。ある実施例では、第2の前駆体900において、エッチング剤が使用され、これにより、エピタキシャル膜511、512よりも早く、アモルファス層513が除去される。ある実施例では、第2の前駆体900は、これに限られるものではないが、水素（H2）、無水塩化水素酸（HCI）、または水素化ゲルマニウム（GeH4）と水素（H2）の混合物のようなエッチングガスである。水素化ゲルマニウムでは、触媒を介したエッチングが可能となり、これにより、低温においても大きなエッチング速度が提供される。
ある実施例では、基板200は、約30から300トールの圧力で、約5から60秒間、第2の前駆体に暴露される。特定の実施例では、基板200は、80トールの圧力で、20秒間、第2の前駆体に暴露される。ある実施例では、基板200が第1および第2の前駆体の双方に暴露される際に、温度は、実質的に同じレベルに維持される。
アモルファス層513と、ハードマスク410、スペーサ420、440、およびゲート誘電体310との間の弱い化学的結合のため、第2の前駆体は、上部に形成されるアモルファス層513を容易に除去する。第2の前駆体は、アモルファス層513と反応し、これを副生成物に変換し、これによりハードマスク410、スペーサ420、440、およびゲート誘電体310から、アモルファス層513が除去される。
一方、エピタキシャル膜511、512は、凹状ソース界面および凹状ドレイン界面220、230と強い化学的結合を示す。強い化学的結合のため、エピタキシャル膜511、512は、第2の前駆体によって、僅かの部分しか除去されない。ある実施例では、図5Cの間、または図5Dにおいて、基板200を第2の前駆体に暴露する期間に成膜されるエピタキシャル膜511、512の厚さは、調整することができ、エピタキシャル膜511、512の十分な厚さを維持したまま、アモルファス層513を有効に除去できる。
図5Cおよび5Dには、凹状ソース界面および凹状ドレイン界面220、230の上に、エピタキシャル膜511、512を形成する際の、成膜−エッチングの1サイクルを示す。ある実施例では、所望の数のエピタキシャル膜が形成されるまで、成膜−エッチングサイクルは、同じタイプの第1および第2の前駆体を用いて繰り返される。例えば、図5Eには、各々のエピタキシャル膜を有するエピタキシャル領域531、532が示されている。
エピタキシャル領域531、532は、それぞれ、10層のエピタキシャル膜のみに限られないことは明らかである。ある実施例では、約3から100サイクルの成膜−エッチングサイクルが行われ、エピタキシャル領域531、532が形成される。特定の実施例では、30の成膜−エッチングサイクルが行われ、約30ナノメートルの厚さを有するエピタキシャル領域531、532が形成される。
本発明のある実施例では、エピタキシャル領域531、532は、炭素またはリンの傾斜濃度を有するように成膜される。各エピタキシャル膜の炭素およびリンの濃度は、最適な選択性および欠陥のないエピタキシーが得られるように最適化される。また、傾斜炭素またはリン濃度により、成膜−エッチングサイクルの間のアモルファス材料の除去が助長される。ある実施例では、エピタキシャル領域531、532（図5Eに示されている）の傾斜化炭素濃度は、最低部のエピタキシャル膜での約0.5原子％から始まり、最上部のエピタキシャル膜での所望のレベルである約2原子％まで、徐々に増加する。別の実施例では、エピタキシャル領域531、532の傾斜リン濃度レベルは、最低部のエピタキシャル膜での約8×1019cm-3から始まり、最上部のエピタキシャル膜での所望のレベルである約2×1021cm-3まで、徐々に増加する。ある実施例では、エピタキシャル領域531、532は、傾斜炭素濃度（0.5乃至2原子％）と、傾斜リン濃度（8×1019乃至2×1021cm-3）とを組み合わせることにより形成される。
図5Eに示すように、エピタキシャル領域531、532は、凹状ソース界面および凹状ドレイン界面220、230に選択的に形成される。しかしながら、各成膜−エッチングサイクル中のアモルファス層513の除去の結果、スペーサ420、440の底部表面422、442とエピタキシャル領域531、532の上部表面の間に、ボイドまたはキャビティ281、282が形成される。ある実施例では、キャビティ281、282は、ゲート誘電体310の部分とエピタキシャル領域531、532の部分との間にも延在する。キャビティ281、282は、トランジスタ特性に悪影響を及ぼすため、除去される必要がある。本発明のある実施例では、キャビティ281、282は、図5Fに示すように、エピタキシャル領域531、532上に選択的に成膜されたキャップ層541、542によって、実質的に埋め戻される。
本発明のある実施例では、キャップ層541、542は、単一の成膜プロセスにおいて、基板200を第3の前駆体に暴露することにより、エピタキシャル領域531、532上に選択的に成膜される。ある実施例では、第3の前駆体は、第1の前駆体と同様のシリコン含有化合物とドーパント、および第2の前駆体と同様のエッチャントガスを含んでも良い。
エピタキシャル領域531、532が、リンドープされたシリコンおよび炭素を含む結晶質膜である場合、第3の前駆体に、同様のリンドーパントを使用して、キャップ層541、542が形成される。エピタキシャル層531、532の結晶質表面により、その上部でのキャップ層541、542のエピタキシャル成長が可能となり、その結果、キャップ層541、542は、リンドープされたシリコンを含むエピタキシャル層となる。キャビティの埋め戻しとは別に、リンドープされたシリコンのキャップ層541、542により、チャネル領域に引張応力が生じ、これにより電子移動度が上昇し、装置特性が向上するという利点が提供される。
ある実施例では、共搬送（co-flown）成膜技術を用いて、基板200がシリコン含有化合物、ドーパント、およびエッチャントガスに同時に暴露される。ある実施例では、エッチャントガスは、水素化ゲルマニウム(GeH4)を含まない。成膜中、エッチャントガスは、ハードマスク410およびスペーサ420、440に弱く結合された、いかなるシリコンおよびリン含有化合物も容易に除去し、その結果、キャップ層541、542は、エピタキシャル領域531、532上に成膜され、ハードマスク410またはスペーサ420、440には成膜されなくなる。
本発明のある実施例では、基板200は、約550℃から800℃の温度、約10トールから大気圧の圧力で、約30秒から900秒間、第3の前駆体に暴露される。特定の実施例では、基板200は、635℃の温度、600トールの圧力で、180秒間、第1の前駆体に暴露される。
ある実施例では、キャップ層541、542は、約50から500Åの厚さを有するように成長する。特定の実施例では、キャップ層541、542は、300Åの厚さを有するように成長する。
スペーサ層420とゲート誘電体310の直下のエピタキシャル領域531およびキャップ層541の部分は、ソースエピチップ領域503を形成する。同様に、スペーサ440とゲート誘電体310の直下のエピタキシャル領域532およびキャップ層542の部分は、ドレインエピチップ領域504を形成する。チャネル領域と比較的接近させた状態で、ソースおよびドレインのエピチップ領域503、504を形成することにより、チャネル領域に大きな静水圧応力が生じ、その結果、大きな電子移動度および増大した駆動電流が得られる。エピタキシャル領域531、532の製作中、ソースおよびドレインのエピチップ領域503、504の炭素濃度の上昇により、応力は、さらに増強される。また、ソースおよびドレインのエピチップ領域503、504の炭素濃度は、後続の熱処理の間のいかなるリンの拡散も抑制する。
本発明の実施例では、ゲート電極320は、犠牲ゲート電極であり、これは、置換ゲートプロセスにおいて、実際のゲート電極によって実質的に置換される。ある実施例では、置換ゲートプロセスは、キャップ層541、542上にマスクを成膜することによって開始され、次に、マスクが平坦化され、ハードマスク410（図示されていない）と同一平面となる。次に、ハードマスク410およびゲート電極320は、良く知られたエッチング技術を用いて除去される。ハードマスク410およびゲート電極320の除去後、ゲート誘電体310上に、実際のゲート電極が成膜される。ある実施例では、実際のゲート電極は、金属ゲート電極であり、これに限られるものではないが、白金、タングステン、またはチタンのような材料を含む。これにより、図1に示した半導体装置の製作が完了する。
図6A乃至6Fには、図2を参照して示したような半導体装置を形成する方法を示す。半導体装置の製作は、図6Aに示すように、基板200を提供することから開始される。図6Aに示す半導体装置は、図5Aのものと同様であり、従って、ここでは詳しく説明しない。簡単に言えば、半導体装置は、基板200の所望のチャネル領域に形成されたゲート誘電体310を有する。ゲート電極320は、ゲート誘電体310の上部に形成される。本発明の実施例では、ゲート電極320は、犠牲ゲート電極であり、これは、その後、置換ゲートプロセスにおいて、実際のゲート電極によって置換される。ハードマスク410は、ゲート電極の上部に形成され、スペーサ420、440は、ゲート電極320の側壁に形成される。
次に、基板200上に、ソース領域およびドレイン領域が形成される。本発明のある実施例では、ソースおよびドレイン領域の製作は、これに限られるものではないが、乾式エッチングまたは湿式エッチングのような、良く知られたエッチング技術を用いて、基板200に凹部を形成することから開始される。本発明の実施例では、基板200に対して実質的に選択性の湿式エッチングを用いて、基板200に凹部が形成され、図6Bに示すような凹状ソース界面240および凹状ドレイン界面250が形成される。
本発明の実施例では、基板200は、｛001｝シリコンで構成される。湿式エッチングでは、結晶学的方向に基づいて、｛001｝シリコン基板200をエッチングするエッチャント剤が使用され、特に、｛001｝シリコン基板200では、エッチングは、他の結晶方向においてより迅速に進行するため、｛111｝結晶面に沿って、よりゆっくりとエッチングされ、｛111｝ファセット241、251が形成される。その結果、スペーサ420の底部表面422と｛111｝ファセット241との間に、ソースエピチップキャビティ271が形成される。スペーサ440の底部表面と｛111｝ファセット251との間に、ドレインエピチップキャビティ272が形成される。
湿式エッチング剤は、これに限られるものではないが、アンモニア系またはアミン系のエッチャントを含む。アンモニア系エッチャントの例は、水酸化アンモニウム（NH4OH）、テトラメチルアンモニウム水酸化物（TMAH）、およびベンジルトリメチルアンモニウム水酸化物（BTMH）である。湿式エッチング剤は、水酸化カリウム（KOH）および水酸化ナトリウム（NaOH）のような、他の種類のエッチャントを含んでも良い。
ある実施例では、湿式エッチングは、さらに、｛001｝シリコン基板200のチャネル領域に、｛010｝ファセット242、252を形成する。｛010｝ファセット242、252は、ゲート誘電体310の直下に延在する。特定の実施例では、｛010｝ファセット242、252は、ゲート誘電体310から、最大約3nmの長さで形成される。
次に、基板200を第1の前駆体および第2の前駆体に交互に暴露することにより、凹状ソース界面240および凹状ドレイン界面240の各々の上に、エピタキシャル領域が成膜される。図6C、6D、および6Eに示したエピタキシャル領域を製作する方法は、図5C、5Dおよび5Eにおいて説明した製作方法と同様である。基板200を第1の前駆体に暴露する前に、基板200に対して任意の表面前処理が行われることで、エピタキシャル成長が容易となり、表面欠陥が減少する。ある実施例では、前述の図5Cにおいて説明したように、表面前処理は、水素ベーク処理および／またはエッチングステップを含み、凹状ソース界面および凹状ドレイン界面240、250が清浄化される。
図6Cから始まり、基板200全体が第1の前駆体に暴露され、凹状ソース界面および凹状ドレイン界面240、250に、エピタキシャル膜511、512が成膜される。｛111｝ファセット241、251と｛010｝ファセット242、252を有する、凹状ソース界面および凹状ドレイン界面240、250は、単結晶表面であり、上部でエピタキシャル膜511、512のエピタキシャル成長が可能である。一方、ハードマスク410、スペーサ420、440、およびゲート誘電体310は、非結晶質表面であり、このため上部には、アモルファス層513が成膜される。ここでも、図5Cを参照して説明したものと同様の第1の前駆体および処理条件が利用できるため、ここではこれ以上説明しない。
次に、図6Ｄにおいて、同様に、基板200全体が第2の前駆体に暴露され、アモルファス層513がスペーサ420、440の側壁421、441、および底部表面422、442から除去される。また、第2の前駆体は、ハードマスク410上およびゲート誘電体310の下側に形成された、いかなるアモルファス層513をも除去する。ここでも、図5Dを参照して示したものと同様の第2の前駆体および処理条件が利用できるため、ここではこれ以上説明しない。
図6Cおよび6Dには、成膜−エッチングの1サイクルを示す。このサイクルにより、｛111｝ファセット241、251と｛010｝ファセット242、252とを含む、凹状ソース界面および凹状ドレイン界面240、250上に、エピタキシャル膜511、512が形成される。成膜−エッチングサイクルは、所望の数のエピタキシャル膜が成膜されるまで繰り返される。一例として、図6Eには、それぞれが10のエピタキシャル膜を有するエピタキシャル領域531、532を示す。本発明の実施例では、前述の図5Eにおいて示したように、エピタキシャル領域531、532は、炭素またはリンの傾斜濃度を有するように成膜される。例えば、エピタキシャル領域531、532（図6Eに示されている）は、最低部のエピタキシャル膜での約0.5原子％から、エピタキシャル膜の最上部の約2原子％の所望のレベルまで、徐々に増加する傾斜炭素濃度を有するように成膜される。あるいは、エピタキシャル領域531、532は、最低部のエピタキシャル膜での約8×1019cm-3から、最上部のエピタキシャル膜での約2×1021cm-3の所望のレベルまで、徐々に増加する傾斜リン濃度レベルを有するように成膜される。ある実施例では、エピタキシャル領域531、532は、傾斜炭素濃度（0.5から2原子％）と傾斜リン濃度（8×1019から2×1021cm-3）の組み合わせを有するように成膜される。
同様に、各成膜−エッチングサイクル中でのアモルファス層513の除去により、スペーサ420、440の底部表面422、442とエピタキシャル領域531、532の上部表面との間に、キャビティ281、282が形成される。キャビティ281、282は、図6Fに示すように、エピタキシャル領域531、532に選択的に設置されたキャップ層541、542により、実質的に埋め戻される。
ある実施例では、キャップ層541、542は、単一の成膜プロセスにおいて、基板200を第3の前駆体に暴露することにより、エピタキシャル領域531、532に選択的に成膜される。ここでも、図5Fを参照して示したものと同様の第3の前駆体および処理条件が適用され得る。エピタキシャル領域531、532が、リンドープされたシリコンおよび炭素を有する結晶質膜である場合、第3の前駆体には、同じリンドーパントが使用され、キャップ層541、542が形成される。エピタキシャル領域531、532の結晶質表面により、その上部でのキャップ層541、542のエピタキシャル成長が可能となり、その結果、キャップ層541、542は、リンドープされたシリコンを含有するエピタキシャル層となる。これにより、図2示す半導体装置の製作が完了する。
図7A乃至7Cには、図3を参照して示した半導体装置を形成する方法を示す。図7Aから始まる半導体装置の製作は、基板200を提供することから開始される。図7Aに示す半導体装置は、図5Aのものと同様であり、従って、ここではこれ以上説明しない。
次に、基板200上に、ソースおよびドレイン領域が形成される。本発明の実施例では、ソースおよびドレイン領域の作製は、これに限られるものではないが、乾式エッチングまたは湿式エッチングのような良く知られた技術を用いて、基板200の凹部を形成することにより開始される。ある実施例では、ここでも、図6Bにおいて使用される湿式エッチング処理が同様に適用され、基板200に凹部が形成され、図7Bに示すような凹状ソース界面240および凹状ドレイン界面250が形成される。湿式エッチングでは、図6Bを参照して示したものと同じエッチャント剤が使用され、｛001｝シリコン基板200の｛111｝結晶面に、｛111｝ファセット241、251が形成される。ある実施例では、湿式エッチングにより、｛001｝シリコン基板200のチャネル領域に、さらに、｛010｝ファセット242、252が形成される。
次に、図7Cに示すように、エピタキシャル層610、620が凹状ソース界面および凹状ドレイン界面240、250に、選択的に成膜される。本発明のある実施例では、エピタキシャル層610、620は、単一の成膜プロセスにおいて、基板200をエッチャントガスを含む前駆体に暴露することにより、選択的に成膜される。
ある実施例では、前駆体は、図5Cに示したものと同様のシリコン含有化合物およびドーパントを有する。ある実施例では、シリコン含有化合物は、これに限られるものではないが、シランおよびハロゲン化シランを含む。そのようなシリコン含有化合物には、シラン（SiH4）、ジシラン（Si2H6）、トリシラン（Si3H8）、ジクロロシラン（SiH2Cl2）、およびペンタクロロシランが含まれる。本発明の実施例では、ドーパントは、これに限られるものではないが、リンまたは砒素のようなn型ドーパントである。ある実施例では、リンドーパントは、水素またはN2もしくはArのような不活性ガスによって希釈されないホスフィン（PH3）を用いて、エピタキシャル層に導入される。別の実施例では、ホスフィンガスは、水素と混合され、例えば、水素（H2）中に3％のホスフィン（PH3）を含む混合ガスが使用される。ある実施例では、前駆体のエッチングガスは、これに限られるものではないが、水素（H2）および無水塩化水素酸（HCI）を含む。
ある実施例では、共搬送（co-flown）成膜技術を用いて、エッチャントガスを含む前駆体が、基板200に同時に供給される。ある実施例では、基板200は、約550から800℃の温度、約10トールから大気圧の圧力で、約30から2000秒間、前駆体に暴露される。特定の実施例では、基板200は、635℃の温度、600トールの圧力で、800秒間、第1の前駆体に暴露される。
ある実施例では、エピタキシャル層610、620は、約30から2000Åの厚さを有するように成長する。特定の実施例では、エピタキシャル層610、620は、750Åの厚さで成長する。リンドーパントが使用される場合、エピタキシャル層610、620は、リンドープされたシリコンを有する。
基板200が単結晶シリコンで構成される場合、｛111｝ファセット241、251と｛010｝ファセット242、252とを有する凹状ソース界面および凹状ドレイン界面240、250は、単結晶表面となり、上部へのエピタキシャル層610、620のエピタキシャル成長が可能となる。ハードマスク410およびスペーサ420、440は、非結晶質表面を有するため、エッチャントガスは、成膜の際にハードマスク410およびスペーサ420、440に弱く結合された、いかなるシリコンおよびリン含有化合物をも容易に除去し、エピタキシャル層610、620は、凹状ソース界面および凹状ドレイン界面240、250に成膜されるが、ハードマスク410またはスペーサ420、440の上部には成膜されない。
スペーサ420と｛111｝、｛010｝ファセット241、242の間に成膜されたエピタキシャル層610の部分は、ソースエピチップ領域611を形成する。同様に、スペーサ440と｛111｝、｛010｝ファセット251、252の間に成膜されたエピタキシャル層620の部分は、ドレインエピチップ領域621を形成する。チャネル領域と比較的接近させて、ソースおよびドレインのエピチップ領域611、621を形成することにより、チャネル領域に大きな静水圧応力が生じ、その結果、大きな電子移動度が得られる。また、リンドープされたシリコンエピタキシャル層610、620により、チャネル領域には引張応力が生じ、これにより、電子移動度が高まり、装置特性が向上する。これにより、図3に示した半導体装置の製作が完了する。
また、基板200が前駆体に暴露される前に、基板に任意の表面前処理を実施することにより、エピタキシャル成長が容易となり、表面欠陥が減少する。例えば、基板200（図7B）に対して、図5Cに関して示したものと同様の水素ベーク処理を実施することにより、｛111｝ファセット241、251と｛010｝ファセット242、252とを含む凹状ソース界面および凹状ドレイン界面240、250が清浄化される。
図8A乃至8Iには、図4を参照して示したようなトリゲート装置を形成する方法を示す。トリゲート装置の製作は、図8Aに示すような基板200を提供することから開始される。基板200は、半導体本体またはフィン260を有し、このフィンは、基板200から分離領域710、720を貫通して延伸する。ある実施例では、分離領域710、720は、狭小溝絶縁（STI）領域であり、これは、基板200をエッチングして溝を形成した後、溝に酸化物材料を成膜して、STI領域を形成するような、一般的な技術によって形成される。分離領域710、720は、これに限られるものではないが、シリコン酸化物（例えばSiO2）のような、良く知られたいかなる絶縁材料で構成されても良い。
ある実施例では、フィン260は、分離領域700の上部の上部表面261を有する。フィン260は、さらに、分離領域710の上部に露出された前面262と、分離領域720の上部に露出された背面263とを有する。ある実施例では、フィン260は、基板200と同じ半導体材料で構成される。
次に、図8Bにおいて、上部表面261、前面262、および背面263の部分の上部に、ゲート誘電体330が形成される。ある実施例では、ゲート誘電体330は、これに限られるものではないが、物理気相成膜（PVD）法、化学気相成膜（CVD）法、または原子層成膜（ALD）法のような、いかなる良く知られた方法で形成されても良い。
次に、ゲート誘電体330の上部にゲート電極340が形成される。ゲート電極340は、該
ゲート電極340の一方の側に、フィン260の部分264、265が露出するように形成される。ある実施例では、ゲート電極340は、これに限られるものではないが、ポリシリコンのような、いかなる良く知られた材料で構成されても良い。上部表面261、前面262、および背面263上に形成されたゲート電極340は、トリゲート装置用の3つのゲートを形成する。次に、ゲート電極320の上部に、ハードマスク410が形成される。
次に、図8Cに示すように、ゲート電極340の対向する両側壁に、ゲートスペーサ460、470が成膜される。ある実施例では、スペーサ460、470は、良く知られた技術を用いて形成され、例えば、ゲート電極340を含む基板200全体にスペーサ材料の層を成膜し、その後スペーサ材料の層の異方性エッチング処理により、ゲート電極340の側壁にスペーサ460、470を形成することにより形成される。同時に、フィン260の露出部264、265の側壁に、スペーサ480、490が形成される。ある実施例では、ゲートスペーサ460、470、およびフィンスペーサ480、490は、これに限られるものではないが、窒化ケイ素、二酸化ケイ素、または酸窒化ケイ素のような材料で構成される。
次に、基板200にソース領域およびドレイン領域が形成される。本発明の実施例では、ソースおよびドレイン領域の製作は、図8Dにおいて、フィン260の露出部264、265の側壁から、フィンスペーサ480、490を除去することから開始される。フィンスペーサ480、490は、これに限られるものではないが、ドライエッチングまたは湿式エッチングのような、良く知られたエッチング技術により除去される。
ある実施例では、異方性湿式エッチング処理を用いて、フィン260の露出部分264、265から、フィンスペーサ480、490が完全に除去される。同時に、異方性湿式エッチング処理により、ゲートスペーサ460、470の部分が除去され、ハードマスク410の側壁の部分が露出される。ゲートスペーサ460、470は、スペーサ480、490に比べて大きな高さおよび厚さを有するため、異方性湿式エッチング処理により、フィンスペーサ480、490は、ゲートスペーサ460、470よりも早く除去される。異方性湿式エッチング処理では、フィンスペーサ480、490を完全に除去するように制御することができるが、ゲートスペーサ460、470は、ゲート電極340上に十分な厚さで残留し、このためゲート電極340の側壁は、露出されない。
次に、基板200に対してエッチング処理が実施され、フィン260の露出部分264、265に凹部が形成される。本発明のある実施例では、エッチング処理において、フィン260に対して実質的に選択性のエッチャント剤が使用され、露出部分264が凹状化され、分離領域710、720の上部表面の下側に、凹状ソース界面266が形成され、図8Ｅに示すように、フィン側壁267が形成される。ゲート電極340の反対側では、露出部分264が凹状化され、凹状ドレイン界面268およびフィン側壁269が形成される。ある実施例では、凹状ソース界面および凹状ドレイン界面266、268は、分離領域710、720の上部表面から、約100乃至400Å低い。
図9には、トリゲート装置の断面図を示す。図には、上部表面261から凹状ソース界面266まで延在するフィン側壁267、および上部表面261から凹状ドレイン界面268まで延在するフィン側壁269が示されている。本発明の実施例では、フィン側壁267、269は、ゲートスペーサ460、470の側壁461、471と実質的に同一平面にあり、または重なっている。ある実施例では、フィン側壁267、269は、基板200の｛110｝結晶面における｛110｝ファセットであり、凹状ソース界面および凹状ドレイン界面266、268は、基板200の｛100｝結晶面における｛100｝ファセットである。
別の実施例では、等方性エッチングを用いて、ゲートスペーサ460、470内に、凹部化されたフィン側壁267、269が形成される。図8Ｅ-1は、トリゲート装置の斜視図であり、ゲートスペーサ470内に凹状化されたフィン側壁267が示されている。図9-1は、断面図であり、ゲートスペーサ460、470の下側に、凹状化されたフィン側壁267、269、の両方が示されている。ある実施例では、側壁267、269は、ゲートスペーサ側壁461、471から約25から200Åまで、凹状化される。
図8Eに引き続き、基板200を第1の前駆体と第2の前駆体に交互に暴露することにより、凹状ソース界面および凹状ドレイン界面266、268の各々に、エピタキシャル領域が成膜される。図8F、8G、および8Hに示すエピタキシャル領域を製作する方法は、図5C、5D、および5Eにおいて示した製作方法と同様である。
図8Fから始まり、基板200全体が第1の前駆体に暴露され、凹状ソース界面266およびフィン側壁267に、エピタキシャル膜511が成膜される。同時に、図10の断面図に示すように、凹状ドレイン界面268およびフィン側壁269に、エピタキシャル膜512が成膜される。凹状ソース界面および凹状ドレイン界面266、268と、フィン側壁267、269とは、単結晶表面であり、この上でのエピタキシャル膜511、512のエピタキシャル成長が可能となる。一方、ハードマスク410、ゲートスペーサ460、470、および分離領域710、720は、非結晶質表面であり、このため、この上部には、アモルファス層513が形成される。ここでも、図5Cを参照して示したものと同様の第1の前駆体および処理条件を適用することができるため、ここでは、これ以上説明しない。
次に、図8Gにおいて、同様に、基板200全体が第2の前駆体に暴露され、ゲートスペーサ460、470および分離領域710、720から、アモルファス層513が除去される。また、第2の前駆体は、ハードマスク410上に形成された、いかなるアモルファス層513をも除去する。図11には、アモルファス層513が除去された後の、トリゲート装置の断面図を示す。図5Dにおいて示したものと同様の第2の前駆体および処理条件が適用可能であり、ここでは、これ以上説明しない。
図8Ｆ乃至8Gおよび図10乃至11には、成膜−エッチングの1サイクルを示す。このサイクルにより、凹状ソース界面および凹状ドレイン界面266、268と、フィン側壁267、269に、エピタキシャル膜511、512が形成される。成膜−エッチングサイクルは、まで、所望の数のエピタキシャル膜が成膜されるまで繰り返される。ある実施例では、最終エピタキシャル領域531、532は、図12に示すように、5つのエピタキシャル膜を有する。本発明の実施例では、エピタキシャル領域531、532は、前述の図5Eにおいて示したように、炭素またはリンの傾斜濃度を有するように成膜される。例えば、エピタキシャル領域531、532（図12に示されている）は、傾斜炭素濃度を有するように成膜され、炭素濃度は、最低部のエピタキシャル膜の約0.5原子％から、最上部のエピタキシャル膜での約2原子％の所望のレベルまで、徐々に増加する。あるいは、エピタキシャル領域531、532は、傾斜リン濃度レベルを有するように成膜され、リン濃度は、最低部のエピタキシャル膜の約8×1019cm-3から、最上部のエピタキシャル膜の約2×1021cm-3の所望のレベルまで、徐々に増加する。ある実施例では、エピタキシャル領域531、532は、傾斜炭素濃度（0.5乃至5原子％）と、傾斜リン濃度（8×1019乃至2×1021cm-3）の組み合わせを有するように成膜される。
別の実施例では、フィン側壁267、269は、ゲートスペーサ460、470内に凹状化され、
エピタキシャル領域531、531は、トリゲート装置のチャネル領域に接近して形成され、これにより、チャネル領域に、大きな値の応力が導入される。
同様に、各成膜−エッチングサイクル中のアモルファス層513の除去の結果、図8Hおよび図13に示すように、エピタキシャル領域531、532と分離領域710、720の間には、ボイドまたはキャビティ281、282が形成される。キャビティ281、282は、図8I、図14、および図15に示すように、エピタキシャル領域531、532の上部に選択的に成膜されたキャップ層541、542によって、実質的に埋め戻される。
ある実施例では、キャップ層541、542は、単一の成膜プロセスにおいて、基板200を第3の前駆体に暴露することにより、エピタキシャル領域531、532の上部に選択的に成膜される。ここでは、図5Fを参照して示したものと同様の第3の前駆体および処理条件が適用され得る。エピタキシャル領域531、532がリンドープされたシリコンおよび炭素を含む結晶質膜である場合、第3の前駆体には、同じリンドーパントが使用され、キャップ層541、542が形成される。エピタキシャル領域531、532の結晶質表面により、その上部でのキャップ層541、542のエピタキシャル成長が可能となり、その結果、キャップ層541、542は、リンドープされたシリコンを含むエピタキシャル層となる。リンドープされたシリコンのキャップ層541、542では、半導体フィン260のチャネル領域に、引張応力が誘起され、これにより、電子移動度が上昇し、装置特性が向上するという利点が得られる。これにより、図4に示した半導体装置の製作が完了する。
本発明のいくつかの実施例について説明した。しかしながら、当業者には、本発明は、示された実施例に限定されるものではなく、特許請求の範囲の思想および範囲内で、変更および修正により実施できることが認識される。

Claims (42)

  1. 半導体装置を形成する方法であって、
    ゲート電極、および該ゲート電極の側壁に形成されたスペーサを有する基板を提供するステップと、
    前記基板をエッチングして、凹状界面を形成するステップと、
    前記基板を第1の前駆体および第2の前駆体に対して交互に暴露することにより、前記凹状界面に、エピタキシャル領域を形成するステップと、
    前記エピタキシャル領域に、キャップ層を選択的に成膜するステップと、
    を有する方法。
  2. 前記基板を前記第1の前駆体および第2の前駆体に対して交互に暴露するステップは、
    前記基板を前記第1の前駆体に暴露するステップであって、
    前記凹状界面にエピタキシャル膜を成膜し、
    前記スペーサの側壁および底部表面に、アモルファス層を成膜するステップと、
    前記基板を前記第2の前駆体に暴露して、前記スペーサの前記側壁および前記底部表面から、前記アモルファス層を除去するステップと、
    を有することを特徴とする請求項1に記載の方法。
  3. 前記第1の前駆体は、
    シランを含むシリコン含有化合物、
    有機シランを含む炭素含有化合物、および
    リンを含むドーパント
    を有することを特徴とする請求項1に記載の方法。
  4. 前記エピタキシャル領域は、リンドープされたシリコンおよび炭素を含むことを特徴とする請求項3に記載の方法。
  5. 前記第2の前駆体は、エッチャントガスであることを特徴とする請求項1に記載の方法。
  6. 前記凹状界面に、前記エピタキシャル領域を形成するステップの結果、前記エピタキシャル領域と前記スペーサの底部表面の間に、ボイドが形成され、
    前記キャップ層によって、前記ボイドが埋め戻されることを特徴とする請求項1に記載の方法。
  7. 前記キャップ層は、前記基板を第3の前駆体に暴露することにより、前記エピタキシャル領域に選択的に成膜され、
    前記第3の前駆体は、
    シランを含むシリコン含有化合物、
    リンを含むドーパント、および
    エッチャントガス
    を有することを特徴とする請求項1に記載の方法。
  8. 前記キャップ層は、リンドープされたシリコンを有することを特徴とする請求項7に記載の方法。
  9. さらに、
    前記基板を第1の前駆体および第2の前駆体に対して交互に暴露するステップの前に、前記基板に、水素ベーク処理を実施するステップを有することを特徴とする請求項1に記載の方法。
  10. 前記基板をエッチングして、凹状界面を形成するステップは、
    湿式エッチングを実施して、前記基板の｛111｝結晶面に、｛111｝ファセットを形成するステップを有することを特徴とする請求項1に記載の方法。
  11. 前記湿式エッチングにより、前記基板の｛010｝結晶面に、｛010｝ファセットが形成されることを特徴とする請求項10に記載の方法。
  12. 前記湿式エッチングでは、水酸化カリウム（KOH）、水酸化ナトリウム（NaOH）、アンモニア系エッチャント、およびアミン系エッチャントからなる群から選定されたエッチャント剤が使用されることを特徴とする請求項10に記載の方法。
  13. 半導体装置を形成する方法であって、
    ゲート電極、ならびに該ゲート電極の対向する両側壁に形成された第1のスペーサおよび第2のスペーサを有する基板を提供するステップと、
    前記基板をエッチングして、凹状ソース界面および凹状ドレイン界面を形成するステップと、
    前記基板をエッチャントガスを含む前駆体に暴露することにより、前記凹状ソース界面上に第1のエピタキシャル層を、また前記凹状ドレイン界面に第2のエピタキシャル領域を選択的に成膜するステップと、
    を有する方法。
  14. 前記前駆体は、
    シランを含むシリコン含有化合物、および
    リンを含むドーパント
    を有することを特徴とする請求項13に記載の方法。
  15. 前記第1および第2のエピタキシャル層の両方は、リンドープされたシリコンを有することを特徴とする請求項14に記載の方法。
  16. 前記基板をエッチングして、凹状ソース界面および凹状ドレイン界面を形成するステップは、
    湿式エッチングを実施して、前記凹状ソース界面および凹状ドレイン界面において、前記基板の｛111｝結晶面に｛111｝ファセットを形成するステップを有することを特徴とする請求項13に記載の方法。
  17. 前記湿式エッチングにより、前記凹状ソース界面および凹状ドレイン界面において、前記基板の｛010｝結晶面に｛010｝ファセットが形成されることを特徴とする請求項16に記載の方法。
  18. 前記湿式エッチングでは、水酸化カリウム（KOH）、水酸化ナトリウム（NaOH）、アンモニア系エッチャント、およびアミン系エッチャントからなる群から選定されたエッチャント剤が使用されることを特徴とする請求項16に記載の方法。
  19. 半導体装置を形成する方法であって、
    絶縁層、および該絶縁層を通って延在する半導体本体を有する基板を提供するステップと、
    前記半導体本体の一部に、ゲート電極を形成するステップであって、これにより前記半導体本体の露出部分が形成されるステップと、
    前記ゲート電極の側壁に、ゲートスペーサを成膜するステップと、
    前記半導体本体の前記露出部分をエッチングするステップであって、前記絶縁層の上部表面の下側に凹状化された第1の表面、および前記ゲートスペーサと同一平面にある第2の表面が形成されるステップと、
    前記基板を第1の前駆体および第2の前駆体に交互に暴露することにより、前記第1の表面および第2の表面に、エピタキシャル領域を形成するステップと、
    前記エピタキシャル領域に、キャップ層を選択的に成膜するステップと、
    を有する方法。
  20. 前記ゲート電極の側壁に、前記ゲートスペーサを成膜するステップは、
    前記半導体本体の前記露出部分の側壁に、本体スペーサを成膜するステップ
    を有することを特徴とする請求項19に記載の方法。
  21. さらに、
    前記半導体本体の露出部分をエッチングする前に、前記半導体本体の前記露出部分の側壁から、前記本体スペーサを除去するステップ
    を有することを特徴とする請求項20に記載の方法。
  22. さらに、
    前記第2の表面が前記ゲートスペーサ内に凹状化されるように、前記第2の表面をエッチングするステップ
    を有することを特徴とする請求項19に記載の方法。
  23. 前記第1の表面および第2の表面に、エピタキシャル領域を形成するステップの結果、前記エピタキシャル領域と前記絶縁層の間に、ボイドが生じ、
    前記キャップ層により、前記ボイドが埋め戻されることを特徴とする請求項19に記載の方法。
  24. 前記基板を前記第1の前駆体および前記第2の前駆体に交互に暴露するステップは、
    前記基板を前記第1の前駆体に暴露するステップであって、
    前記第1の表面および第2の表面に、エピタキシャル膜が成膜され、
    前記絶縁層および前記ゲートスペーサ上にアモルファス層が成膜されるステップと、
    前記基板を前記第2の前駆体に暴露して、前記絶縁層および前記ゲートスペーサから、前記アモルファス層を除去するステップと、
    を有することを特徴とする請求項19に記載の方法。
  25. 前記第1前駆体は、
    シランを含むシリコン含有化合物、
    有機シランを含む炭素含有化合物、および
    リンを含むドーパント
    を有することを特徴とする請求項19に記載の方法。
  26. 前記エピタキシャル領域は、リンドープされたシリコンおよび炭素を有することを特徴とする請求項25に記載の方法。
  27. 前記第2の前駆体は、エッチャントガスであることを特徴とする請求項19に記載の方法。
  28. 前記キャップ層は、前記基板を第3の前駆体に暴露することにより、前記エピタキシャル領域に選択的に成膜され、
    前記第3の前駆体は、
    シランを含むシリコン含有化合物、
    リンを含むドーパント、および
    エッチャントガス
    を有することを特徴とする請求項19に記載の方法。
  29. 前記キャップ層は、リンドープされたシリコンを有することを特徴とする請求項28に記載の方法。
  30. 基板であって、
    該基板のチャネル領域に形成されたゲート電極、ならびに
    前記基板の前記ゲート電極の対向する両側に形成された、凹状ソース界面および凹状ドレイン界面
    を有する基板と、
    前記ゲート電極の対向する両側壁に形成された第1のスペーサおよび第2のスペーサであって、前記凹状ソース界面の一部は、前記第1のスペーサの底部表面の下側に横方向に延在し、前記凹状ドレイン界面の一部は、前記第2のスペーサの底部表面の下側に横方向に延在する、第1のスペーサおよび第2のスペーサと、
    ソース領域であって、
    前記凹状ソース界面に形成された第1のエピタキシャル領域、および
    前記第1のエピタキシャル領域に形成された第1のキャップ層であって、前記第1のキャップ層の一部は、前記第1のエピタキシャル領域と前記第1のスペーサの底部表面の間に形成される、第1のキャップ層
    を有するソース領域と、
    ドレイン領域であって、
    前記凹状ドレイン界面に形成された第2のエピタキシャル領域、および
    前記第2のエピタキシャル領域に形成された第2のキャップ層であって、前記第2のキャップ層の一部は、前記第2のエピタキシャル領域と前記第2のスペーサの底部表面の間に形成される、第2のキャップ層、
    を有するドレイン領域と、
    を有する半導体装置。
  31. 前記第1および第2のエピタキシャル領域の各々は、リンドープされたシリコンおよび炭素を有することを特徴とする請求項30に記載の半導体装置。
  32. 前記第1および第2のエピタキシャル領域の各々は、シリコンを含み、
    炭素濃度は、0.5原子％から4原子％の範囲であり、
    リン濃度は、9×1019cm-3から3×1021cm-3の範囲であることを特徴とする請求項31に記載の半導体装置。
  33. 前記第1および第2のキャップ層の各々は、リンドープされたシリコンを含むことを特徴とする請求項31に記載の半導体装置。
  34. 前記第1および第2のキャップ層の各々は、リン濃度が8×1019cm-3から3×1021cm-3の範囲のシリコンを有することを特徴とする請求項33に記載の半導体装置。
  35. 上部に絶縁層が形成された基板と、
    前記基板から、前記絶縁層を通って延伸する半導体本体と、
    を有する半導体装置であって、
    前記半導体本体は、
    前記絶縁層の上部に露出された上部表面、前面、および背面と、
    前記上部表面からソース界面まで延在する第1の側壁と、
    前記第1の側壁とは反対の第2の側壁であって、前記上部表面からドレイン界面まで延在する第2の側壁と、
    を有し、
    当該半導体装置は、
    前記半導体本体の前記上部表面、前記前面、および前記背面に形成されたゲート電極と、
    前記ゲート電極の対向する両側壁に形成された第1のスペーサおよび第2のスペーサと、
    ソース領域であって、
    前記第1の側壁および前記ソース界面に形成された第1のエピタキシャル領域、ならびに
    前記第1のエピタキシャル領域に形成された第1のキャップ層であって、前記第1のキャップ層の一部は、前記第1のエピタキシャル領域と前記絶縁層の間に形成される、第1のキャップ層、
    を有するソース領域と、
    ドレイン領域であって、
    前記第2の側壁および前記ドレイン界面に形成された第2のエピタキシャル領域、ならびに
    前記第2のエピタキシャル領域に形成された第2のキャップ層であって、前記第2のキャップ層の一部は、前記第2のエピタキシャル領域と前記絶縁層の間に形成される、第2のキャップ層
    を有するドレイン領域と、
    を有する半導体装置。
  36. 前記第1の側壁は、前記第1のスペーサと実質的に同一平面にあり、
    前記第2の側壁は、前記第2のスペーサと実質的に同一平面にあることを特徴とする請求項35に記載の半導体装置。
  37. 前記第1の側壁は、前記第1のスペーサ内に凹状化され、
    前記第2の側壁は、前記第2のスペーサ内に凹状化されることを特徴とする請求項35に記載の半導体装置。
  38. 前記ソース界面および前記ドレイン界面は、前記絶縁層の上部表面の下側に凹状化されることを特徴とする請求項35に記載の半導体装置。
  39. 前記第1および第2のエピタキシャル領域の各々は、リンドープされたシリコンおよび炭素を有することを特徴とする請求項35に記載の半導体装置。
  40. 前記第1および第2のエピタキシャル領域の各々は、シリコンを含み、
    炭素濃度は、0.5原子％から4原子％の範囲であり、
    リン濃度は、9×1019cm-3から3×1021cm-3の範囲であることを特徴とする請求項39に記載の半導体装置。
  41. 前記第1および第2のキャップ層の各々は、リンドープされたシリコンを含むことを特徴とする請求項35に記載の半導体装置。
  42. 前記第1および第2のキャップ層の各々は、シリコンを有し、
    リン濃度は、8×1019cm-3から3×1021cm-3の範囲であることを特徴とする請求項41に記載の半導体装置。
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