KR101476628B1 - 도핑된 에피택셜 영역을 가진 반도체 디바이스 및 그 제조 방법 - Google Patents

도핑된 에피택셜 영역을 가진 반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스 상의 에피택셜 영역을 설명한다. 일 실시예에서 에피택셜 영역은 주기적 증착-에칭 공정을 통해 기판 상에 증착된다. 주기적 증착-에칭 공정 중에 스페이서 바로 밑에 생성되는 중공들이 에피택셜 캡 층에 의해 채워진다. 에피택셜 영역 및 에피택셜 캡 층은 채널 영역에서 전자 이동성을 개선하며, 단채널 효과를 낮추며 기생 저항을 줄인다.

Description

도핑된 에피택셜 영역을 가진 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING DOPED EPITAXIAL REGION AND ITS METHODS OF FABRICATION}
본 발명은 반도체 공정 분야에 관한 것으로서, 특히 도핑된 에피택셜 영역들을 가진 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스, 특히 트랜지스터들의 성능을 높이는 것이 반도체 산업분야에서는 항상 주요한 고려사항이 되어 왔다. 예를 들어, 산화 금속 반도체 전계 효과 트랜지스터(MOSFET(metal oxide semiconductor field effect transistor))의 설계 및 제조 중에 소자 성능을 개선하기 위해 채널 영역의 전자 이동성을 높이며 기생 저항을 줄이는 것이 항상 공통적인 목표였다.
소자 성능을 개선하는 다른 방법들은 예컨대 소스/드레인 영역들 및 채널 영역 사이의 영역을 도핑함으로써 MOSFET의 전체적 저항을 줄이는 것을 포함하며, 이 사이의 영역은 MOSFET의 '팁(tip)' 또는 소스/드레인 확장 영역이라 칭한다. 예를 들어, 도펀트(dopant)가 소스/드레인 영역 내에 주입되며 어닐링(annealing) 단계가 그 도펀트를 채널 영역을 향해 확산시킨다. 그러나, 도펀트 농도와 위치를 제어함에 있어 한계가 존재한다. 게다가, 주입 및 확산 방법은 팁 영역들에서의 측면 언더컷(lateral undercut)이나 기생 저항 문제를 처리하지 못한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 예시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스를 예시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 예시한 사시도이다.
도 5a-5f는 도 1에 도시된 반도체 디바이스 제조 방법을 예시한 단면도들이다.
도 6a-5e는 도 2에 도시된 반도체 디바이스 제조 방법을 예시한 단면도들이다.
도 7a-7c는 도 3에 도시된 반도체 디바이스 제조 방법을 예시한 단면도들이다.
도 8a-8i는 도 4에 도시된 반도체 디바이스 제조 방법을 예시한 사시도들이다.
도 9-15는 도 8e-8i에 도시된 반도체 디바이스의 단면도들이다.
도 8ee는 도 8e에 도시된 반도체 디바이스의 대안적 실시예를 예시한 사시도이다.
도 9a는 도 9에 도시된 반도체 디바이스의 대안적 실시예를 예시한 사시도이다.
도핑된 에피택셜 영역을 가지는 반도체 디바이스 및 그 제조 방법이 설명된다. 이하의 설명에서, 본 발명에 대한 철저한 이해를 제공하기 위해 수많은 특정 세부사항들이 언급된다. 다른 경우, 본 발명을 불필요하게 모호하게 하지 않도록 잘 알려진 반도체 공정 기법들 및 특징들은 설명되지 않았다.
본 발명의 실시예들은 반도체 디바이스 상의 에피택셜 영역 형성 방법을 설명한다. 일 실시예에서 에피택셜 영역은 주기적 증착-에칭 공정을 통해 증착된 인시투(in-situ) 탄소 및 인 도핑된 실리콘(Siy(C,P)1_y) 영역이다. 주기적 증착-에칭 공정 중에 스페이서 바로 밑에 생성되는 중공들이 매우 높게 인 도핑된 실리콘(SiyP1 _y) 에피택셜 캡 층에 의해 채워진다. 자가 정렬 에피 팁((Self-aligned Epi Tip:SET) 구조 내 에피택셜 영역 및 캡 층의 스택이 채널 영역에서 증가된 전자 이동성 이득, 감소된 단채널 효과(탄소 억제 인 확산에 기인함), 및 (SiyP1 _y) 에피택셜 캡 층 내 매우 높은 인 도핑에 의해 제공되는 감소된 기생 저항의 결합된 효과들로 인해 놀라운 트랜지스터 성능 이득을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도를 예시한다. 반도체 디바이스는 비한정적인 것으로서 단결정 실리콘과 같은 반도체 물질로 이뤄지는 기판(200)을 포함한다. 일 실시예에서, 기판(200)은 절연체 상의 실리콘(SOI, silicon on insulator) 기판의 실리콘막이거나, 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 반도체들을 포함하는 다층 구조의 기판이다.
게이트 유전체(310)가 기판(200)의 채널 영역 위에 형성된다. 일 실시예에서 유전체 층(310)은 비한정적인 것으로서 산화 실리콘(e.g., SiO2)과 같은 어떤 잘 알려진 절연 물질로 이루어진다. 다른 실시예에서, 유전체 층(310)은 이산화 실리콘보다 실질적으로 높은 유전 상수(즉, k>3.9)를 가진 높은 k의 유전 물질로 이루어진다. 높은 k의 유전 물질들의 예들로는 산화 탄탈륨(Ta2O5), 산화 티타늄(TiO2) 및 산화 하프늄(HfO2)이 포함되나 이에 국한되지 않는다.
게이트 전극(320)이 게이트 유전체(310) 위에 형성된다. 일 실시예에서 게이트 전극(320)은 비한정적인 것으로서 폴리실리콘(polysilicon)과 같은 어떤 잘 알려진 절연 물질로 이루어진다. 다른 실시예들에서 게이트 전극(320)은 비한정적인 것으로서 백금, 텅스텐 또는 티타늄과 같은 금속이나 금속 합금 물질로 이루어진다.
일 실시예에서, 하드 마스크(410)가 게이트 전극(320) 상부에 형성된다. 일 실시예에서 하드 마스크(410)는 비한정적인 것으로서 질화 실리콘이나 산질화 실리콘과 같은 물질로 이루어진다. 스페이서들(420, 440)이 게이트 전극(320)의 양 측벽들 상에 형성된다. 일 실시예에서, 스페이서들(420, 440)은 게이트 전극(320)의 전체 측벽 너비를 따라 형성된다. 스페이서들(420, 440)은 측벽들(421, 441) 및 저면들(422, 442)을 포함한다. 일 실시예에서 스페이서들(420, 440)은 비한정적인 것으로서 질화 실리콘, 이산화 실리콘, 또는 산질화 실리콘과 같은 물질로 이루어진다.
본 발명의 일 실시예에서, 오목한(recessed) 소스 계면(220) 및 오목한 드레인 계면(230)이 게이트 전극(320)의 양측에서 기판(200) 상에 형성된다. 일 실시예에서 오목한 소스 계면(220)의 일부는 스페이서(420)의 저면(422) 밑과 게이트 전극(320)의 일부 밑에서 옆으로 연장된다. 마찬가지로, 오목한 드레인 계면(230)의 일부는 스페이서(440)의 저면(442) 밑과 게이트 전극(320)의 일부 밑에서 옆으로 연장된다.
소스 영역(501)이 소스 계면(220) 위에 형성된다. 본 발명의 일 실시예에서, 소스 영역(501)은 오목한 소스 계면(220) 위에 형성된 에피택셜 영역(531)을 포함한다. 캡 층(541)이 에피택셜 영역(531) 위에 형성된다. 소스 영역(501)은 스페이서(420) 및 게이트 유전체(310) 바로 밑에 형성된 에피택셜 영역(531) 및 캡 층(541)의 일부를 포함하는 소스 에피 팁(epi-tip) 영역(503)을 포함한다.
드레인 영역(502)이 드레인 계면(230) 위에 형성된다. 일 실시예에서, 드레인 영역(502)은 오목한 드레인 계면(230) 위에 형성된 에피택셜 영역(532)을 포함한다. 캡 층(542)이 에피택셜 영역(532) 위에 형성된다. 드레인 영역(502)은 스페이서(440) 및 게이트 유전체(310) 바로 밑에 형성된 에피택셜 영역(532) 및 캡 층(542)의 일부를 포함하는 드레인 에피 팁(epi-tip) 영역(504)을 포함한다. 소스 및 드레인 에피 팁 영역들(503, 504)을 채널 영역에 상대적으로 근접하여 형성함으로써, 채널 영역에 보다 큰 등방 응력(hydrostatic stress)이 유도되고, 그 결과 보다 높은 전자 이동성 및 증가된 구동 전류를 파생한다.
본 발명의 일 실시예에서 에피택셜 영역들(531, 532)은 인으로 도핑된 실리콘 및 탄소를 포함한다. 이 경우, 도 1에 도시된 반도체 디바이스는 자가 정렬 에피 팁(SET) 구조를 가진 NMOS 플라나(planar) 또는 트리게이트(trigate) 트랜지스터이다. 일 실시예에서, 에피택셜 영역들(531, 532)은 약 0.5 원자% 내지 4 원자% 의 탄소 농도 및 약 9E19cm- 3내지 3E21cm-3의 인 농도를 가지는 실리콘을 포함한다. 특정 실시예에서, 에피택셜 영역들(531, 532)은 2.2 원자% 의 탄소 농도 및 2E20 cm-3의 인 농도를 가지는 실리콘을 포함한다. 소스 및 드레인 영역들(501, 502)의 에피택셜 영역들(531, 532) 내 치환 탄소(2 원자% 를 넘음)가 등방 응력을 채널 영역 상에 전달하고, 이러한 것이 전자 이동성을 향상시킨다. 게다가 치환 탄소는 어느 이어지는 열처리(thermal anneals) 중에 어떤 인 확산을 억제함으로써 단채널 효과를 감소시킨다.
본 발명의 일 실시예에서 캡 층들(541, 542)은 인으로 도핑된 실리콘을 포함하는 에피택셜 층들이다. 일 실시예에서 캡 층들(541, 542)은 약 8E19cm-3 내지 3E21cm-3의 인 농도를 가지는 실리콘을 포함한다. 특정 실시예에서,캡 층들(541, 542)은 2E21cm-3의 인 농도를 가지는 실리콘을 포함한다. 캡 층들(541, 542) 내에서의 높은 인 농도 레벨이 기생 저항, 특히 실리콘 화합물 및 소스/드레인 영역들(501, 502) 사이의 접촉 저항을 낮춘다.
도 2는 도 1과 유사한 반도체 디바이스의 단면도를 예시한다. 기판(200)은 {001} 실리콘으로 이루어지고, {001} 실리콘 기판(200)의 {111} 결정면 안에 {1 11} 면(241)을 가지는 오목한(recessed) 소스 계면(240) 및 {001} 실리콘 기판(200)의 {111} 결정면 안에 {111} 면(251)을 가지는 오목한 드레인 계면(250)을 포함한다. {111} 면들(241, 251)은 감소되는 볼륨과 그에 상응하여 개선되는 단채널 효과의 제어를 제공한다. 일 실시예에서, 오목한 소스 및 드레인 계면들(240, 250) 각각은 {001} 실리콘 기판(200)의 {010} 결정면 내에 {010} 면(242, 252)을 더 포함하며, 그 {010} 면들(242, 252)은 게이트 전극(320) 바로 아래로 연장된다. {010} 면들(242, 252)은 반도체 디바이스의 금속학적 채널 길이를 보다 확실하게 한정하고 단채널 효과를 감소시키는 데 기여한다.
도 1과 유사하게, 도 2에 도시된 반도체 디바이스는 소스 영역(501) 및 드레인 영역(502)를 포함하며, 그 각각의 영역은 에피택셜 영역(531, 532) 및 캡 층(541, 542)을 가진다. 에피택셜 영역들(531, 532) 및 캡 층들(541, 542)은 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(240, 250) 위에 형성된다. 소스 영역(501)은 스페이서(420), 게이트 유전체(310), 및 {111}, {010} 면들(241, 242)에 의해 둘러싸인 에피택셜 영역(531) 및 캡 층(541)의 일부를 포함하는 소스 에피 팁(epi-tip) 영역(505)을 포함한다. 드레인 영역(502)은 스페이서(440), 게이트 유전체(310), 및 {111}, {010} 면들(251, 252)에 의해 둘러싸인 에피택셜 영역(532) 및 캡 층(542)의 일부를 포함하는 드레인 에피 팁(epi-tip) 영역(506)을 포함한다. 소스 및 드레인 에피 팁 영역들(505, 506)을 채널 영역에 상대적으로 근접하여 형성하는 것은 채널 영역에 보다 큰 등방 응력(hydrostatic stress)을 유도하고, 그에 따라 전자 이동성이 증가되며 그것이 보다 높은 구동 전류를 파생한다.
도 3은 도 2과 유사한 반도체 디바이스의 단면도를 예시한다. 일 실시예에서, 소스 및 드레인 영역들(501, 502) 각각은 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(240, 250) 위에 형성된 에피택셜 층(610, 620)을 포함한다.
소스 영역(501)은 스페이서(420), 게이트 유전체(310), 및 {111}, {010} 면들(241, 242)에 의해 둘러싸인 에피택셜 층(610)의 일부를 포함하는 소스 에피 팁(epi-tip) 영역(611)을 포함한다. 드레인 영역은 스페이서(440), 게이트 유전체(310), 및 {111}, {010} 면들(251, 252)에 의해 둘러싸인 에피택셜 층(620)의 일부를 포함하는 드레인 에피 팁(epi-tip) 영역(621)을 포함한다. 소스 및 드레인 에피 팁 영역들(611, 621)을 채널 영역에 상대적으로 근접하여 형성하는 것은 채널 영역에 보다 큰 등방 응력(hydrostatic stress)을 유도하고, 그에 따라 전자 이동성이 증가되며 그것이 보다 높은 구동 전류를 파생한다.
본 발명의 일 실시예에서 에피택셜 층(610, 620)은 인으로 도핑된 실리콘을 포함한다. 일 실시예에서 에피택셜 층들(610, 620)은 약 8E19cm-3 내지 3E21cm-3의 인 농도를 가지는 실리콘을 포함한다. 특정 실시예에서, 에피택셜 층들(610, 620)은 2E21cm-3의 인 농도를 가지는 실리콘을 포함한다. 에피택셜 층들(610, 620) 내에서의 높은 인 농도 레벨이 기생 저항, 특히 실리콘 화합물 및 소스/드레인 영역들(501, 502) 사이의 접촉 저항을 낮춘다.
도 1, 2 및 3은 채널 영역에서 전자 이동성을 개선하거나 소스/드레인 영역들에서 접촉 저항을 줄이기 위한 플라나(planar) 트랜지스터들 내 에피택셜 영역들의 응용법을 예시한다. 에피택셜 영역들이 플라나 트랜지스터들에 국한되는 것이 아니라 비한정적인 것으로서 트리게이트(trigate) 트랜지스터와 같은 다른 소자들 상에서 제조될 수 있다는 것을 예상할 수 있을 것이다. 도 4는 반도체 바디(body)나 핀(fin)(260)(점선으로 나타냄)을 가진 기판(200)을 포함하는 트리게이트 소자의 사시도를 예시한다. 3 개의 게이트들을 형성하기 위해 핀(260)의 3 개 표면들 위에 게이트 전극(340)이 형성된다. 하드 마스크(410)가 게이트 전극(340) 상부에 형성된다. 게이트 스페이서들(460, 470)이 게이트 전극(340)의 양 측벽들에서 형성된다. 소스 영역은 오목한 소스 계면(266) 및 핀(260) 측벽 상에 형성되는 에피택셜 영역(531)을 포함한다. 캡 층(541)이 에피택셜 영역(531) 위에 증착된다.
도 5a-5f는 도 1과 관련하여 논의된 바와 같은 반도체 디바이스를 형성하는 방법을 예시한다. 반도체 디바이스의 제조는 도 5a에 도시된 것과 같이 기판(200)을 제공하는 것에서 시작된다. 게이트 유전체(310)가 기판(200)의 원하는 채널 영역 위에 형성된다. 일 실시예에서, 게이트 유전체(310)는 비한정적인 것으로서 물리적 증기 증착법(PVD(physical vapor deposition)), 화학적 증기 증착법(CVD(chemical vapor deposition)), 또는 원자 층 증착법(ALD(atomic layer deposition))과 같은 어떤 잘 알려진 방법들에 의해 형성된다.
게이트 전극(320)이 게이트 유전체(310) 위에 형성된다. 본 발명의 일 실시예에서, 게이트 전극(320)은 나중에 교체 게이트 공정 시 실제 게이트 전극으로 교체되는 희생 게이트 전극이다. 하드 마스크(410)가 게이트 전극(320) 상부에 형성된다. 본 발명의 일 실시예에서, 게이트 전극(320) 및 하드 마스크(410)는 PVD나 CVD를 사용하여 증착되고, 그런 다음 잘 알려진 광석판술 및 에칭 기법들을 이용해 패턴화된다.
스페이서들(420, 440)이 이제 게이트 전극(320)의 양 측벽들 상에 형성된다. 스페이서들(420, 440)은 측벽들(421, 441) 및, 기판(200)의 상면 위에 형성되는 저면들(422, 442)을 포함한다. 일 실시예에서 스페이서들(420, 440)은 게이트 전극(320)을 포함하는 전체 기판(200) 위에 스페이서 물질 층을 증착하고 그런 다음 게이트 전극(320)의 측벽들 상에 스페이서들(420, 440)을 형성하기 위해 스페이서 물질 층을 비등방성으로 에칭하는 것과 같은 잘 알려진 기법을 이용함으로써 형성된다.
다음으로, 소스 영역 및 드레인 영역이 기판(200) 상에 형성된다. 본 발명의 일 실시예에서, 소스 및 드레인 영역들의 제조는 비한정적인 것으로서 건조 에칭 또는 습식 에칭과 같은 잘 알려진 에칭 기법들을 이용하여 기판(200)의 일부를 오목하게 함으로써 시작된다. 본 발명의 일 실시예에서, 기판(200)에 대해 실질적으로 선택성이 있는 에천트 화학제를 포함하는 습식 에칭이 기판(200)을 오목하게 하는데 사용되어, 도 5b에 도시된 것과 같은 오목한 소스 계면(220) 및 오목한 드레인 계면(230)을 형성하도록 한다.
일 실시예에서 습식 에칭은 스페이서들(420, 440) 밑을 잘라내어 스페이서(420)의 저면(422)과 오목한 소스 계면(220) 사이에 소스 에피 팁 중공(271)을 형성하고, 스페이서(440)의 저면과 오목한 드레인 계면(230) 사이에 드레인 에피 팁 중공(272)을 형성한다. 그 결과, 소스 에피 팁 중공(271) 및 드레인 에피 팁 중공(272)이 스페이서들(420, 440)의 저면들(422, 442)을 노출시킨다. 일 실시예에서, 소스 에피 팁 중공(271) 및 드레인 에피 팁 중공(272)은 게이트 유전체(310)의 일부를 또한 노출시킨다. 그 결과, 오목한 소스 계면(220)의 일부는 스페이서(420) 바로 밑과 게이트 전극(320)의 일부 바로 밑에서 옆으로 연장된다. 마찬가지로, 오목한 드레인 계면(230)의 일부는 스페이서(440)의 바로 밑과 게이트 전극(320)의 일부 바로 밑에서 옆으로 연장된다.
습식 에칭은 소스 및 드레인 에피 팁 중공들(271, 272)이 게이트 유전체(310)를 노출하지 않도록 조절될 수 있다(가령, 에칭 지속 기간을 조정함으로써 조절됨)는 것을 예상할 수 있다. 예를 들어, 오목한 소스 계면(220)은 단지 스페이서(420) 바로 밑에서 옆으로 연장되며, 오목한 드레인 계면(230)은 단지 스페이서(440) 바로 밑에서 옆으로 연장된다.
본 발명의 일 실시예에서, 오목한 소스 및 드레인 계면들(220, 230)이 반도체 디바이스의 채널 영역을 규정한다. 채널 영역은 게이트 유전체(310) 바로 밑과 오목한 소스 및 드레인 계면들(220, 230) 사이에 자리하는 기판(200)의 일부를 의미한다.
다음으로, 기판(200)을 제 1 전구체(precursor) 및 제 2 전구체로 교대로 노출시킴으로써 오목한 소스 및 드레인 계면들(220, 230) 각각 위에 에피택셜 영역이 증착된다. 에피택셜 영역의 제조는 도 5c에서, 오목한 소스 및 드레인 계면들(220, 230) 상에 에피택셜 막들(511, 512)을 증착하기 위해 전체 기판(200)을 제 1 전구체에 노출시킴으로써 시작된다. 기판(200)이 단결정 실리콘으로 이루어지는 경우, 오목한 소스 및 드레인 계면들(220, 230)은 그 위에서 에피택셜 막들(511, 512)의 에피택셜 성장을 가능하게 하는 단결정 표면들이다. 한편, 하드 마스크(410), 스페이서들(420, 440), 및 게이트 유전체(310)는 비결정 표면들이다. 그 결과, 하드 마스크(410)의 상면 위와, 스페이서들(420, 440)의 측벽들(421, 441) 및 저면들(422, 442) 위과 게이트 유전체(310)의 저면의 일부 위에 비결정질 층(513)이 증착된다.
본 발명의 일 실시예에서, 제 1 전구체는 실리콘 함유 화합물, 탄소 함유 화합물, 및 도펀트를 포함한다. 일 실시예에서, 실리콘 함유 화합물은 비한정적인 것으로서 실란(silanes) 및 할로겐화 실란을 포함한다. 그러한 실리콘 함유 화합물은 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2), 및 펜타 클로로 실란을 포함한다.
일 실시예에서, 탄소 함유 화합물은 비한정적인 것으로서 유기실란(organosilanes)을 포함한다. 예를 들어, 탄소 함유 화합물은 모노메칠실란(CH3-SiH3)을 포함한다. 일 실시예에서 탄소 함유 화합물은 수소(H2)나 아르곤과 혼합된다. 예를 들어 모노메칠실란(CH3-SiH3)은 수소(H2)나 아르곤과 혼합되고, 이때 CH3-SiH3 농도는 0.5% 내지 20%의 범위 내에 있다.
본 발명의 일 실시예에서, 도펀트는 비한정적인 것으로서 인이나 비소와 같은 n-타입 도펀트이다. 일 실시예에서, 인 도펀트는 N2나 Ar과 같은 불활성 기체나수소로의 어떠한 희석도 없이 인화수소(PH3)를 사용하여 에피택셜 막에 포함된다. 다른 실시예에서, 예컨대 수소(H2) 내 3%의 인화수소 혼합물과 같이 인화수소 가스가 수소와 혼합된다.
일 실시예에서 제 1 전구체가 캐리어 가스를 이용해 기판(200) 상으로 전달되거나 방출된다. 일 실시예에서 캐리어 가스는 비한정적인 것으로서 수소(H2), 또는 질소(N2), 아르곤 및 헬륨, 그리고 이들의 어떤 조합과 같은 어떤 비활성 가스를 포함한다.
본 발명의 일 실시예에서, 기판(200)은 섭씨 약 500도 내지 700도의 온도, 약 5 내지 300 토르(torr)의 기압, 및 약 3 내지 60초의 지속시간으로 제 1 전구체에 노출된다. 특정 일 실시예에서, 기판(200)은 섭씨 600도의 온도에서 30 토르(torr)의 기압으로 15초의 지속시간 동안 제 1 전구체에 노출된다.
일 실시예에서 에피택셜 막들(511, 512)은 약 6 내지 100 옹스트롬(Angstroms)의 두께를 가지도록 성장된다. 일 실시예에서 에피택셜 막들(511, 512)은 50 옹스트롬의 두께를 가지도록 성장된다. 제 1 전구체가 인 도펀트를 사용하는 경우, 증착된 에피택셜 막들(511, 512)은 인으로 도핑된 실리콘 및 탄소를 포함하는 결정 막들(즉, 인시투(in-situ) 탄소 및 인 도핑된 실리콘 층)이다. 비결정질 층(513)은 인으로 도핑된 실리콘 및 탄소를 포함한다.
에피택셜 성장을 촉진시키고 표면 결함을 줄이기 위해 기판을 제 1 전구체에 노출시키기 전에 옵션 표면 전처리가 기판(200) 상에서 수행될 수 있다. 본 발명의 일 실시예에서, 표면 전처리는 오목한 소스 및 드레인 계면들(220, 230)을 세정하기 위해 기판(200)(도 5b) 위에서 수행되는 수소 베이킹 처리(hydrogen bake treatment)를 포함한다. 수소 베이킹 처리는 산소를 제거하고, 에피택셜 막들(511, 512)이 결함을 만들지 않으면서 쉽게 응집할 수 있도록 표면 복구를 행한다. 일 실시예에서 수소 베이킹 처리는 섭씨 약 700 내지 1050도에서 약 10 내지 120초의 지속 시간 동안 수행된다. 본 발명의 일 실시예에서 염화수소(HCl)가 수소 베이킹 처리에 더해진다. 염화수소(HCl)는 오목한 소스 및 드레인 계면들(220, 230)이 산소, 탄화수소 및 어떤 다른 오염물질에서 자유롭도록 오목한 소스 및 드레인 계면들(220, 230)의 약 1 개 내지 3 개의 단층들의 제거를 행한다. 일 실시예에서 염화수소(HCl)를 이용한 수소 베이킹 처리는 섭씨 약 700 내지 900도의 보다 낮은 온도에서 약 10 내지 120초의 지속 시간 동안 수행된다. 다른 대안으로서, 염소(Cl2), 저메인(GeH4) 또는 인화수소(PH3)가 염화 수소(HCl)에 대한 추가 혹은 대안적인 화학적 화합물로서 사용될 수 있다.
대안적 실시예에서, 표면 전처리는 오목한 소스 및 드레인 계면들(220, 230)을 세정하기 위해 에칭 단계를 이용한다. 일 실시예에서 에칭 단계는 비한정적인 것으로서 수소(H2), 무수 염산(HCL), 또는 저메인(GeH4 ) 및 수소(H2)의 혼합물과 같은 에천트 가스를 사용한다. 다른 실시예에서, 표면 전처리는 에칭 단계 및 수소 베이킹 처리의 조합을 이용한다.
기판(200)을 제 2 전구체에 노출하기 전에, 기판(200)으로부터 제 1 전구체 및 다른 부산물들을 제거하기 위해 정화(purging) 공정이 수행될 수 있다. 일 실시예에서, 정화 공정은 어떤 비반응 제 1 전구체나 부산물들을 제거하기 위해 비한정적인 것으로서 질소(N2), 헬륨 또는 아르곤과 같은 비활성 가스를 주입한다.
다음으로, 도 5d에서, 스페이서들(420, 440)의 측벽들(421, 441) 및 저면들(422, 442)로부터 비결정질 층(513)을 제거하기 위해 전체 기판(200)이 제 2 전구체로 노출된다. 게다가 제 2 전구체는 하드 마스크(410) 상과 게이트 유전체(310) 밑에서 형성되는 어떤 비결정질 층(513) 역시 제거한다. 일 실시예에서, 제 2 전구체(900)는 에피택셜 막들(511, 512)보다 빠르게 비결정질 층(513)을 에칭하는 에천트 화학제를 이용한다. 일 실시예에서 제 2 전구체(900)는 비한정적인 것으로서 수소(H2), 무수 염산(HCL), 및 저메인(GeH4) 및 수소(H2)의 혼합물과 같은 에천트 가스이다. 저메인(GeH4)은 촉매작용을 통해 에칭을 행함으로써, 낮은 온도들에서 높은 에칭 속도(etch rate)를 제공할 수 있다.
일 실시예에서, 기판(200)은 약 30 내지 300 토르(torr)의 기압에서 약 5 내지 60초의 지속시간 동안 제 2 전구체에 노출된다. 특정 일 실시예에서, 기판(200)은 80 토르(torr)의 기압에서 20초의 지속시간 동안 제 2 전구체에 노출된다. 일 실시예에서, 기판(200)을 제 1 전구체 및 제 2 전구체 둘 모두에 노출할 때 온도는 실질적으로 동일한 레벨로 유지된다.
비결정질 층(513)과 하드 마스크(410), 스페이서들(420, 440) 및 게이트 유전체(310) 사이의 약한 화학적 결합으로 인해, 제 2 전구체는 그 위에 증착된 비결정질 층(513)을 쉽게 제거한다. 제 2 전구체는 비결정질 층(513)과 반응하여 그것을 부산물로 바꿈으로써, 비결정질 층(513)을 하드 마스크(410), 스페이서들(420, 440) 및 게이트 유전체(310)로부터 제거한다.
한편, 에피택셜 막들(511, 512)은 오목한 소스 및 드레인 계면들(220, 230)과 강한 화학적 결합을 가진다. 강한 화학적 결합으로 인해, 에피택셜 막들(511, 512)의 작은 일부 만이 제 2 전구체에 의해 제거된다. 일 실시예에서, 도 5c 도중이나, 도 5d에서 기판(200)에 제 2 전구체를 노출하는 지속시간 동안 증착된 에피택셜 막들(511, 512)의 두께는 그 에피택셜 막들(511, 512)에 대한 충분한 두께를 유지하면서 비결정질 층(513)을 효과적으로 제거하도록 조정될 수 있다.
도 5c 및 5d는 오목한 소스 및 드레인 계면들(220, 230) 위에 에피택셜 막들(511, 512)을 형성하는 한 번의 증착-에칭 주기를 예시한다. 일 실시예에서, 증착-에칭 주기는 같은 타입의 제 1 및 제 2 전구체들을 사용하여, 원하는 수의 에피택셜 막들이 증착될 때까지 반복된다. 예를 들어, 도 5e는 각기 10 개의 에피택셜 막들을 포함하는 에피택셜 영역들(531, 532)을 도시한다.
에피택셜 영역들(531, 532)은 단지 각각 10 개 층의 에피택셜 막들에 국한되지 않는다는 것을 예상할 수 있다. 일 실시예에서 에피택셜 영역들(531, 532)을 형성하기 위해 약 3 내지 100 회의 증착-에칭 주기들이 수행된다. 특정 실시예에서, 약 30 나노미터의 두께를 가지는 에피택셜 영역들(531, 532)을 형성하기 위해 30 회의 증착-에칭 주기들이 수행된다.
본 발명의 일 실시예에서 에피택셜 영역들(531, 532)은 탄소나 인의 등급별(graded) 농도를 이용하여 증착된다. 각각의 에피택셜 막 증착의 탄소 및 인 농도는 최적의 선택성 및 무결함 에피택셜를 제공하기 위해 최적화될 수 있다. 게다가 등급별 탄소나 인 농도는 증착-에칭 주기들 중에 비결정 물질의 제거를 촉진한다. 일 실시예에서 에피택셜 영역들(531, 532)(도 5e에 도시됨)의 등급별 탄소 농도는 최저 에피택셜 막에 대해 약 0.5 원자% 로 시작하고 최상위 에피택셜 막에서 약 2 원자% 의 원하는 수준까지 점진적으로 증가된다. 다른 실시예에서 에피택셜 영역들(531, 532)의 등급별 인 농도는 최저 에피택셜 막에 대해 약 8E19cm-3로 시작하고 최상위 에피택셜 막에서 약 2E21cm-3의 원하는 레벨까지 점진적으로 증가된다. 일 실시예에서 에피택셜 영역들(531, 532)은 등급별 탄소 농도(0.5-2 원자% ) 및 등급별 인 농도(8E19 - 2E21cm-3)의 조합을 이용하여 증착된다.
에피택셜 영역들(531, 532)은 도 5e에 도시된 것과 같이 오목한 소스 및 드레인 계면들(220, 230) 위에 선택적으로 형성된다. 그러나, 각각의 증착-에칭 주기 도중 비결정질 층(513)의 제거는 스페이서들(420, 440)의 저면들(422, 442) 및 에피택셜 영역들(531, 532)의 상위 면들 사이에 형성되는 보이드나 중공들(281, 282)을 파생한다. 일 실시예에서, 중공들(281, 282)은 또한 게이트 유전체(310)의 일부분 및 에피택셜 영역들(531, 532) 사이에 연장되어 있다. 중공들(281, 282)은 트랜지스터 성능에 해로운 효과를 일으킬 수 있으므로 제거되어야 한다. 본 발명의 일 실시예에서, 중공들(281, 282)은 도 5f에 도시된 것과 같이 에피택셜 영역들(531, 532) 위에 선택적으로 증착된 캡 층들(541, 542)에 의해 실질적으로 메워진다.
본 발명의 일 실시예에서 캡 층들(541, 542)은 기판(200)을 제 3 전구체에 노출시킴으로써 단일 증착 공정에서 에피택셜 영역들(531, 532) 위에 선택적으로 증착된다. 일 실시예에서, 제 3 전구체는 제 1 전구체의 동일한 실리콘 함유 화합물 및 도펀트, 그리고 제 2 전구체의 동일한 에천트 가스를 포함한다.
에피택셜 영역들(531, 532)이 인으로 도핑된 실리콘 및 탄소를 가진 결정 막들인 경우, 제 3 전구체는 동일한 인 도펀트를 사용하여 캡 층들(541, 542)을 형성한다. 에피택셜 층들(531, 532)의 결정질 표면들은 그 위에서 캡 층들(541, 542)의 에피택셜 성장을 가능하게 하며, 그 결과 캡 층들(541, 542)은 인으로 도핑된 실리콘을 포함하는 에피택셜 층들이 된다. 중공들을 메우는 것과 별도로, 인 도핑된 실리콘 캡 층들(541, 542)은 채널 영역 상에 인장 응력을 유발하는 이점을 제공하고, 그로써 전자 이동성을 높이고 소자 성능을 개선한다.
일 실시예에서 기판(200)을 실리콘 함유 화합물, 도펀트, 및 에천트 가스에 동시에 노출시키기 위해 병류(co-flown) 증착 기법이 사용된다. 일 실시예에서, 에천트 가스는 저메인(GeH4)을 포함하지 않는다. 증착 중에, 에천트 가스가 하드 마스크(410) 및 스페이서들(420, 440) 상에 약하게 결합된 어떤 실리콘 및 인 함유 화합물을 쉽게 제거함으로써 캡 층들(541, 542)이 에피택셜 영역들(531, 532) 위에 증착되지만 하드 마스크(410)나 스페이서들(420, 440) 상에는 증착되지 않도록 한다.
본 발명의 일 실시예에서, 기판(200)은 섭씨 약 550도 내지 800도의 온도에서, 약 10 토르 내지 대기압까지의 기압으로 약 30 내지 900초의 지속시간 동안 제 3 전구체에 노출된다. 특정 일 실시예에서, 기판(200)은 섭씨 635도의 온도에서, 600 토르(torr)의 기압으로 180초의 지속시간 동안 제 1 전구체에 노출된다.
일 실시예에서 캡 층들(541, 542)은 약 50 내지 500 옹스트롬(Angstroms)의 두께를 가지도록 성장된다. 일 실시예에서 캡 층들(541, 542)은 300 옹스트롬의 두께를 가지도록 성장된다.
스페이서(420) 및 게이트 유전체(310) 바로 아래의 캡 층(541) 및 에피택셜 영역들(531)의 일부들이 소스 에피-탭 영역(503)을 형성한다. 마찬가지로, 스페이서(440) 및 게이트 유전체(310) 바로 아래의 캡 층(542) 및 에피택셜 영역들(532)의 일부들이 드레인 에피-탭 영역(504)을 형성한다. 소스 및 드레인 에피 팁 영역들(503, 504)을 채널 영역에 상대적으로 근접하여 형성함으로써, 채널 영역에 보다 큰 등방 응력(hydrostatic stress)이 유도되고, 그 결과 보다 높은 전자 이동성 및 증가된 구동 전류를 파생한다. 응력은 에피택셜 영역들(531, 532)의 제조 중에 소스 및 드레인 에피-탭 영역들(503, 504)의 탄소 농도를 증가시킴으로써 더 증폭될 수 있다. 게다가, 소스 및 드레인 에피 팁 영역들(503, 504)의 탄소 농도는 또한 후속 열처리 중에 어떤 인 확산의 억제를 돕는다.
본 발명의 일 실시예에서, 게이트 전극(320)은 나중에 교체 게이트 공정 시 실제 게이트 전극으로 교체되는 희생 게이트 전극이다. 일 실시예에서, 교체 게이트 공정은 캡 층들(541, 542) 위에 마스크를 증착하고, 그런 다음 하드 마스크(400)(미도시)와 동일 평면(coplanar)이 되도록 마스크를 평탄화하는 것에서 시작된다. 이어서, 잘 알려진 에칭 기법들을 이용하여 하드 마스크(410) 및 게이트 전극(320)이 제거된다. 하드 마스크(410) 및 게이트 전극(320)을 제거한 후, 이제 실제 게이트 전극이 게이트 유전체(310) 상에 증착된다. 일 실시예들에서 실제 게이트 전극(320)은 비한정적인 것으로서 백금, 텅스텐 또는 티타늄과 같은 물질들을 포함하는 금속 게이트 전극이다. 이것이 도 1에 도시된 반도체 디바이스의 제조를 마무리한다.
도 6a-6f는 도 2와 관련하여 논의된 바와 같은 반도체 디바이스를 형성하는 방법을 예시한다. 반도체 디바이스의 제조는 도 6a에 도시된 것과 같이 기판(200)을 제공하는 것에서 시작된다. 도 6a에 도시된 반도체 디바이스는 도 5a와 동일하므로 상세히 논의되지는 않을 것이다. 간단히 말하면, 반도체 디바이스는 기판(200)의 원하는 채널 영역 위에 형성되는 게이트 유전체(310)를 포함한다. 게이트 전극(320)이 게이트 유전체(310) 위에 형성된다. 본 발명의 일 실시예에서, 게이트 전극(320)은 나중에 교체 게이트 공정 시 실제 게이트 전극으로 교체되는 희생 게이트 전극이다. 하드 마스크(410)는 게이트 전극 상부에 형성되고, 스페이서들(420, 440)은 게이트 전극(320)의 측벽들에서 형성된다.
다음으로, 소스 영역 및 드레인 영역이 기판(200) 상에 형성된다. 본 발명의 일 실시예에서, 소스 및 드레인 영역들의 제조는 비한정적인 것으로서 건조 에칭 또는 습식 에칭과 같은 잘 알려진 에칭 기법들을 이용하여 기판(200)의 일부를 오목하게 함으로써 시작된다. 본 발명의 일 실시예에서, 기판(200)에 대해 실질적으로 선택성이 있는 습식 에칭이 기판(200)을 오목하게 하는데 사용되어, 도 6b에 도시된 것과 같은 오목한 소스 계면(240) 및 오목한 드레인 계면(250)을 형성하도록 한다.
본 발명의 일 실시예에서, 기판(200)은 {001} 실리콘으로 이루어진다. 습식 에칭은 결정학적 방향에 기초하여 {001} 실리콘 기판(200)을 에칭하는 에천트 화학제를 이용하고, 특히 {001} 실리콘 기판(200)을 그 {111} 결정면을 따라 훨씬 더 느리게 에칭하여 {111} 면들(241, 251)을 형성하는데, 이는 에칭이 다른 결정학적 방향들로 훨씬 더 빠르게 진행하기 때문이다. 결국, 소스 에피 팁 중공(271)이 스페이서(420)의 저면(422)과 {111} 면(241) 사이에 형성된다. 드레인 에피 팁 중공(272)이 스페이서(440)의 저면과 {111} 면(251) 사이에 형성된다.
습식 에칭 화학제는 암모니아 기반 혹은 아민 기반 에천트를 포함하나 그에 국한되지 않는다. 암모니아 기반 에천트들의 예들이 수산화 암모늄(NH40H), 수산화 테트라메칠암모늄(TMAH) 및 수산화 벤질트리메칠암모늄(BTMH)이다. 습식 에칭 화학제는 수산화 칼륨(KOH) 및 수산화 나트륨(NaOH)과 같은 다른 타입의 에천트들을 포함한다.
일 실시예에서 습식 에칭은 {001} 실리콘 기판(200)의 채널 영역 내에 {010} 면들(242, 252)을 더 생성한다. {010} 면들(242, 252)은 게이트 유전체(310) 바로 아래에서 연장되어 있다. 특정 실시예에서, {010} 면들(242, 252)은 게이트 유전체(310)로부터 약 3 나노미터의 길이까지 형성된다.
다음으로, 기판(200)을 제 1 전구체(precursor) 및 제 2 전구체로 교대로 노출시킴으로써 오목한 소스 및 드레인 계면들(240, 250) 각각 위에 에피택셜 영역이 증착된다. 도 6c, 6d 및 6e에 예시된 바와 같이, 에피택셜 영역을 제조하는 방법은 도 5c, 5d 및 5e에 논의된 제조 방법들과 유사하다. 기판(200)을 제 1 전구체에 노출시키기 전에, 에피택셜 성장을 촉진하고 표면 결함들을 줄이기 위해 표면 전처리 옵션이 기판(200) 상에서 수행될 수 있다. 일 실시예에서 표면 전처리는 오목한 소스 및 드레인 계면들(240, 250)을 세정하기 위해 도 5c에 앞서 논의된 바와 같이 수소 베이킹 처리 및/또는 에칭 단계를 포함한다.
도 6c로부터 시작할 때, 오목한 소스 및 드레인 계면들(240, 250) 상에 에피택셜 막들(511, 512)을 증착하기 위해 전체 기판(200)이 제 1 전구체로 노출된다. 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(240, 250)은 그 위에 에피택셜 막들(511, 512)의 에피택셜 성장을 가능하게 하는 단결정 표면이다. 한편, 하드 마스크(410), 스페이서들(420, 440), 및 게이트 유전체(310)는 비결정 표면들이고, 따라서 비결정질 층(513)이 그 위에 증착된다. 도 5c와 관련하여 논의된 바와 같이 동일한 제 1 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다.
다음으로, 도 6d에서, 스페이서들(420, 440)의 측벽들(421, 441) 및 저면들(422, 442)로부터 비결정질 층(513)을 제거하기 위해 전체 기판(200)이 마찬가지로 제 2 전구체로 노출된다. 게다가 제 2 전구체는 하드 마스크(410) 상과 게이트 유전체(310) 밑에서 형성되는 어떤 비결정질 층(513) 역시 제거한다. 도 5d와 관련하여 논의된 바와 같이 동일한 제 2 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다.
도 6c 및 6d는 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(240, 250) 위에 에피택셜 막들(511, 512)을 형성하는 일 회의 증착-에칭 주기를 예시한다. 이 증착-에칭 주기는 원하는 개수의 에피택셜 막들이 증착될 때까지 반복된다. 예시의 목적으로, 도 6e는 각기 10 개의 에피택셜 막들을 포함하는 에피택셜 영역들(531, 532)을 도시한다. 본 발명의 일 실시예에서 에피택셜 영역들(531, 532)은 앞서 도 5e에 기술된 바와 같이, 탄소나 인의 등급별(graded) 농도를 이용하여 증착된다. 예를 들어, 에피택셜 영역들(531, 532)(도 6e에 도시됨)은 최저 에피택셜 막에 대해 0.5 원자% 의 등급별 탄소 농도로 증착되고, 최상의 에피택셜 막에 대해 원하는 수준의 약 2 원자% 까지 점진적으로 증가된다. 다른 대안으로서, 에피택셜 영역들(531, 532)은 최저 에피택셜 막에 대해 약 8E19cm-3의 등급별 인 농도 수준을 이용하여 증착되고 최상위 에피택셜 막에 대해 약 2E21cm-3의 원하는 수준까지 점진적으로 증가된다. 일 실시예에서 에피택셜 영역들(531, 532)은 등급별 탄소 농도(0.5-2 원자% ) 및 등급별 인 농도(8E19 - 2E21cm-3)의 조합을 이용하여 증착된다.
각각의 증착-에칭 주기 도중 비결정질 층(513)의 제거는 마찬가지로, 스페이서들(420, 440)의 저면들(422, 442) 및 에피택셜 영역들(531, 532)의 상위 면들 사이에 형성되는 보이드나 중공들(281, 282)을 파생한다. 중공들(281, 282)은 도 6f에 도시된 것과 같이 에피택셜 영역들(531, 532) 위에 선택적으로 증착된 캡 층들(541, 542)에 의해 실질적으로 메워진다.
일 실시예에서 캡 층들(541, 542)은 기판(200)을 제 3 전구체에 노출시킴으로써 단일 증착 공정에서 에피택셜 영역들(531, 532) 위에 선택적으로 증착된다. 도 5f와 관련하여 논의된 바와 같이 동일한 제 2 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다. 에피택셜 영역들(531, 532)이 인으로 도핑된 실리콘 및 탄소를 가진 결정 막들인 경우, 제 3 전구체는 동일한 인 도펀트를 사용하여 캡 층들(541, 542)을 형성한다. 에피택셜 영역들(531, 532)의 결정질 표면들은 그 위에서 캡 층들(541, 542)의 에피택셜 성장을 가능하게 하며, 그 결과 캡 층들(541, 542)은 인으로 도핑된 실리콘을 포함하는 에피택셜 층들이 된다. 이것이 도 2에 도시된 반도체 디바이스의 제조를 마무리한다.
도 7a-7c는 도 3과 관련하여 논의된 바와 같은 반도체 디바이스를 형성하는 방법을 예시한다. 도 7a로부터 시작할 때, 반도체 디바이스의 제조가 기판(200)을 제공함으로써 시작된다. 도 7a에 도시된 반도체 디바이스는 도 5a와 동일하므로 상세히 논의되지는 않을 것이다.
다음으로, 소스 영역 및 드레인 영역이 기판(200) 상에 형성된다. 본 발명의 일 실시예에서, 소스 및 드레인 영역들의 제조는 비한정적인 것으로서 건조 에칭 또는 습식 에칭과 같은 잘 알려진 에칭 기법들을 이용하여 기판(200)의 일부를 오목하게 함으로써 시작된다. 일 실시예에서, 기판(200)을 오목하게 하기 위해 도 6b에서 사용된 습식 에칭이 여기에 적용되어 도 7b에 도시된 것과 같은 오목한 소스 계면(240) 및 오목한 드레인 계면(250)을 형성하도록 한다. 습식 에칭은 도 6b와 관련하여 기술된 것과 동일한 에천트 화학제를 이용하여 {001} 실리콘 기판(200)의 {111} 결정면 내에 {111} 면들(241, 251)을 형성한다. 일 실시예에서 습식 에칭은 {001} 실리콘 기판(200)의 채널 영역 내에 {010} 면들(242, 252)을 더 생성한다.
이어서, 에피택셜 층들(610, 620)이 도 7c에 도시된 것과 같이 오목한 소스 및 드레인 계면들(240, 250) 위에 선택적으로 증착된다. 본 발명의 일 실시예에서 기판(200)을 에천트 가스를 포함하는 전구체에 노출시킴으로써 에피택셜 층들(610, 620)이 단일 증착 공정 안에서 선택적으로 증착된다.
일 실시예에서 전구체는 도 5c에 유사하게 기술된 실리콘 함유 화합물 및 도펀트를 포함한다. 일 실시예에서, 실리콘 함유 화합물은 비한정적인 것으로서 실란(silanes) 및 할로겐화 실란을 포함한다. 그러한 실리콘 함유 화합물은 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(S1H2Cl2), 및 펜타 클로로 실란을 포함한다. 본 발명의 일 실시예에서, 도펀트는 비한정적인 것으로서 인이나 비소와 같은 n-타입 도펀트이다. 일 실시예에서, 인 도펀트는 N2나 Ar과 같은 불활성 기체나 수소로의 어떠한 희석도 없이 인화수소(PH3)를 사용하여 에피택셜 층들 안으로 도입된다. 다른 실시예에서, 예컨대 수소(H2) 내 3%의 인화수소(PH3) 혼합물과 같이, 인화수소 가스가 수소와 혼합된다. 일 실시예에서 전구체의 에천트 가스는 비한정적인 것으로서 수소(H2) 및 무수 염산(HCl)을 포함한다.
일 실시예에서 에천트 가스를 포함하는 전구체를 기판(200)으로 동시에 전달하기 위해 병류(co-flown) 증착 기법이 사용된다. 일 실시예에서, 기판(200)은 섭씨 약 550도 내지 800도의 온도에서, 약 10 토르 내지 대기압까지의 기압으로 약 30 내지 2000초의 지속시간 동안 전구체에 노출된다. 특정 실시예에서, 기판(200)은 섭씨 635도의 온도에서, 600 토르(torr)의 기압으로 800초의 지속시간 동안 제 1 전구체에 노출된다.
일 실시예에서 에피택셜 층들(610, 620)은 약 30 내지 2000 옹스트롬(Angstroms)의 두께를 가지도록 성장된다. 특정 실시예에서 에피택셜 층들(610, 620)은 750 옹스트롬의 두께를 가지도록 성장된다. 인 도펀트가 사용되는 경우, 에피택셜 계층들(610, 620)은 인으로 도핑된 실리콘을 포함한다.
기판(200)이 단결정 실리콘으로 이루어지는 경우, 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(242, 252)은 그 위에서 에피택셜 막들(610, 620)의 에피택셜 성장을 가능하게 하는 단결정 표면들이다. 하드 마스크(410) 및 스페이서들(420, 440)이 비결정 표면들을 가지기 때문에, 증착 중에 에천트 가스가 하드 마스크(410) 및 스페이서들(420, 440) 상에 약하게 결합된 어떤 실리콘 및 인 함유 화합물을 쉽게 제거함으로써 에피택셜 층들(610, 620)은 오목한 소스 및 드레인 계면들(240, 250) 위에 증착되지만 하드 마스크(410)나 스페이서들(420, 440) 상에는 증착되지 않는다.
스페이서(420) 및 {111}, {010} 면들(241, 242) 사이에 증착된 에피택셜 층(610)의 일부가 소스 에피 팁 영역(611)을 형성한다. 마찬가지로, 스페이서(440) 및 {111}, {010} 면들(251, 252) 사이에 증착된 에피택셜 층(620)의 일부가 드레인 에피 팁 영역(621)을 형성한다. 소스 및 드레인 에피 팁 영역들(611, 621)을 채널 영역에 상대적으로 근접하여 형성함으로써, 채널 영역에 보다 큰 등방 응력(hydrostatic stress)이 유도되고, 그 결과 보다 높은 전자 이동성을 낳게 된다. 게다가, 인 도핑된 실리콘 에피택셜 층들(610, 620)은 채널 영역 상에 인장 응력을 포함하고, 그로써 전자 이동성을 높이고 소자 성능을 개선한다. 이것이 도 3에 도시된 반도체 디바이스의 제조를 마무리한다.
또한, 에피택셜 성장을 촉진시키고 표면 결함을 줄이기 위해 기판을 전구체에 노출시키기 전에 옵션 표면 전처리가 기판(200) 상에서 수행될 수 있다. 예를 들어, 각자의 {111} 면들(241, 251) 및 {010} 면들(242, 252)을 포함하는 오목한 소스 및 드레인 계면들(240, 250)을 세정하기 위해, 도 5c와 관련하여 기술된 것과 유사한 수소 베이킹 처리가 기판(200)(도 7b) 상에서 수행된다.
도 8a-8i는 도 4와 관련하여 논의된 바와 같은 트리게이트(tri-gate) 소자를 형성하는 방법을 예시한다. 트리게이트 소자의 제조는 도 8a에 도시된 것과 같이 기판(200)을 제공하는 것에서 시작된다. 기판(200)은 기판(200)으로부터 절연 영역들(710, 720)을 통과해 연장된 반도체 바디 또는 핀(260)을 포함한다. 일 실시예에서 절연 영역들(710, 720)은 트렌치들을 형성하기 위해 기판(200)을 에칭하고 그런 다음 그 트렌치들 상에 산화 물질을 증착하여 얕은 트렌치 절연(STI(shallow trench isolation)) 영역들을 형성하는 것과 같은 전형적 기법들에 의해 형성되는 STI 영역들이다. 절연 영역들(710, 720)은 비한정적인 것으로서 산화 실리콘(e.g., SiO2)과 같은 어떤 잘 알려진 절연 물질로 이루어진다.
일 실시예에서, 핀(260)은 절연 영역들(700) 위의 상면(261)을 포함한다. 핀(260)은 절연 영역(710) 위에 노출되는 전면(262) 및 절연 영역(720) 위에 노출되는 후면(263)을 더 포함한다. 일 실시예에서, 핀(260)은 기판(200)과 동일한 반도체 물질들로 이루어진다.
이어서, 도 8b에서 게이트 유전체(330)가 상면(261), 전면(262) 및 후면(263)의 일부 위에 형성된다. 일 실시예에서, 게이트 유전체(330)는 비한정적인 것으로서 물리적 증기 증착법(PVD(physical vapor deposition)), 화학적 증기 증착법(CVD(chemical vapor deposition)), 또는 원자 층 증착법(ALD(atomic layer deposition))과 같은 어떤 잘 알려진 방법들에 의해 형성된다.
그런 다음, 게이트 전극(340)이 게이트 유전체(330) 및 게이트 전극(340)의 양측에 있는 핀(260)의 노출 부분들(264) 위에 형성된다. 일 실시예에서 게이트 전극(340)은 비한정적인 것으로서 폴리실리콘(polysilicon)과 같은 어떤 잘 알려진 절연 물질로 이루어진다. 상면(261), 전면(262) 및 후면(263) 위에 형성되는 게이트 전극(340)은 트리게이트 소자의 세 개의 게이트들을 생성한다. 그런 다음 하드 마스크(410)가 게이트 전극(320)의 상부에 형성된다.
이어서, 도 8c에 도시된 것과 같이 게이트 스페이서들(460, 470)이 게이트 전극(340)의 양편 측벽들 상에 증착된다. 일 실시예에서 스페이서들(460, 470)은 게이트 전극(320)을 포함하는 전체 기판(200) 위에 스페이서 물질 층을 증착하고 그런 다음 게이트 전극(340)의 측벽들 상에 스페이서들(460, 470)을 형성하기 위해 스페이서 물질 층을 비등방성으로 에칭하는 것과 같은 잘 알려진 기법을 이용함으로써 형성된다. 동시에, 핀 스페이서들(480, 490)이 핀(260)의 노출 부분들(264, 265)의 측벽들 상에 형성된다. 일 실시예에서 게이트 스페이서들(460, 470) 및 핀 스페이서들(480, 490)은 비한정적인 것으로서 질화 실리콘, 이산화 실리콘, 또는 산질화 실리콘과 같은 물질로 이루어진다.
다음으로, 소스 영역 및 드레인 영역이 기판(200) 상에 형성된다. 본 발명의 일 실시예에서, 소스 및 드레인 영역들의 제조는 도 8d에서, 핀(260)의 노출 부분들(264, 265)의 측벽들로부터 핀 스페이서들(480, 490)을 제거함으로써 시작된다. 핀 스페이서들(480, 490)은 비한정적인 것으로서 건식 에칭이나 습식 에칭과 같은 잘 알려진 에칭 기법들에 의해 제거된다.
일 실시예에서, 핀(260)의 노출 부분들(264, 265)로부터 핀 스페이서들(480, 490)을 완벽하게 제거하기 위해 비등방성 습식 에칭이 사용된다. 동시에 그 비등방성 습식 에칭은 게이트 스페이서들(460, 470)의 일부를 또한 제거하고, 그로써 하드 마스크(410) 측벽들의 일부를 노출시킨다. 게이트 스페이서들(460, 470)이 핀 스페이서들(480, 490) 보다 더 큰 높이 및 두께를 가지기 때문에, 비등방성 습식 에칭은 게이트 스페이서들(460, 470)보다 빠르게 핀 스페이서들(480, 490)을 제거한다. 비등방성 습식 에칭은 핀 스페이서들(480, 490)을 완벽하게 제거하지만 게이트 전극(340) 측벽들이 노출되지 않도록 게이트 전극(340) 상에 충분한 두께의 게이트 스페이서들(460, 470)을 남겨두도록 조절될 수 있다.
이어서, 핀(260)의 노출 부분들(264, 265)을 오목하게 하기 위한 에칭이 기판(200) 상에서 수행된다. 일 실시예에서 그 에칭은 노출 부분(264)을 오목하게 하기 위해 핀(260)에 대해 실질적으로 선택적인 에천트 화학제를 이용하여, 도 8e에 도시된 것과 같이 절연 영역들(710, 720)의 상면 아래에 오목한 소스 계면(266)을 형성하고 핀 측벽(267)을 형성하도록 한다. 게이트 전극(340)의 다른 측면 상에서, 노출 부분(264)이 오목하게 되어 오목한 드레인 계면(268) 및 핀 측벽(269)을 형성한다. 일 실시예에서 오목한 소스 및 드레인 계면들(266, 268)은 절연 영역들(710, 720)의 상면 아래에서 약 100 내지 400 옹스트롬이 된다.
도 9는 상면(261)으로부터 오목한 소스 계면(266)까지 연장된 핀 측벽(267) 및 상면(261)으로부터 오목한 드레인 계면(268)까지 연장된 핀 측벽(269)을 도시한 트리게이트 소자의 단면도를 예시한다. 본 발명의 일 실시예에서 핀 측벽들(267, 269)은 게이트 스페이서들(460, 470)의 측벽들(461, 471)과 실질적으로 동일 평면이거나 동일 면이다. 일 실시예에서 핀 측벽들(267, 269)은 기판(200)의 {110} 결정면 내 {110} 면들이고, 오목한 소스 및 드레인 계면들(266, 268)은 기판(200)의 {100} 결정면 내 {100} 면들이다.
다른 대안적 실시예에서는 게이트 스페이서들(460, 470) 안에서 오목한 핀 측벽들(267, 269)을 형성하기 위해 등방성 에칭이 사용된다. 도 8ee는 게이트 스페이서(470) 안에 오목한 핀 측벽(267)을 보여주는 트리게이트 소자의 사시도이다. 도 9a는 게이트 스페이서(460, 470) 아래에서 오목한 두 핀 측벽들(267, 269)을 도시한 단면도이다. 일 실시예에서 핀 측벽들(267, 269)은 게이트 스페이서 측벽들(461, 471)로부터 약 25 내지 200 옹스트롬까지 오목하다.
도 8e부터 계속하여, 기판(200)을 제 1 전구체 및 제 2 전구체로 교대로 노출시킴으로써 오목한 소스 및 드레인 계면들(266, 268) 각각 위에 이제 에피택셜 영역이 증착된다. 도 8f, 8g 및 8h에 예시된 바와 같이, 에피택셜 영역을 제조하는 방법은 도 5c, 5d 및 5e에 논의된 제조 방법들과 유사하다.
도 8f로부터 시작할 때, 오목한 소스 계면(266) 및 핀 측벽(267) 상에 에피택셜 막(511)을 증착하기 위해 전체 기판(200)이 제 1 전구체로 노출된다. 동시에, 도 10의 단면도에 도시된 바와 같이 오목한 드레인 계면(268) 및 핀 측벽(269) 상에 에피택셜 막(512)이 증착된다. 오목한 소스 및 드레인 계면들(266, 268), 및 핀 측벽들(267, 269)은 그 위에 에피택셜 막들(511, 512)의 에피택셜 성장을 가능하게 하는 단결정 표면들이다. 한편, 하드 마스크(410), 게이트 스페이서들(460, 470), 및 절연 영역들(710, 720)은 비결정 표면들이고, 따라서 비결정질 층(513)이 그 위에 형성된다. 도 5c와 관련하여 논의된 바와 같이 동일한 제 1 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다.
다음으로, 도 8g에서, 게이트 스페이서들(460, 470) 및 절연 영역들(710, 720)로부터 비결정질 층(513)을 제거하기 위해 전체 기판(200)이 마찬가지로 제 2 전구체로 노출된다. 게다가 제 2 전구체는 하드 마스크(410) 상에 형성된 어떤 비결정질 층(513)을 또한 제거한다. 도 11은 비결정질 층(513)이 제거된 뒤 트리게이트 소자의 단면도를 도시한다. 도 5d와 관련하여 논의된 바와 같이 동일한 제 2 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다.
도 8f-8g 및 eh 10-11은 오목한 소스 및 드레인 계면들(267, 268) 및 핀 측벽들(267, 269) 위에 에피택셜 막들(511, 512)을 형성하는 한 번의 증착-에칭 주기를 예시한다. 이 증착-에칭 주기는 원하는 개수의 에피택셜 막들이 증착될 때까지 반복된다. 일 실시예에서, 마지막 에피택셜 영역들(531, 532)은 도 12에 도시된 것과 같이 다섯 개의 에피택셜 막들을 포함한다. 본 발명의 일 실시예에서 에피택셜 영역들(531, 532)은 앞서 도 5e에 기술된 바와 같이, 탄소나 인의 등급별(graded) 농도를 이용하여 증착된다. 예를 들어, 에피택셜 영역들(531, 532)(도 12에 도시됨)은 최저 에피택셜 막에 대해 0.5 원자% 의 등급별 탄소 농도로 증착되고, 최상의 에피택셜 막에 대해 원하는 수준의 약 2 원자% 까지 점진적으로 증가된다. 다른 대안으로서, 에피택셜 영역들(531, 532)은 최저 에피택셜 막에 대해 약 8E19cm-3의 등급별 인 농도 수준을 이용하여 증착되고 최상위 에피택셜 막에 대해 약 2E21cm-3의 원하는 수준까지 점진적으로 증가된다. 일 실시예에서 에피택셜 영역들(531, 532)은 등급별 탄소 농도(0.5-2 원자% ) 및 등급별 인 농도(8E19 - 2E21cm-3)의 조합을 이용하여 증착된다.
핀 측벽들(267, 269)이 게이트 스페이서들(460, 470) 안에서 오목하게 되는 다른 대안적 실시예에서, 에피택셜 영역들(531, 532)은 트리게이트 소자의 채널 영역에 인접하여 형성되고, 그에 따라 채널 영역 상에서 보다 높은 응력량을 유발한다.
각각의 증착-에칭 주기 도중 비결정질 층(513)의 제거는 도 8h 및 13에 도시된 바와 같이 에피택셜 영역들(531, 532) 및 절연 영역들(710, 720) 사이에 형성되는 보이드들이나 중공들(281, 282)을 마찬가지로 파생시킨다. 중공들(281, 282)은 도 8, 14 및 15에 도시된 것과 같이 에피택셜 영역들(531, 532) 위에 선택적으로 증착된 캡 층들(541, 542)에 의해 실질적으로 메워진다.
일 실시예에서 캡 층들(541, 542)은 기판(200)을 제 3 전구체에 노출시킴으로써 단일 증착 공정에서 에피택셜 영역들(531, 532) 위에 선택적으로 증착된다. 도 5f와 관련하여 논의된 바와 같이 동일한 제 2 전구체 및 공정 조건들이 여기에 적용될 수 있으므로 더 논의하지 않을 것이다. 에피택셜 영역들(531, 532)이 인으로 도핑된 실리콘 및 탄소를 가진 결정 막들인 경우, 제 3 전구체는 동일한 인 도펀트를 사용하여 캡 층들(541, 542)을 형성한다. 에피택셜 영역들(531, 532)의 결정질 표면들은 그 위에서 캡 층들(541, 542)의 에피택셜 성장을 가능하게 하며, 그 결과 캡 층들(541, 542)은 인으로 도핑된 실리콘을 포함하는 에피택셜 층들이 된다. 인 도핑된 실리콘 캡 층들(541, 542)은 반도체 핀(260)의 채널 영역에 인장 응력을 유발하는 이점을 제공하고, 이는 전자 이동성을 높이며 소자 성능을 개선시킨다. 이것이 도 4에 도시된 반도체 디바이스의 제조를 마무리한다.
본 발명의 여러 실시예들이 앞에서와 같이 설명되었다. 그러나, 이 분야의 당업자는 본 발명의 기술된 실시예들에 국한되지 않으며 뒤따르는 첨부된 청구범위의 사상 및 범위 안에서 수정과 변형을 하여 실시될 수 있다는 것을 인식할 수 있을 것이다.

Claims (42)

  1. 반도체 디바이스를 형성하는 방법으로서,
    게이트 전극을 갖는 기판 및 상기 게이트 전극의 측벽 상에 형성된 스페이서를 제공하는 단계와,
    오목한(recessed) 계면을 형성하기 위해 상기 기판을 에칭하는 단계와,
    상기 기판을 제 1 전구체(precursor) 및 제 2 전구체에 교대로 노출시킴으로써 상기 오목한 계면 위에 에피택셜 영역(epitaxial region)을 형성하는 단계와,
    상기 에피택셜 영역 위에 캡 층을 선택적으로 증착하는 단계를 포함하되,
    상기 기판을 상기 제 1 전구체 및 상기 제 2 전구체에 교대로 노출시키는 것은,
    상기 오목한 계면 위에 에피택셜 막을 증착하며 상기 스페이서 상에 비결정질 층을 증착하기 위해, 상기 기판을 상기 제 1 전구체에 노출시키는 것과,
    상기 스페이서로부터 상기 비결정질 층을 제거하기 위해 상기 기판을 상기 제 2 전구체에 노출시키는 것을 포함하는
    방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 전구체는
    실란(silane)을 포함하는 실리콘 함유 화합물과,
    유기실란을 포함하는 탄소 함유 화합물과,
    인을 포함하는 도펀트를 포함하는
    방법.
  4. 제 3 항에 있어서,
    상기 에피택셜 영역은 인으로 도핑된 실리콘 및 탄소를 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 제 2 전구체는 에천트(etchant) 가스인
    방법.
  6. 제 1 항에 있어서,
    상기 오목한 계면 위에 상기 에피택셜 영역을 형성하는 단계는 상기 에피택셜 영역과 상기 스페이서의 저면 사이에 보이드(void)를 발생시키며,
    상기 캡 층은 상기 보이드를 다시 메우는
    방법.
  7. 제 1 항에 있어서,
    상기 캡 층은 상기 기판을 제 3 전구체에 노출시킴으로써 상기 에피택셜 영역 위에 선택적으로 증착되며,
    상기 제 3 전구체는
    실란을 포함하는 실리콘 함유 화합물과,
    인을 포함하는 도펀트와,
    에천트 가스를 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 캡 층은 인으로 도핑된 실리콘을 포함하는
    방법.
  9. 제 1 항에 있어서,
    상기 기판을 제 1 전구체 및 제 2 전구체에 교대로 노출시키기 전에, 상기 기판 상에서 수소 베이킹 처리를 수행하는 단계를 더 포함하는
    방법.
  10. 제 1 항에 있어서,
    오목한 계면을 형성하기 위해 상기 기판을 에칭하는 단계는
    상기 기판의 {111} 결정면 내에 {111} 면을 형성하기 위해 습식 에칭을 수행하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 습식 에칭은 상기 기판의 {010} 결정면 내에 {010} 면을 형성하는
    방법.
  12. 제 10 항에 있어서,
    상기 습식 에칭은 수산화 칼륨(KOH), 수산화 나트륨(NaOH), 암모니아 기반 에천트 또는 아민 기반 에천트로 이루어진 그룹으로부터 선택된 에천트 화학제를 사용하는
    방법.
  13. 반도체 디바이스를 형성하는 방법으로서,
    게이트 전극을 갖는 기판, 및 상기 게이트 전극의 마주보는 측벽 상에 형성된 제 1 스페이서 및 제 2 스페이서를 제공하는 단계와,
    오목한 소스 계면 및 오목한 드레인 계면을 형성하기 위해 상기 기판을 에칭하는 단계와,
    상기 기판을 제 1 전구체 및 제 2 전구체에 교대로 노출시킴으로써 상기 오목한 소스 계면 위에 제 1 에피택셜 층 및 상기 오목한 드레인 계면 위에 제 2 에피택셜 층을 선택적으로 증착하는 단계를 포함하되,
    상기 기판을 상기 제 1 전구체 및 상기 제 2 전구체에 교대로 노출시키는 것은,
    상기 오목한 소스 계면 및 상기 오목한 드레인 계면 위에 에피택셜 막을 증착하며 상기 제 1 스페이서 및 상기 제 2 스페이서 상에 비결정질 층을 증착하기 위해, 상기 기판을 상기 제 1 전구체에 노출시키는 것과,
    상기 제 1 스페이서 및 상기 제 2 스페이서로부터 상기 비결정질 층을 제거하기 위해 상기 기판을 상기 제 2 전구체에 노출시키는 것을 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 제 1 전구체는
    실란을 포함하는 실리콘 함유 화합물과,
    인을 포함하는 도펀트를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 제 1 에피택셜 층 및 상기 제 2 에피택셜 층의 양쪽은 인으로 도핑된 실리콘을 포함하는
    방법.
  16. 제 13 항에 있어서,
    오목한 소스 계면 및 오목한 드레인 계면을 형성하기 위해 상기 기판을 에칭하는 단계는
    상기 오목한 소스 계면 및 상기 오목한 드레인 계면에서 상기 기판의 {111} 결정면 내에 {111} 면을 형성하기 위해 습식 에칭을 수행하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 습식 에칭은 상기 오목한 소스 계면 및 상기 오목한 드레인 계면에서 상기 기판의 {010} 결정면 내에 {010} 면을 형성하는
    방법.
  18. 제 16 항에 있어서,
    상기 습식 에칭은 수산화 칼륨(KOH), 수산화 나트륨(NaOH), 암모니아 기반 에천트 또는 아민 기반 에천트로 이루어진 그룹으로부터 선택된 에천트 화학제를 사용하는
    방법.
  19. 반도체 디바이스를 형성하는 방법으로서,
    상부에 절연층을 갖는 기판, 및 상기 절연층을 통해 상기 기판으로부터 연장되는 반도체 바디(body)를 제공하는 단계와,
    상기 반도체 바디의 일부 위에 게이트 전극을 형성하여 상기 반도체 바디의 노출 부분을 한정하는 단계와,
    상기 게이트 전극의 측벽 상에 게이트 스페이서를 증착하는 단계와,
    상기 절연층의 상면 아래의 오목한 제 1 표면, 및 상기 게이트 스페이서와 동일 평면인 제 2 표면을 형성하기 위해 상기 반도체 바디의 노출 부분을 에칭하는 단계와,
    상기 기판을 제 1 전구체 및 제 2 전구체에 교대로 노출시킴으로써 상기 제 1 표면 및 상기 제 2 표면 상에 에피택셜 영역을 형성하는 단계를 포함하되,
    상기 기판을 상기 제 1 전구체 및 상기 제 2 전구체에 교대로 노출시키는 것은,
    상기 제 1 표면 및 제 2 표면 위에 에피택셜 막을 증착하며 상기 절연층 및 상기 게이트 스페이서 상에 비결정질 층을 증착하기 위해, 상기 기판을 상기 제 1 전구체에 노출시키는 것과,
    상기 절연층 및 상기 게이트 스페이서로부터 상기 비결정질 층을 제거하기 위해 상기 기판을 상기 제 2 전구체에 노출시키는 것을 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 게이트 전극의 측벽 상에 상기 게이트 스페이서를 증착하는 단계는
    상기 반도체 바디의 노출 부분의 측벽 상에 바디 스페이서(body spacers)를 증착하는 단계를 포함하는
    방법.
  21. 제 20 항에 있어서,
    상기 반도체 바디의 노출 부분을 에칭하는 단계 전에, 상기 반도체 바디의 노출 부분의 측벽으로부터 상기 바디 스페이서를 제거하는 단계를 더 포함하는
    방법.
  22. 제 19 항에 있어서,
    상기 제 2 표면이 상기 게이트 스페이서 내에서 오목하게 되도록 상기 제 2 표면을 에칭하는 단계를 더 포함하는
    방법.
  23. 제 19 항에 있어서,
    상기 제 1 표면 및 상기 제 2 표면 상에 에피택셜 영역을 형성하는 단계는 상기 에피택셜 영역과 상기 절연층 사이에 보이드를 발생시키며,
    상기 에피택셜 영역 위에 증착되는 캡 층이 상기 보이드를 다시 메우는
    방법.
  24. 삭제
  25. 제 19 항에 있어서,
    상기 제 1 전구체는
    실란을 포함하는 실리콘 함유 화합물과,
    유기실란을 포함하는 탄소 함유 화합물과,
    인을 포함하는 도펀트를 포함하는
    방법.
  26. 제 25 항에 있어서,
    상기 에피택셜 영역은 인으로 도핑된 실리콘 및 탄소를 포함하는
    방법.
  27. 제 19 항에 있어서,
    상기 제 2 전구체는 에천트 가스인
    방법.
  28. 제 19 항에 있어서,
    상기 기판을 제 3 전구체에 노출시킴으로써 상기 에피택셜 영역 위에 캡 층이 선택적으로 증착되며,
    상기 제 3 전구체는
    실란을 포함하는 실리콘 함유 화합물과,
    인을 포함하는 도펀트와,
    에천트 가스를 포함하는
    방법.
  29. 제 28 항에 있어서,
    상기 캡 층은 인으로 도핑된 실리콘을 포함하는
    방법.
  30. 반도체 디바이스로서,
    기판 - 상기 기판은 상기 기판의 채널 영역 위에 형성되는 게이트 전극과, 상기 게이트 전극의 마주보는 쪽에서 상기 기판 상에 형성된 오목한 소스 계면 및 오목한 드레인 계면을 포함함 - 과,
    상기 게이트 전극의 마주보는 측벽 상에 형성되는 제 1 스페이서 및 제 2 스페이서 - 상기 오목한 소스 계면의 일부는 상기 제 1 스페이서의 저면 아래에서 횡방향으로 연장되며, 상기 오목한 드레인 계면의 일부는 상기 제 2 스페이서의 저면 아래에서 횡방향으로 연장됨 - 와,
    상기 오목한 소스 계면 위에 형성되는 제 1 에피택셜 영역과, 상기 제 1 에피택셜 영역 위에 형성되는 제 1 캡 층을 포함하는 소스 영역 - 상기 제 1 캡 층의 일부는 상기 제 1 에피택셜 영역과 상기 제 1 스페이서의 저면 사이 및 상기 제 1 에피택셜 영역과 상기 게이트 전극 사이에 형성됨 - 과,
    상기 오목한 드레인 계면 위에 형성되는 제 2 에피택셜 영역과, 상기 제 2 에피택셜 영역 위에 형성되는 제 2 캡 층을 포함하는 드레인 영역 - 상기 제 2 캡 층의 일부는 상기 제 2 에피택셜 영역과 상기 제 2 스페이서의 저면 사이 및 상기 제 2 에피택셜 영역과 상기 게이트 전극 사이에 형성됨 - 을 포함하는
    반도체 디바이스.
  31. 제 30 항에 있어서,
    상기 제 1 에피택셜 영역 및 상기 제 2 에피택셜 영역은 각각 인으로 도핑된 실리콘 및 탄소를 포함하는
    반도체 디바이스.
  32. 제 31 항에 있어서,
    상기 제 1 에피택셜 영역 및 상기 제 2 에피택셜 영역은 각각
    0.5 원자% 내지 4 원자% 범위 안의 탄소 농도와,
    9E19cm-3 내지 3E21cm-3 범위 안의 인 농도를 갖는 실리콘을 포함하는
    반도체 디바이스.
  33. 제 31 항에 있어서,
    상기 제 1 캡 층 및 상기 제 2 캡 층은 각각 인으로 도핑된 실리콘을 포함하는
    반도체 디바이스.
  34. 제 33 항에 있어서,
    상기 제 1 캡 층 및 상기 제 2 캡 층은 각각 8E19cm-3 내지 3E21cm-3 범위 내의 인 농도를 갖는 실리콘을 포함하는
    반도체 디바이스.
  35. 반도체 디바이스로서,
    상부에 절연층이 형성된 기판과,
    상기 절연층을 통해 상기 기판으로부터 연장되는 반도체 바디 - 상기 반도체 바디는 상기 절연층 위에 노출되는 상면, 전면 및 후면과, 상기 상면으로부터 소스 계면까지 연장된 제 1 측벽과, 상기 제 1 측벽 반대 편에 있으며 상기 상면으로부터 드레인 계면까지 연장되는 제 2 측벽을 포함함 - 와,
    상기 반도체 바디의 상기 상면, 상기 전면 및 상기 후면 위에 형성되는 게이트 전극과,
    상기 게이트 전극의 마주보는 측벽 상에 형성되는 제 1 스페이서 및 제 2 스페이서와,
    상기 제 1 측벽 및 상기 소스 계면 상에 형성되는 제 1 에피택셜 영역 및 상기 제 1 에피택셜 영역 위에 형성되는 제 1 캡 층을 포함하는 소스 영역 - 상기 제 1 캡 층의 일부는 상기 제 1 에피택셜 영역과 상기 절연층 사이 및 상기 제 1 에피택셜 영역과 상기 게이트 전극 사이에 형성됨 - 과,
    상기 제 2 측벽 및 상기 드레인 계면 위에 형성되는 제 2 에피택셜 영역 및 상기 제 2 에피택셜 영역 위에 형성되는 제 2 캡 층을 포함하는 드레인 영역 - 상기 제 2 캡 층의 일부는 상기 제 2 에피택셜 영역과 상기 절연층 사이 및 상기 제 2 에피택셜 영역과 상기 게이트 전극 사이에 형성됨 - 을 포함하는
    반도체 디바이스.
  36. 제 35 항에 있어서,
    상기 제 1 측벽은 상기 제 1 스페이서와 실질적으로 동일 평면이며, 상기 제 2 측벽은 상기 제 2 스페이서와 동일 평면인
    반도체 디바이스.
  37. 제 35 항에 있어서,
    상기 제 1 측벽은 상기 제 1 스페이서 안에서 오목하며, 상기 제 2 측벽은 상기 제 2 스페이서 안에서 오목한
    반도체 디바이스.
  38. 제 35 항에 있어서,
    상기 소스 계면 및 상기 드레인 계면는 상기 절연층의 상기 상면 아래에서 오목한
    반도체 디바이스.
  39. 제 35 항에 있어서,
    상기 제 1 에피택셜 영역 및 상기 제 2 에피택셜 영역은 각각 인으로 도핑된 실리콘 및 탄소를 포함하는
    반도체 디바이스.
  40. 제 39 항에 있어서,
    상기 제 1 에피택셜 영역 및 상기 제 2 에피택셜 영역은 각각
    0.5 원자% 내지 4 원자% 범위 안의 탄소 농도, 및
    9E19cm-3 내지 3E21cm-3 범위 안의 인 농도를 갖는 실리콘을 포함하는
    반도체 디바이스.
  41. 제 35 항에 있어서,
    상기 제 1 캡 층 및 상기 제 2 캡 층은 각각 인으로 도핑된 실리콘을 포함하는
    반도체 디바이스.
  42. 제 41 항에 있어서,
    상기 제 1 캡 층 및 상기 제 2 캡 층은 각각 8E19cm-3 내지 3E21cm-3 범위 내의 인 농도를 갖는 실리콘을 포함하는
    반도체 디바이스.
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Families Citing this family (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8759200B2 (en) * 2010-07-02 2014-06-24 Matheson Tri-Gas, Inc. Methods and apparatus for selective epitaxy of Si-containing materials and substitutionally doped crystalline Si-containing material
KR20120038195A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2012089784A (ja) * 2010-10-22 2012-05-10 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8652945B2 (en) * 2011-02-08 2014-02-18 Applied Materials, Inc. Epitaxy of high tensile silicon alloy for tensile strain applications
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
SG2014007199A (en) * 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8658505B2 (en) 2011-12-14 2014-02-25 International Business Machines Corporation Embedded stressors for multigate transistor devices
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US9006069B2 (en) * 2011-12-19 2015-04-14 Intel Corporation Pulsed laser anneal process for transistors with partial melt of a raised source-drain
US9240410B2 (en) * 2011-12-19 2016-01-19 Intel Corporation Group III-N nanowire transistors
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
WO2013095651A1 (en) 2011-12-23 2013-06-27 Intel Corporation Non-planar gate all-around device and method of fabrication thereof
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8742509B2 (en) * 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9224604B2 (en) * 2012-04-05 2015-12-29 Globalfoundries Inc. Device and method for forming sharp extension region with controllable junction depth and lateral overlap
EP2851938A4 (en) * 2012-05-18 2016-02-17 Renesas Electronics Corp SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9368628B2 (en) * 2012-07-05 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9318567B2 (en) * 2012-09-05 2016-04-19 United Microelectronics Corp. Fabrication method for semiconductor devices
US20140070358A1 (en) * 2012-09-12 2014-03-13 Globalfoundries Inc. Method of tailoring silicon trench profile for super steep retrograde well field effect transistor
US9105741B2 (en) * 2012-09-13 2015-08-11 International Business Machines Corporation Method of replacement source/drain for 3D CMOS transistors
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
KR20140039544A (ko) * 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US8853039B2 (en) 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US10134896B2 (en) * 2013-03-01 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic deposition etch chemical vapor deposition epitaxy to reduce EPI abnormality
US9356136B2 (en) * 2013-03-07 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Engineered source/drain region for n-Type MOSFET
US9831345B2 (en) 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US8940640B2 (en) 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
KR102038486B1 (ko) * 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9331176B2 (en) * 2013-04-25 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming field effect transistors, including forming source and drain regions in recesses of semiconductor fins
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9070710B2 (en) * 2013-06-07 2015-06-30 United Microelectronics Corp. Semiconductor process
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN105531797A (zh) * 2013-06-28 2016-04-27 英特尔公司 具有用于III-N外延的Si（100）晶片上的Si（111）平面的纳米结构和纳米特征
US9209175B2 (en) 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
CN104425265B (zh) * 2013-08-20 2017-07-14 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法及cmos晶体管的形成方法
WO2015047341A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
US9246003B2 (en) * 2013-11-19 2016-01-26 Globalfoundries Inc. FINFET structures with fins recessed beneath the gate
US20150137237A1 (en) * 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device
CN103681355B (zh) * 2013-12-18 2016-04-06 北京大学 制备准soi源漏场效应晶体管器件的方法
US9711645B2 (en) * 2013-12-26 2017-07-18 International Business Machines Corporation Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment
US9054189B1 (en) 2014-01-06 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9490345B2 (en) * 2014-01-17 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
US10164107B2 (en) 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
US9853154B2 (en) 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9543410B2 (en) * 2014-02-14 2017-01-10 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
US9543387B2 (en) * 2014-03-10 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102017611B1 (ko) 2014-04-04 2019-09-04 삼성전자주식회사 반도체 장치 및 그 제조방법
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
US9490365B2 (en) 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9490346B2 (en) 2014-06-12 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of fin-like field effect transistor
US9502538B2 (en) 2014-06-12 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of fin-like field effect transistor
US9391200B2 (en) 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US20150372107A1 (en) * 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
CN105280492B (zh) * 2014-07-21 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
WO2016022260A1 (en) 2014-08-06 2016-02-11 Applied Materials, Inc. A method of modifying epitaxial growth shape on source drain area of transistor
KR102202754B1 (ko) 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US10263108B2 (en) 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
DE102015100860A1 (de) 2014-08-22 2016-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metallunempfindliche Epitaxiebildung
US9536985B2 (en) * 2014-09-29 2017-01-03 Globalfoundries Inc. Epitaxial growth of material on source/drain regions of FinFET structure
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
US9653605B2 (en) * 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9673277B2 (en) 2014-10-20 2017-06-06 Applied Materials, Inc. Methods and apparatus for forming horizontal gate all around device structures
SG11201703228XA (en) * 2014-10-30 2017-05-30 Applied Materials Inc Method to grow thin epitaxial films at low temperature
CN105633152B (zh) 2014-11-05 2019-12-10 联华电子股份有限公司 半导体结构及其制作方法
US9406568B2 (en) * 2014-11-21 2016-08-02 International Business Machines Corporation Semiconductor structure containing low-resistance source and drain contacts
US10170554B2 (en) * 2014-12-26 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9991384B2 (en) * 2015-01-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9406680B1 (en) * 2015-02-13 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9991343B2 (en) * 2015-02-26 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. LDD-free semiconductor structure and manufacturing method of the same
US9443957B1 (en) * 2015-03-12 2016-09-13 International Business Machines Corporation Self-aligned source and drain regions for semiconductor devices
KR20160112778A (ko) 2015-03-20 2016-09-28 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체
KR102224849B1 (ko) 2015-03-24 2021-03-08 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 제조 방법
CN107430994B (zh) 2015-04-10 2022-02-18 应用材料公司 提高选择性外延生长的生长速率的方法
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
US9530889B2 (en) * 2015-05-21 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
EP3311417A4 (en) * 2015-06-19 2019-01-16 Intel Corporation CARBON-BASED INTERFACE FOR EPITAXIAL GROWTH SOURCE / DRAIN TRANSISTOR REGIONS
WO2016204786A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Resistance reduction in transistors having epitaxially grown source/drain regions
US10164096B2 (en) 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10164097B2 (en) * 2015-09-11 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9647122B2 (en) * 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR102374321B1 (ko) * 2015-10-14 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
CN106653751B (zh) * 2015-11-04 2019-12-03 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
KR102422158B1 (ko) 2015-12-23 2022-07-20 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US9570567B1 (en) * 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9570556B1 (en) 2016-03-03 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9685554B1 (en) * 2016-03-07 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and semiconductor device
US9853129B2 (en) * 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10038094B2 (en) * 2016-05-31 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure and methods thereof
US10276663B2 (en) * 2016-07-18 2019-04-30 United Microelectronics Corp. Tunneling transistor and method of fabricating the same
CN108010846B (zh) * 2016-10-28 2020-08-07 中芯国际集成电路制造(上海)有限公司 用于改善短沟道效应的方法以及半导体结构
KR101960763B1 (ko) * 2016-11-03 2019-03-21 주식회사 유진테크 저온 에피택셜층 형성방법
KR102443814B1 (ko) * 2016-11-16 2022-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11011634B2 (en) * 2016-11-30 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Elongated source/drain region structure in finFET device
US10170617B2 (en) * 2017-02-03 2019-01-01 Globalfoundries Vertical transport field effect transistors
TWI745365B (zh) * 2017-03-23 2021-11-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102373630B1 (ko) 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10468529B2 (en) * 2017-07-11 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with etch stop layer
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN109950314B (zh) * 2017-12-21 2023-01-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10665697B2 (en) * 2018-06-15 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11222980B2 (en) * 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
WO2021021381A1 (en) * 2019-08-01 2021-02-04 Applied Materials, Inc. Arsenic diffusion profile engineering for transistors
JP7230877B2 (ja) * 2020-04-20 2023-03-01 株式会社Sumco エピタキシャルウェーハの製造システム及びエピタキシャルウェーハの製造方法
US11522049B2 (en) 2020-04-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for source and drain structures to increase transistor performance
TWI764399B (zh) * 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US11854831B2 (en) * 2020-11-24 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Cleaning process for source/drain epitaxial structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093075A1 (en) * 2003-10-31 2005-05-05 Bentum Ralf V. Advanced technique for forming a transistor having raised drain and source regions

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US7786021B2 (en) 2002-11-14 2010-08-31 Sharp Laboratories Of America, Inc. High-density plasma multilayer gate oxide
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
KR100591157B1 (ko) 2004-06-07 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7539732B2 (en) 2004-09-15 2009-05-26 International Business Machines Corporation Client based instant messenger queue limit
US20060108651A1 (en) * 2004-11-22 2006-05-25 International Business Machines Corporation Lowered Source/Drain Transistors
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
DE102005004411B4 (de) 2005-01-31 2010-09-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
WO2007112058A2 (en) * 2006-03-24 2007-10-04 Applied Materials, Inc. Carbon precursors for use during silicon epitaxial firm formation
US20070238236A1 (en) * 2006-03-28 2007-10-11 Cook Ted Jr Structure and fabrication method of a selectively deposited capping layer on an epitaxially grown source drain
DE102006035665B4 (de) * 2006-07-31 2010-12-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Feldeffekttransistors und Feldeffekttransistor
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7960236B2 (en) * 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US8394196B2 (en) 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
JP2008235568A (ja) 2007-03-20 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
JP2009147265A (ja) * 2007-12-18 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
US20090166625A1 (en) * 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure
US7935589B2 (en) * 2008-04-29 2011-05-03 Chartered Semiconductor Manufacturing, Ltd. Enhanced stress for transistors
US20090302348A1 (en) * 2008-06-10 2009-12-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
JP4854719B2 (ja) * 2008-09-12 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093075A1 (en) * 2003-10-31 2005-05-05 Bentum Ralf V. Advanced technique for forming a transistor having raised drain and source regions

Also Published As

Publication number Publication date
JP2013511159A (ja) 2013-03-28
EP3208833A1 (en) 2017-08-23
TWI564965B (zh) 2017-01-01
US20240145592A1 (en) 2024-05-02
TW201126614A (en) 2011-08-01
EP3109895B1 (en) 2022-11-16
CN102687253A (zh) 2012-09-19
CN107068737A (zh) 2017-08-18
US20210159339A1 (en) 2021-05-27
CN111883591A (zh) 2020-11-03
EP3109895A3 (en) 2017-02-15
HK1176741A1 (zh) 2013-08-02
EP2517229A4 (en) 2014-05-07
EP3208833B1 (en) 2023-05-17
US8598003B2 (en) 2013-12-03
JP5615933B2 (ja) 2014-10-29
US20110147828A1 (en) 2011-06-23
CN105470287B (zh) 2020-07-14
WO2011084262A2 (en) 2011-07-14
EP2517229B1 (en) 2019-04-10
EP2517229A2 (en) 2012-10-31
US10957796B2 (en) 2021-03-23
CN105470287A (zh) 2016-04-06
CN102687253B (zh) 2016-10-19
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