KR101960763B1 - 저온 에피택셜층 형성방법 - Google Patents

저온 에피택셜층 형성방법 Download PDF

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Abstract

본 발명의 일 실시예에 따르면, 저온 에피택셜층 형성방법은, 기판을 에피택셜 챔버로 이송하는 단계; 그리고 상기 기판에 대한 에피택셜 공정을 수행하여 상기 기판에 에피택셜층을 형성하는 단계를 포함하되, 상기 에피택셜 공정은, 상기 기판을 700도 이하로 가열하고 상기 에피택셜 챔버의 내부를 300Torr 이하로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제1 에피택셜층을 형성하는 단계; 상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 1차 퍼지하는 단계; 상기 기판을 700도 이하로 가열하고 상기 에피택셜 챔버의 내부를 300Torr 이하로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제2 에피택셜층을 형성하는 단계; 그리고 상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 2차 퍼지하는 단계를 포함한다.

Description

저온 에피택셜층 형성방법{METHOD FOR MANUFACTURING AN EPITAXIAL LAYER IN LOW TEMPERATURE}
본 발명은 기판 상에 에피택셜층을 형성하는 방법에 관한 것으로, 더욱 상세하게는 저온에서 에피택셜층을 형성하는 방법에 관한 것이다.
반도체 소자들은 여러 가지의 단위 공정들을 사용하여 제작되며, 단위 공정들 중에 선택적 에피택셜층 형성공정이 고집적 반도체 소자의 제조에 널리 사용되고 있다. 선택적 에피택셜층 형성공정은 실리콘 기판과 같은 반도체 기판의 소정영역 상에 반도체층을 선택적으로 형성하는 공정이다. 이러한 선택적 에피택셜층 형성공정은 반도체 소자의 콘택 플러그, 모스 트랜지스터의 상승된 소오스/드레인 영역 또는 단결정 박막 트랜지스터의 바디층을 형성하는 데 널리 사용되고 있다.
선택적 에피택셜층 형성공정을 사용하여 상승된 소오스/드레인 영역들을 형성하는 방법이 미국특허 제6,429,084 B1호에 "높여진 소오스들 및 드레인들을 갖는 모스 트랜지스터들(MOS transistors with raised sources and drains)"라는 제목으로 박 등(Park et al.)에 의해 개시된 바 있다. 박 등에 따르면, 상기 선택적 에피택시얼 성장 공정은 750℃ 내지 850℃의 고온에서 진행된다.
지금까지 널리 알려진 선택적 에피택셜층 형성공정은 주로 저압 화학기상증착 기술(LPCVD technique)을 사용하여 진행되어 왔다. 이러한 저압 화학기상증착 선택적 에피택셜층 형성공정(LPCVD SEG process)은 상기 미국특허 제6,429,084 B1호에 개시된 바와 같이 750℃ 내지 850℃의 고온에서 실시된다. 따라서, 상기 저압 화학기상증착 선택적 에피택셜층 형성공정이 고집적 반도체 소자의 제조에 사용되면, 상기 모스 트랜지스터들의 단채널 효과를 억제시키는 데 한계가 있을 수 있다.
더 나아가서, 상기 저압 화학기상증착 선택적 에피택시얼 성장 공정은 10 내지 20 Torr의 압력 하에서 진행된다. 이 경우에, 상기 저압 화학기상증착 선택적 에피택시얼 성장 공정에 사용되는 반도체 소스 가스 및 선택적 식각 가스로부터 열적으로 분해된 원자들은 10 내지 20 Torr의 압력 하에서 수 ㎜ 또는 그 이하의 짧은 평균자유항로(short mean free path)를 보인다. 그 결과, 에피택셜층 성장률 및 선택적 식각률이 반응로 내에 로딩된 모든 반도체 기판들에 걸쳐서 또는 각 반도체 기판의 전면(entire surface)에 걸쳐서 불균일할 수 있다. 따라서, 상기 저압 화학기상증착 선택적 에피택셜층 형성공정에 있어서, 반도체 소스 가스 및 선택적 식각 가스는 수소 가스와 같은 운송 가스와 함께 공급되어야 한다.
저압 화학기상증착 선택적 에피택셜층 형성공정이 매엽식 챔버(single wafer type chamber)를 사용하여 진행될지라도, 운송가스(수소 가스)는 매엽식 챔버 내로 적어도 20,000 sccm(standard cubic centimeter per minute)의 높은 유량(high flow rate)으로 주입된다. 이 경우에, 상기 수소 가스로부터 분해된 수소 원자들은 반도체 기판의 표면의 댕글링 본드들과 결합하여 에피택셜층 성장률 및/또는 에피택셜층 성장률의 균일도를 오히려 저하시킬 수 있다.
미국특허공보 US 6,429,084호(2001.06.19.)
본 발명의 목적은 700℃ 이하의 저온에서 에피택셜층을 형성할 수 있는 방법을 제공하는 데 있다.
본 발명의 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 따르면, 저온 에피택셜층 형성방법은, 기판을 에피택셜 챔버로 이송하는 단계; 그리고 상기 기판에 대한 에피택셜 공정을 수행하여 상기 기판에 에피택셜층을 형성하는 단계를 포함하되, 상기 에피택셜 공정은, 상기 기판을 700도 이하로 가열하고 상기 에피택셜 챔버의 내부를 300Torr 이하로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제1 에피택셜층을 형성하는 단계; 상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 1차 퍼지하는 단계; 상기 기판을 700도 이하로 가열하고 상기 에피택셜 챔버의 내부를 300Torr 이하로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제2 에피택셜층을 형성하는 단계; 그리고 상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 2차 퍼지하는 단계를 포함한다.
상기 실리콘 가스는 SiCl4, SiHCl3, SiH2Cl2, SiH3Cl, Si2H6, 또는 SiH4 중 어느 하나 이상일 수 있다.
상기 에피택셜 공정은, 상기 기판을 700도 이하로 가열하고 상기 에피택셜 챔버의 내부를 300Torr 이하로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제n 에피택셜층을 형성하는 단계; 그리고 상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 n차 퍼지하는 단계를 더 포함할 수 있다.
상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 480도로 가열하며, 상기 에피택셜 공정은 상기 기판에 60Å을 초과하고 74Å 이하인 에피택셜층을 형성할 수 있다.
상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 500도로 가열하며, 상기 에피택셜 공정은 상기 기판에 62Å을 초과하고 115Å 이하인 에피택셜층을 형성할 수 있다.
상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 520도로 가열하며, 상기 에피택셜 공정은 상기 기판에 71Å을 초과하고 110Å 이하인 에피택셜층을 형성할 수 있다.
본 발명의 일 실시예에 의하면 700℃ 이하의 저온에서 에피택셜층을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 제조설비를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따라 처리된 기판을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 에피택셜 층을 형성하는 공정을 나타내는 흐름도이다.
도 4는 본 발명의 일 실시예에 따라 에피택셜 층을 형성하는 공정을 가스의 공급 여부에 따라 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 에피택셜층을 나타내는 사진이다.
도 6은 종래의 방식에 따른 에피택셜층을 나타내는 사진이다.
도 7은 본 발명의 일 실시예에 따른 에피택셜층 형성방법을 통해 480℃에서 임계 두께가 증가한 결과를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 에피택셜층 형성방법을 통해 500℃에서 임계 두께가 증가한 결과를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 에피택셜층 형성방법을 통해 520℃에서 임계 두께가 증가한 결과를 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 에피택셜 층을 형성하는 장치를 개략적으로 나타내는 도면이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도 1 내지 도 10을 참고하여 더욱 상세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 나타난 각 요소의 형상은 보다 분명한 설명을 강조하기 위하여 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 제조설비(1)를 개략적으로 나타내는 도면이다. 반도체 제조장치(1)는 공정설비(2), 설비 전방 단부 모듈(Equipment Front End Module:EFEM)(3), 그리고 경계벽(interface wall)(4)을 포함한다. 설비 전방 단부 모듈(3)은 공정설비(2)의 전방에 장착되어, 기판들(S)이 수용된 용기(도시안됨)와 공정설비(2) 간에 웨이퍼(W)를 이송한다.
설비 전방 단부 모듈(3)은 복수의 로드포트들(loadports)(60)과 프레임(frame)(50)을 가진다. 프레임(50)은 로드포트(60)와 공정 설비(2) 사이에 위치한다. 기판(S)를 수용하는 용기는 오버헤드 트랜스퍼(overhead transfer), 오버헤드 컨베이어(overhead conveyor), 또는 자동 안내 차량(automatic guided vehicle)과 같은 이송 수단(도시안됨)에 의해 로드포트(60) 상에 놓여진다.
용기는 전면 개방 일체식 포드(Front Open Unified Pod:FOUP)와 같은 밀폐용 용기가 사용될 수 있다. 프레임(50) 내에는 로드포트(60)에 놓여진 용기와 공정설비(2) 간에 기판(S)을 이송하는 프레임 로봇(70)이 설치된다. 프레임(50) 내에는 용기의 도어를 자동으로 개폐하는 도어 오프너(도시안됨)가 설치될 수 있다. 또한, 프레임(50)에는 청정 공기가 프레임(50) 내 상부에서 하부로 흐르도록 청정 공기를 프레임(50) 내로 공급하는 팬필터 유닛(Fan Filter Unit:FFU)(도시안됨)이 제공될 수 있다.
기판(S)은 공정설비(2) 내에서 소정의 공정이 수행된다. 공정설비(2)는 이송 챔버(transfer chamber)(102), 로드록 챔버(loadlock chamber)(106), 세정 챔버(cleaning chamber)(108a,108b), 버퍼 챔버(buffer chamber)(110), 그리고 에피택셜 챔버(epitaxial chamber)(112a,112b,112c)를 포함한다. 이송 챔버(102)는 상부에서 바라볼 때 대체로 다각의 형상을 가지며, 로드록 챔버(106), 세정 챔버(108a,108b), 버퍼 챔버(110), 그리고 에피택셜 챔버(112a,112b,112c)는 이송 챔버(102)의 측면에 설치된다.
로드록 챔버(106)는 이송 챔버(102)의 측부들 중 설비 전방 단부 모듈(3)과 인접한 측부에 위치한다. 기판(S)은 로드록 챔버(106) 내에 일시적으로 머무른 후 공정설비(2)에 로딩되어 공정이 이루어지며, 공정이 완료된 후 기판(S)은 공정설비(2)로부터 언로딩되어 로드록 챔버(106) 내에 일시적으로 머무른다. 이송 챔버(102), 세정 챔버(108a,108b), 버퍼 챔버(110), 그리고 에피택셜 챔버(112a,112b,112c)는 진공으로 유지되며, 로드록 챔버(106)는 진공 및 대기압으로 전환된다. 로드록 챔버(106)는 외부 오염물질이 이송 챔버(102), 세정 챔버(108a,108b), 버퍼 챔버(110), 그리고 에피택셜 챔버(112a,112b,112c)로 유입되는 것을 방지한다. 또한, 기판(S)의 이송 동안, 기판(S)이 대기에 노출되지 않으므로, 기판(S) 상에 산화막이 성장하는 것을 방지할 수 있다.
로드록 챔버(106)와 이송 챔버(102) 사이, 그리고 로드록 챔버(106)와 설비 전방 단부 모듈(3) 사이에는 게이트 밸브(도시안됨)가 설치된다. 설비 전방 단부 모듈(3)과 로드록 챔버(106) 간에 기판(S)이 이동하는 경우, 로드록 챔버(106)와 이송 챔버(102) 사이에 제공된 게이트 밸브가 닫히고, 로드록 챔버(106)와 이송 챔버(102) 간에 기판(S)이 이동하는 경우, 로드록 챔버(106)와 설비 전방 단부 모듈(3) 사이에 제공되는 게이트 밸브가 닫힌다.
이송 챔버(102)는 기판 핸들러(104)를 구비한다. 기판 핸들러(104)는 로드록 챔버(106), 세정 챔버(108a,108b), 버퍼 챔버(110), 그리고 에피택셜 챔버(112a,112b,112c) 사이에서 기판(S)을 이송한다. 이송 챔버(102)는 기판(S)이 이동할 때 진공을 유지하도록 밀봉된다. 진공을 유지하는 것은 기판(S)이 오염물(예를 들면, O2, 입자상 물질 등)에 노출되는 것을 방지하기 위함이다.
에피택셜 챔버(112a,112b,112c)는 기판(S) 상에 에피택셜 층을 형성하기 위하여 제공된다. 본 실시예에서는 3개의 에피택셜 챔버(112a,112b,112c)가 제공된다. 에피택셜 공정은 세정 공정에 비해 많은 시간이 소요되므로, 복수의 에피택셜 챔버를 통해 제조수율을 향상시킬 수 있다. 본 실시예와 달리, 4개 이상이나 2개 이하의 에피택셜 챔버가 제공될 수 있다.
세정 챔버(108a,108b)는 에피택셜 챔버(112a,112b,112c) 내에서 기판(S)에 대한 에피택셜 공정이 이루어지기 이전에 기판(S)을 세정하기 위하여 제공된다. 에피택셜 공정이 성공적으로 이루어지기 위해서는 결정성 기판 상에 존재하는 산화물의 양이 최소화되어야 한다. 기판의 표면 산소 함유량이 너무 높은 경우, 산소 원자가 시드 기판 상의 증착재료의 결정학적 배치를 방해하기 때문에, 에피택셜 공정은 유해한 영향을 받는다. 예를 들면, 실리콘 에피택셜 증착시, 결정성 기판 상의 과도한 산소는, 원자 단위의 산소 원자 클러스터에 의해, 실리콘 원자를 그 에피택셜 위치로부터 변위되게 할 수 있다. 이러한 국소적인 원자 변위는 층이 더 두껍게 성장할 때 후속 원자 배열에 오차를 일으킬 수 있다. 이러한 현상은 이른바 적층 결함 또는 힐락(hillock defects)으로 지칭될 수 있다. 기판 표면의 산소화(oxygenatoin)는, 예를 들면 기판이 이송할 때 대기에 노출되는 경우 발생할 수 있다. 따라서, 기판(S) 상에 형성된 자연 산화막(native oxide)(또는 표면 산화물)을 제거하는 세정 공정이 세정 챔버(108a,108b) 내에서 이루어질 수 있다.
세정 공정은 라디칼 상태의 수소(H*)와 NF3 가스를 사용하는 건식 에칭 공정이다. 예를 들어, 기판의 표면에 형성된 실리콘 산화막을 에칭하는 경우, 챔버 내에 기판을 배치하고 챔버 내에 진공 분위기를 형성한 후, 챔버 내에서 실리콘 산화막과 반응하는 중간 생성물을 발생시킨다.
예를 들어, 챔버 내에 수소 가스의 라디칼(H*)과 불화물 가스(예를 들어, 불화질소(NF3))와 같은 반응성 가스를 공급하면, 아래 반응식(1)과 같이 반응성 가스가 환원되어 NHxFy(x,y는 임의의 정수)와 같은 중간 생성물이 생성된다.
Figure 112016107725632-pat00001
중간 생성물은 실리콘 산화막(SiO2)과 반응성이 높기 때문에, 중간 생성물이 실리콘 기판의 표면에 도달하면 실리콘 산화막과 선택적으로 반응하여 아래 반응식(2)와 같이 반응 생성물((NH4)2SiF6)이 생성된다.
Figure 112016107725632-pat00002
이후, 실리콘 기판을 100℃ 이상으로 가열하면 아래 반응식(3)과 같이 반응 생성물이 열분해하여 열분해 가스가 되어 증발되므로, 결과적으로 기판 표면으로부터 실리콘 산화막이 제거될 수 있다. 아래 반응식(3)과 같이, 열분해 가스는 HF 가스나 SiF4 가스와 같이 불소를 함유하는 가스가 포함된다.
Figure 112016107725632-pat00003
위와 같이, 세정 공정은 반응 생성물을 생성하는 반응 공정 및 반응 생성물을 열분해하는 히팅 공정을 포함하며, 반응 공정 및 히팅 공정은 세정 챔버(108a,108b) 내에서 함께 이루어지거나, 세정 챔버(108a,108b) 중 어느 하나에서 반응 공정이 이루어지고 세정 챔버(108a,108b) 중 다른 하나에서 히팅 공정이 이루어질 수 있다.
버퍼 챔버(110)는 세정 공정이 완료된 기판(S)이 적재되는 공간과 에피택셜 공정이 이루어진 기판(S)이 적재되는 공간을 제공한다. 세정 공정이 완료되면, 기판(S)은 에피택셜 챔버(112a,112b,112c)로 이송되기 이전에 버퍼 챔버(110)로 이동하여 버퍼 챔버(110) 내에 적재된다. 에피택셜 챔버(112a,112b,112c)는 복수의 기판들에 대한 단일 공정이 이루어지는 배치 타입(batch type)일 수 있으며, 에피택셜 챔버(112a,112b,112c) 내에서 에피택셜 공정이 완료되면, 에피택셜 공정이 이루어진 기판(S)은 버퍼 챔버(110) 내에 순차적으로 적재되고, 세정 공정이 완료된 기판(S)은 에피택셜 챔버(112a,112b,112c) 내에 순차적으로 적재된다. 이때, 기판(S)은 버퍼 챔버(110) 내에 종방향으로 적재될 수 있다.
도 2는 본 발명의 일 실시예에 따라 처리된 기판을 나타내는 도면이다. 앞서 설명한 바와 같이, 기판(S)에 대한 에피택셜 공정이 이루어지기 이전에 기판(S)에 대한 세정 공정이 세정 챔버(108a,108b) 내에서 이루어지며, 세정 공정을 통해 기판(70)의 표면에 형성된 산화막(72)을 제거할 수 있다. 산화막은 세정 챔버(108a,108b) 내에서 세정 공정을 통해 제거될 수 있다. 세정 공정을 통해 기판(70)의 표면 상에 에피택시 표면(74)이 노출될 수 있으며, 이를 통해 에피택셜 층의 성장을 돕는다.
이후, 기판(S) 상에 에피택셜 공정이 에피택셜 챔버(112a,112b,112c) 내에서 이루어진다. 에피택셜 공정은 화학기상증착에 의해 이루어질 수 있으며, 에피택시 표면(74) 상에 에피택시 층(76)을 형성할 수 있다. 기판(70)의 에피택시 표면(74)은 실리콘 가스(예를 들어, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl, Si2H6, 또는 SiH4) 및 캐리어 가스(예를 들어, N2 및/또는 H2)를 포함하는 반응가스에 노출될 수 있다. 또한, 에피택시 층(76)이 도펀트를 포함할 것이 요구되는 경우, 실리콘 함유 가스는 도펀트 함유 가스(예를 들면, 아르신(AsH3), 포스핀(PH3), 및/또는 디보란(B2H6))를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따라 에피택셜 층을 형성하는 공정을 나타내는 흐름도이며, 도 4는 본 발명의 일 실시예에 따라 에피택셜 층을 형성하는 공정을 가스의 공급 여부에 따라 나타내는 그래프이다. 단계(S10)에서, 기판(S)은 에피택셜 공정 전에 세정 챔버(108a,108b)로 이동하며, 기판 핸들러(104)는 기판(S)을 세정 챔버(108a,108b)로 이송한다. 이송은 진공으로 유지되는 이송 챔버(102)를 통해 이루어진다. 세정챔버(108a,108b)에서, 기판(S)에 대한 세정 공정이 이루어진다. 앞서 설명한 바와 같이, 세정 공정은 반응 생성물을 생성하는 반응 공정 및 반응 생성물을 열분해하는 히팅 공정을 포함한다. 반응 공정 및 히팅 공정은 세정 챔버(108a,108b) 내에서 함께 이루어지거나, 세정 챔버(108a,108b) 중 어느 하나에서 반응 공정이 이루어지고 세정 챔버(108a,108b) 중 다른 하나에서 히팅 공정이 이루어질 수 있다.
단계(S20)에서 기판(S)은 에피택셜 챔버(112a,112b,112c)로 이송되며, 이송은 진공으로 유지되는 이송 챔버(102)를 통해 이루어진다. 에피택셜 챔버(112a,112b,112c)에서 기판(S) 상에 에피택셜 층이 형성될 수 있다. 이후, 공정이 종료된다.
구체적으로 설명하면, 단계(S210)에서 기판(S)은 에피택셜 챔버 내에서 약 620℃ 로 가열되며, 에피택셜 챔버 내의 압력은 100Torr 로 조절된다. 이후, 챔버 내로 반응 가스가 주입되며, 반응 가스는 실리콘 가스(예를 들어, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl, Si2H6, 또는 SiH4) 및 캐리어 가스(예를 들어, N2 및/또는 H2)를 포함할 수 있다(예를 들어, SiH4 50sccm, N2 20slm)
반응 가스가 챔버 내에 주입되면, 실리콘 가스는 열적 에너지(thermal energy)에 의해 분해되어(decomposed) 반도체 원자들을 생성한다. 예를 들어, 챔버 내로 모노실란 가스가 주입되면, 모노실란 가스는 실리콘 원자들 및 수소 원자들로 분해된다. 분해된 실리콘 원자들은 기판(S)의 표면에서 댕글링 본드들과 결합하여 흡착된다. 따라서, 기판(S)의 표면 상에 실리콘 원자들이 흡착되어 씨드층을 형성할 수 있고 기판(S) 상에 에피택셜층(약 15Å)이 형성될 수 있다. 이에 더하여, 기판(S)의 표면에 미반응된 원자들이 존재할 수 있다.
한편, 위와 같은 방법으로 에피택셜층을 형성할 경우, 에피택셜층은 일정 두께 이상을 가질 수 없으며, 이를 임계 두께(critical epitaxy thickness)라고 한다. 즉, 700℃ 이하에서 에피택셜층을 형성할 경우, 일정 두께 이상에서 에피택셜층이 손상되어 비결정질의 실리콘층으로 형성되며, 임계 두께는 형성할 수 있는 두께의 상한값을 의미한다.
반면에, 후술하는 바와 같이, 에피택셜층 형성공정을 여러 단계로 나누어 ‘형성’과 ‘퍼지’를 반복할 경우, 에피택셜층의 손상을 방지하여 임계 두께를 증가시킬 수 있다.
단계(S220)에서, 챔버 내에 퍼지 가스가 주입되며(예를 들어, N2 3slm 이상, 바람직하게는 20slm), 퍼지 가스는 챔버 내에 잔존하는 반응 가스 및 미반응된 원자들을 퍼지시킨다. 또한, 단계(S220)에서 기판(S)은 열처리(예를 들어, 520℃ 이상, 바람직하게는 620℃)가 이루어진다.
이후, 단계(S230)에서 기판(S)은 에피택셜 챔버 내에서 680℃ 이하로 재가열되며, 에피택셜 챔버 내의 압력은 300Torr 이하로 재조절된다. 이후, 챔버 내로 반응 가스가 재주입되며, 반응 가스는 실리콘 가스(예를 들어, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl, Si2H6, 또는 SiH4) 및 캐리어 가스(예를 들어, N2 및/또는 H2)를 포함할 수 있다. 따라서, 앞서 형성된 에피택셜층의 표면 상에 실리콘 원자들이 흡착되어 에피택셜층이 추가로 형성될 수 있다. 이에 더하여, 기판(S)의 표면에 미반응된 원자들이 존재할 수 있다.
단계(S240)에서, 챔버 내에 퍼지 가스가 주입되며, 퍼지 가스는 챔버 내에 잔존하는 반응 가스 및 미반응된 원자들을 퍼지시킨다. 또한, 단계(S240)에서 기판(S)은 열처리가 이루어진다.
한편, 본 실시예에서는 에피택셜 공정이 2회의 에피택셜층 형성(S210,S230)과 2회의 퍼지(S220,S240)로 이루어져 있으나, 에피택셜 공정은 에피택셜층의 원하는 두께에 따라 3회 이상의 에피택셜층 형성과 퍼지를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 에피택셜층을 나타내는 사진이며, 도 6은 종래의 방식에 따른 에피택셜층을 나타내는 사진이다. 도 5 및 도 6은 대체적으로 동일한 두께(약 1,000Å)의 에피택셜층을 나타낸다. 도 5와 같이, 에피택셜층 형성과 퍼지를 반복하여 일정한 두께의 에피택셜층을 형성할 경우, 에피택셜층의 손상이 전혀 없으나, 도 6과 같이, 퍼지 없이 에피택셜층 형성을 지속하여 일정한 두께의 에피택셜층을 형성할 경우, 에피택셜층의 손상이 발생함을 알 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 에피택셜층 형성방법을 통해 임계 두께가 증가한 결과를 나타내는 그래프이다. 도 7을 살펴보면, 임계 두께가 60Å에서 74Å으로 증가하였고(에피택셜층 형성온도가 480℃인 경우), 도 8을 살펴보면, 임계 두께가 62Å에서 115Å으로 증가하였으며(에피택셜층 형성온도가 500℃인 경우), 도 9를 살펴보면, 임계 두께가 70Å에서 110Å으로 증가하였음을 알 수 있다(에피택셜층 형성온도가 480℃인 경우).
도 10은 본 발명의 일 실시예에 따른 에피택셜 층을 형성하는 장치를 개략적으로 나타내는 도면이다. 도 10에 도시한 바와 같이, 에피택셜층 형성장치(1)는 메인챔버(10)와 챔버 덮개(20)를 포함한다. 메인챔버(10)는 상부가 개방된 형상이며, 일측에 기판(W)이 출입가능한 통로(P)를 가질 수 있다. 기판(W)은 메인챔버(10)의 일측에 형성된 통로를 통해 메인챔버(10)의 내부로 출입할 수 있다. 게이트밸브(도시안함)는 통로의 외부에 설치되며, 통로는 게이트밸브에 의해 개방되거나 폐쇄될 수 있다.
챔버덮개(20)는 메인챔버(10)의 개방된 상부에 연결되며, 외부로부터 차단된 공정공간(3)을 형성한다. 메인챔버(10)와 챔버덮개(20) 사이에는 실링부재(도시안함)가 설치될 수 있으며, 공정공간(3)을 완전히 밀폐시킬 수 있다. 가스공급구(75)는 챔버덮개(20)의 천정벽을 관통하도록 형성되며, 반응가스공급관(77)을 통해 반응가스는 메인챔버(10) 내부로 공급되고, 캐리어/퍼지 가스공급관(177)을 통해 캐리어/퍼지 가스는 메인챔버(10) 내부로 공급된다. 반응가스공급관(77)은 반응가스저장탱크(70)에 연결되어 밸브(79)를 개폐하여 공정가스 투입량 조절이 가능하며, 캐리어/퍼지 가스공급관(177)은 캐리어/퍼지 가스저장탱크(170)에 연결되어 밸브(179)를 개폐하여 캐리어/퍼지 가스 투입량 조절이 가능하다.
챔버덮개(20)의 하단면에는 복수개의 확산홀(65)을 구비하는 샤워헤드(60)가 설치된다. 샤워헤드(60)는 동일한 높이에 형성된 복수개의 확산홀(65)을 통해 반응가스 및 캐리어/퍼지 가스를 기판(W) 상에 골고루 공급한다. 샤워헤드(60)는 가스공급구(75)를 통해 공급된 반응가스를 기판(W)을 향해 확산한다. 샤워헤드(60)를 통해 공급된 가스는 소정의 공정을 마친 뒤, 메인챔버(10)의 타측에 형성된 배기통로(13)를 통해 배기될 수 있다.
기판처리장치(1)의 공정공간(3)에는 히터(30)가 설치된다. 히터(30)는 외부전원(도시안함)으로부터 전류를 공급받아 발열하며, 히터(30)의 상부면은 기판(W)이 로딩되어 안착되는 안착홈(도시안함)이 형성될 수 있다. 히터(30)는 기판(W)을 균일하게 가열하기 위해 기판(W)의 형상과 대응되는 원형 디스크 형상을 가질 수 있으며, 기판(W)의 면적보다 더 넓다. 히터의 중앙부 하측에는 관통공(31)이 형성되며, 지지축(35)은 히터(30)의 하부에 연결되어 히터(30)를 지지한다. 지지축(35)은 구동부(도시안함)와 연결되어 히터(30)와 함께 회전할 수 있다.
또한, 에피택셜층 형성장치(1)의 내부공간(3)은 기판(W)을 처리하는데 있어서, 내부 분위기를 진공상태 및 에피택셜층 형성장치(1) 외부의 분위기를 차단하기 위해 벨로우즈(38)를 더 포함할 수 있다. 벨로우즈(38)는 압축 및 신장 가능하며, 환형으로 형성되는 것이 바람직하다. 또한, 벨로우즈(38)는 지지축(35)을 감싼 상태로 배치된다.
한편, 도 10에 도시한 바와 같이, 지지부재(88)는 메인챔버(10)의 측벽에 고정설치된다. 배기링(50)은 샤워헤드(60)와 지지부재(88) 사이에 설치되며, 지지부재(88)를 통해 지지될 수 있다. 배기링(50)은 메인챔버(10)의 내측벽으로부터 이격설치되어, 배기공간이 배기링(50)과 메인챔버(10)의 내측벽 사이에 형성된다. 배기통로(13)는 메인챔버(10)의 측벽에 형성되어 배기공간과 연통되며, 배기포트(15) 및 배기라인(17)이 배기통로(13)에 연결된다. 따라서, 미반응가스 및 박막 형성시 발생한 반응부산물은 배기라인(17)에 설치된 배기펌프(19)를 통해 강제흡입되어, 배기링(50)에 형성된 복수의 배기홀들(53)을 통해 배기공간으로 이동하며, 배기통로(13) 및 배기포트(15), 그리고 배기라인(17)을 통해 외부로 배출될 수 있다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
1 : 반도체 제조설비 2 : 공정모듈
3 : 설비 전방 단부 모듈 4 : 경계벽
60 : 로드포트 70 : 기판
72 : 산화막 74 : 에피택시 표면
102 : 이송 챔버 103,105a,105b,107 : 게이트 밸브
104 : 기판 핸들러 108a,108b : 세정 챔버
110 : 버퍼 챔버

Claims (6)

  1. 기판을 에피택셜 챔버로 이송하는 단계; 및
    상기 기판에 대한 에피택셜 공정을 수행하여 상기 기판에 에피택셜층을 형성하는 단계를 포함하되,
    상기 에피택셜 공정은,
    상기 기판을 480도 내지 520도로 가열하고 상기 에피택셜 챔버의 내부를 100Torr 로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제1 에피택셜층을 형성하는 단계;
    상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 1차 퍼지하는 단계;
    상기 기판을 480도 내지 520도로 가열하고 상기 에피택셜 챔버의 내부를 100Torr 로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제2 에피택셜층을 형성하는 단계; 및
    상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 2차 퍼지하는 단계를 포함하는, 매엽식 저온 에피택셜층 형성방법.
  2. 제1항에 있어서,
    상기 실리콘 가스는 SiCl4, SiHCl3, SiH2Cl2, SiH3Cl, Si2H6, 또는 SiH4 중 어느 하나 이상인, 매엽식 저온 에피택셜층 형성방법.
  3. 제1항에 있어서,
    상기 에피택셜 공정은,
    상기 기판을 480도 내지 520도로 가열하고 상기 에피택셜 챔버의 내부를 100Torr 로 조절한 상태에서 상기 에피택셜 챔버의 내부에 실리콘 가스를 주입하여 제n 에피택셜층을 형성하는 단계;
    상기 실리콘 가스의 주입을 중단하고 상기 에피택셜 챔버의 내부에 퍼지 가스를 주입하여 상기 에피택셜 챔버의 내부를 n차 퍼지하는 단계를 더 포함하는, 매엽식 저온 에피택셜층 형성방법(n=3,4,…k, k는 정수).
  4. 제1항에 있어서,
    상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 480도로 가열하며,
    상기 에피택셜 공정은 상기 기판에 60Å을 초과하고 74Å 이하인 에피택셜층을 형성하는, 매엽식 저온 에피택셜층 형성방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 500도로 가열하며,
    상기 에피택셜 공정은 상기 기판에 62Å을 초과하고 115Å 이하인 에피택셜층을 형성하는, 매엽식 저온 에피택셜층 형성방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 에피택셜층을 형성하는 단계는 상기 기판을 520도로 가열하며,
    상기 에피택셜 공정은 상기 기판에 71Å을 초과하고 110Å 이하인 에피택셜층을 형성하는, 매엽식 저온 에피택셜층 형성방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016069180A1 (en) * 2014-10-30 2016-05-06 Applied Materials, Inc. Method to grow thin epitaxial films at low temperature

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429084B1 (en) 2001-06-20 2002-08-06 International Business Machines Corporation MOS transistors with raised sources and drains
KR100425579B1 (ko) 2001-07-21 2004-04-03 한국전자통신연구원 게르마늄 조성비에 따라 다른 종류의 소스를 사용하는실리콘 게르마늄 박막 형성 방법
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
JP5317956B2 (ja) * 2006-04-07 2013-10-16 アプライド マテリアルズ インコーポレイテッド エピタキシャル膜を形成する方法、及び、エピタキシャル膜の形成に使用するためのクラスターツール
JP4464949B2 (ja) * 2006-11-10 2010-05-19 株式会社日立国際電気 基板処理装置及び選択エピタキシャル膜成長方法
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7776698B2 (en) * 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
JP5315922B2 (ja) * 2008-10-27 2013-10-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2013502079A (ja) 2009-08-12 2013-01-17 ジョージア ステート ユニバーシティ リサーチ ファウンデーション，インコーポレイテッド 高圧化学蒸着装置、方法、およびそれにより製造される組成物
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
KR20140039544A (ko) 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
TWI544623B (zh) * 2012-11-07 2016-08-01 聯華電子股份有限公司 磊晶層及其製作方法
KR101576637B1 (ko) * 2014-07-15 2015-12-10 주식회사 유진테크 고종횡비를 가지는 오목부 상에 절연막을 증착하는 방법
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
JP6100854B2 (ja) * 2014-11-19 2017-03-22 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016069180A1 (en) * 2014-10-30 2016-05-06 Applied Materials, Inc. Method to grow thin epitaxial films at low temperature

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