JP5315922B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、エピタキシャル成長法を利用した半導体装置の製造方法に関する。
近年、ＭＯＳＦＥＴの電流駆動能力向上のために、ソース・ドレイン領域の形成部分にリセスを形成し、そこに半導体基板と異なる格子定数の半導体層をエピタキシャル成長させた、リセスド・ソース・ドレイン型ＭＯＳＦＥＴが注目されている。
リセスド・ソース・ドレイン型ＭＯＳＦＥＴの形成に際し、半導体基板へのリセス形成はドライエッチングで行われ、半導体層のエピタキシャル成長には、ＣＶＤ（Chemical Vapor Deposition）法が用いられている。また、従来、ドライエッチングによるリセスの形成後、半導体層のエピタキシャル成長前に、所定のガスを用いてリセス等に存在する汚染物や酸化物を除去する処理を行うこと等も提案されている（例えば、特許文献１〜３参照。）。
特開平０８−１５３６８８号公報 特開２００７−３０５７３０号公報 特開２００７−２５０８３７号公報
形成したリセスに半導体層をエピタキシャル成長させる際には、それに先立つドライエッチング等の処理によってリセスにガス成分等が残存していたり結晶の乱れが発生していたりすると、成長される半導体層のモフォロジが劣化する場合がある。このモフォロジの劣化は、最終的に得られるＭＯＳＦＥＴの電気特性に影響し得る。また、このようなモフォロジの劣化は、半導体層の成長温度にも依存し、低温成長のときほど起こり易い。
本発明の一観点によれば、第１半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極両側の前記第１半導体層の一部を、ドライエッチングにより除去することによって、第１リセスを形成する工程と、前記第１リセスの表層部を、前記第１半導体層の酸化剤と無機アルカリとを含むエッチング液を用いたウェットエッチングにより除去することによって、第２リセスを形成する工程と、前記第２リセスに第２半導体層を形成する工程と、を有する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、第１半導体層に形成したリセスに形成する第２半導体層のモフォロジを改善することが可能になる。その結果、高性能、高信頼性のリセスド・ソース・ドレイン型ＭＯＳＦＥＴが実現可能になる。
以下、図面を参照して詳細に説明する。
まず、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）を例に説明する。
図１はｐＭＯＳＦＥＴの形成フローの一例を示す図である。また、図２〜図６はｐＭＯＳＦＥＴの各形成工程の一例の説明図であって、図２はゲート電極形成工程の要部断面模式図、図３はサイドウォールスペーサ形成工程の要部断面模式図、図４は第１リセス形成工程の要部断面模式図、図５は第２リセス形成工程の要部断面模式図、図６は半導体層形成工程の要部断面模式図である。
まず、図２に示すように、シリコン（Ｓｉ）基板１の所定領域に、ＳＴＩ（Shallow Trench Isolation）法等により、素子分離領域２を形成する。そして、その素子分離領域２によって画定されたＳｉ基板１の素子領域上に、ゲート絶縁膜３を介してゲート電極４を形成する（ステップＳ１）。
ゲート絶縁膜３は、例えば、膜厚１ｎｍ〜２ｎｍの酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜等を用いて形成することができる。また、ゲート電極４は、例えば、ボロン（Ｂ）等のｐ型不純物を含んだポリシリコン等を用いて形成することができる。
図２に示したようなゲート絶縁膜３及びゲート電極４を形成する際には、そのようなＳｉＯ膜やポリシリコンをＳｉ基板１の全面に形成した後、エッチングによりそれらの所定のパターニングを行うことで、ゲート絶縁膜３及びゲート電極４を形成する。なお、必要に応じ、ゲート絶縁膜３の形成前或いは形成後（パターニング前）に、しきい値調整のために、Ｓｉ基板１に所定導電型の不純物を注入するようにしてもよい。
ゲート電極４の形成後は、全面に、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜等の絶縁膜を１層又は２層以上形成し、そのエッチバックを行って、図３に示すように、ゲート電極４にサイドウォールスペーサ５を形成する（ステップＳ２）。なお、この例では、ゲート電極４形成後の全面にＳｉＯ膜及びＳｉＮ膜を順に積層し、その後エッチバックを行うことで形成される、２層構造のサイドウォールスペーサ５（サイドウォールスペーサ５ａ，５ｂ）を例示している。
サイドウォールスペーサ５の形成後は、図４に示すように、その両側のＳｉ基板１の一部を除去し、所定の深さの第１リセス６ａを形成する（ステップＳ３）。第１リセス６ａは、例えば、フッ素（Ｆ）等を含むエッチングガスを用いたプラズマエッチング等、ドライエッチングにより、１０ｎｍ〜６０ｎｍ程度の深さで形成する。
第１リセス６ａの形成後は、図５に示すように、その第１リセス６ａの表層部をウェットエッチングにより所定エッチング量で除去することによって、第２リセス６ｂを形成する（ステップＳ４）。
図４に示したように、ドライエッチングでＳｉ基板１に第１リセス６ａを形成すると、第１リセス６ａには、例えば、表面にエッチングガス成分が残っていたり、表層部にエッチングにより生じた結晶の乱れ（エッチングダメージ）が発生していたりする場合がある。このような第１リセス６ａに対してウェットエッチングを行い、図５に示したように、その表層部を所定エッチング量で除去して第２リセス６ｂを形成する。それにより、ドライエッチング後に第１リセス６ａ表面に存在するエッチングガス成分のほか、そのドライエッチングにより第１リセス６ａ表層部に生じたエッチングダメージを除去する。
ウェットエッチングによる第１リセス６ａ表層部のエッチング量は、第１リセス６ａ形成時のドライエッチング条件、例えば、そのドライエッチングによるエッチングダメージがどの程度の深さまで生じるか等によって、適宜設定することができる。ドライエッチングによって生じたエッチングダメージをウェットエッチングにより除去するためには、第１リセス６ａ表層部のエッチング量を、例えば、５ｎｍ〜１０ｎｍ程度に設定する。また、第１リセス６ａ表層部のエッチング量は、第１リセス６ａ形成後のＳｉ基板１をエッチング液に晒す時間（エッチング時間）、及びそのエッチング液の温度によって制御することができる。
このような第２リセス６ｂを形成するウェットエッチングには、例えば、Ｓｉに対して酸化力を有する成分と、その成分によって酸化されたＳｉの酸化物を除去可能な成分とを含むエッチング液を用いることができる。そのようなエッチング液として、例えば、過酸化水素（Ｈ2Ｏ2）等の酸化剤とアンモニア（ＮＨ3）等の無機アルカリとを含む溶液等が挙げられる。例えば、０．１％〜４．０％の過酸化水素と、濃度０．１％〜２．０％のアンモニアとを含む水溶液を、そのようなエッチング液として用いることができる。なお、ウェットエッチングの際、エッチング液の温度は、２５℃〜８０℃程度に設定することができる。
上記のようなエッチング液では、過酸化水素等の酸化剤によって第１リセス６ａ表面が酸化され、その酸化物がアンモニア等の無機アルカリによって除去されることで、エッチングが進行していく。そのため、たとえドライエッチングで形成された第１リセス６ａに凸部が存在していても、ウェットエッチング時にそのような部分を横からも酸化し、それを除去することができる。その結果、底面や側壁の平坦性が良好な第２リセス６ｂを形成することができる。
さらに、上記のようなエッチング液では、エッチング液がＳｉ基板１に深く浸入することなくエッチングが進行するため、エッチング後の第２リセス６ｂ表層部の結晶性を良好に保つことができる。
また、上記のようなエッチング液を用いた場合には、第１リセス６ａのエッチングが等方的に進行していく。そのため、第１リセス６ａの表層部全体から一定量をエッチングし、ウェットエッチング前の第１リセス６ａに存在するエッチングダメージを、ウェットエッチングにより全体的に除去することが可能になる。
なお、第２リセス６ｂの形成に、ウェットかドライかに拘らずエッチングが異方的に進行するような手法のみを用いた場合には、第１リセス６ａ形成時に生じたエッチングダメージが、エッチング後も部分的に残ってしまう可能性がある。従って、第２リセス６ｂは、等方性エッチングにより、或いは異方性エッチングを用いる場合にはそれを等方性エッチングと組み合わせて、形成することが望ましい。
上記のようにして第２リセス６ｂを形成した後は、例えば、フッ酸（ＨＦ）を含む溶液を用いた処理（フッ酸処理）を行う（ステップＳ５）。これにより、第２リセス６ｂの表面に形成されている可能性のある自然酸化膜や、第２リセス６ｂの表面に付着している可能性のある汚染物等を除去することが可能になる。なお、このような目的で使用する場合、フッ酸を含む溶液には、自然酸化膜等のＳｉの酸化物を選択的に溶解する一方、Ｓｉ自体は溶解しないような組成のものが用いられる。ステップＳ５では、第２リセス６ｂ表層部を除去せずに、第２リセス６ｂ表面の自然酸化膜等を選択的に除去することができるような条件で、フッ酸処理を行う。
フッ酸処理後は、図５に示した第２リセス６ｂに、ｐＭＯＳＦＥＴのソース・ドレインとして機能させる所定の半導体層を形成する。ここでは、第２リセス６ｂに、図６に示すように、Ｓｉ基板１と格子定数が異なるシリコンゲルマニウム（ＳｉＧｅ）層７をエピタキシャル成長させる（ステップＳ６）。
ＳｉＧｅ層７は、例えば、減圧ＣＶＤ法を用いて第２リセス６ｂにエピタキシャル成長させることができる。その場合、Ｓｉ原料には、シラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）等を用いることができ、Ｇｅ原料には、ゲルマン（ＧｅＨ4）、ジゲルマン（Ｇｅ2Ｈ6）等を用いることができる。
ＳｉＧｅ層７のエピタキシャル成長と同時にボロン（Ｂ）等のｐ型不純物をドープする場合には（ｉｎ−ｓｉｔｕドーピング法）、その成長時の混合ガスに、さらにｐ型不純物原料であるジボラン（Ｂ2Ｈ6）ガス等を添加する。なお、ｐ型不純物は、ＳｉＧｅ層７形成後にイオン注入法によってドープすることもできる。
また、素子分離領域２上やサイドウォールスペーサ５上へのＳｉＧｅ成長を抑え、第２リセス６ｂにＳｉＧｅ層７を選択的にエピタキシャル成長させるために、Ｓｉ，Ｇｅ原料ガスに塩化水素（ＨＣｌ）等のハロゲン系ガスを添加することもできる。第２リセス６ｂにＳｉＧｅ層７を選択的にエピタキシャル成長させると、ソース・ドレインとして機能するＳｉＧｅ層７とゲート電極４とがサイドウォールスペーサ５を介して電気的に分離される。そのため、ＳｉＧｅ層７とゲート電極４との間のオフリーク電流が抑えられるようになる。
なお、ハロゲン系ガスは、その添加量が多いと第２リセス６ｂへのＳｉＧｅ層７の成長選択性が高くなる傾向がある。但し、その一方で、ハロゲン系ガス添加量が多くなると、ＳｉＧｅ層７に部分的な成長遅れが生じることによってモフォロジの劣化が発生する可能性が高まる。従って、このような点を考慮し、ＳｉＧｅ層７の成長過程のハロゲン系ガス添加量を適宜調整することが好ましい。
ＳｉＧｅ層７は、第２リセス６ｂ内におけるＧｅ濃度を均一にして形成するほか、第２リセス６ｂの深さ方向にＧｅ濃度が徐々に変化するような濃度勾配を持たせる等、一定のＧｅプロファイルで形成するようにしてもよい。また、ＳｉＧｅ層７は、Ｇｅ濃度の異なるＳｉＧｅ層を積層する、例えば、途中に低Ｇｅ濃度の層を介在させて積層する等して、形成してもよい。
ＳｉＧｅ層７のエピタキシャル成長は、ドライエッチングで形成した第１リセス６ａの表層部をウェットエッチングで除去して第２リセス６ｂを形成しておくことにより、成長温度４５０℃以上６００℃以下の比較的低温の条件で行うことが可能になっている。
なお、ＳｉＧｅ層７のエピタキシャル成長を４５０℃未満の温度条件で行うと、シラン等のＳｉ原料が第２リセス６ｂ表面で分解し難く、ＳｉＧｅをエピタキシャル成長させることができない可能性がある。
また、ＳｉＧｅ層７のエピタキシャル成長を、６００℃を上回るような高温条件で行ったときには、ＳｉＧｅ層７の臨界膜厚が薄くなり、ＳｉＧｅ層７内にミスフィット転位が発生しやすくなる。ＳｉＧｅ層７内にミスフィット転位が発生すると、その歪みが緩和され、ゲート電極４の下方領域のＳｉ基板１（チャネル領域）に印加される応力が弱まってしまう。さらに、６００℃を上回るような温度条件では、Ｓｉ基板１内やゲート電極４内に所定の不純物を導入している場合、その不純物の熱拡散により、ロールオフ特性の劣化やゲート電極４の空乏化等、デバイス性能の劣化を引き起こしてしまう可能性がある。このような歪み緩和や不純物拡散の抑制は、ｐＭＯＳＦＥＴの微細化、短チャネル化が進むにつれ、その重要性が増してきている。
このような点から、ＳｉＧｅ層７は、成長可能な温度である４５０℃以上で、かつ、歪み緩和や不純物拡散が抑制可能な６００℃以下の低温条件で成長させることが望ましい。上記のようにドライエッチングで形成した第１リセス６ａの表層部をウェットエッチングで除去して第２リセス６ｂを形成する手法は、そのようなＳｉＧｅ層７の低温成長を可能にする手法のひとつである。
そこで、まず、上記のような第２リセス６ｂの形成を行わず、Ｓｉ基板１にドライエッチングによって所定の深さのリセスを形成し、そこにＳｉＧｅ層７をエピタキシャル成長させた場合について述べる。
図７はＳｉＧｅ層成長後の要部平面模式図であって、（Ａ）は成長温度が５５０℃の場合、（Ｂ）は成長温度が５７５℃の場合、（Ｃ）は成長温度が６００℃の場合である。
図７（Ａ）〜（Ｃ）は、各成長温度でＳｉＧｅ層７をエピタキシャル成長させた後の表面の走査型電子顕微鏡（ＳＥＭ）像を模式的に図示したものである。なお、図７（Ａ）〜（Ｃ）のＳｉＧｅ層７の成長条件は、その成長温度を除き、いずれも同じにしている。
Ｓｉ基板１にドライエッチングによって形成したリセスに、減圧ＣＶＤ法を用い、成長温度５５０℃でＳｉＧｅ層７をエピタキシャル成長させた場合、図７（Ａ）に示すように、ゲート電極４の側壁に設けたサイドウォールスペーサ５の近傍に、ＳｉＧｅ層７が部分的に陥没した欠陥（モフォロジ劣化箇所）１０が発生した。ドライエッチングによって形成したリセスに成長温度５７５℃でＳｉＧｅ層７をエピタキシャル成長させた場合も同様に、図７（Ｂ）に示すように、サイドウォールスペーサ５の近傍のＳｉＧｅ層７には、モフォロジ劣化箇所１０が発生した。一方、ドライエッチングによって形成したリセスに成長温度６００℃でＳｉＧｅ層７をエピタキシャル成長させた場合には、図７（Ｃ）に示すように、モフォロジ劣化箇所１０は認められなかった。
Ｓｉ基板１にドライエッチングによってリセスを形成した場合には、そのリセスの表層部にエッチングダメージが存在する。図７（Ａ）〜（Ｃ）より、そのようなリセス（Ｓｉ基板）の表面状態は、ＳｉＧｅ層７を低温でエピタキシャル成長させる場合ほど、その成長に影響を及ぼし、得られるＳｉＧｅ層７のモフォロジを劣化させ易い傾向があると言うことができる。このようなモフォロジの劣化は、ｐＭＯＳＦＥＴの特性を劣化させたり、その特性のばらつきを増大させたりする可能性があり、特性及び歩留まりの両面で問題となり得る。
一方、ＳｉＧｅ層７を高温でエピタキシャル成長させた場合には、その成長へのリセス表面状態の影響が抑えられ、良好なモフォロジのＳｉＧｅ層７が得られるようになる。但し、上記のように、ＳｉＧｅ層７の成長温度が高温になるほど、その歪み緩和が起こり易くなり、また、不純物の熱拡散も起こり易くなる。ＳｉＧｅ層７を成長温度６００℃でエピタキシャル成長させた図７（Ｃ）のデバイスを評価したところ、良好なモフォロジのＳｉＧｅ層７は得られてはいるものの、そのデバイスの要求特性に対する特性劣化が認められた。
続いて、ドライエッチングによる第１リセス６ａの形成後、第１リセス６ａの表層部をウェットエッチングにより除去して第２リセス６ｂを形成し、そこにＳｉＧｅ層７をエピタキシャル成長させた場合について述べる。
ここでは、第２リセス６ｂ形成時の第１リセス６ａからのエッチング量を変え、ＳｉＧｅ層７をエピタキシャル成長させた。まず、エッチング量の制御方法について説明する。
図８はエッチング時間とエッチング量との関係の一例を示す図である。
アンモニアと過酸化水素とを含む所定温度のエッチング液を用いてＳｉのウェットエッチングを行った場合、そのエッチング量は、図８に示すように、エッチング液に晒すエッチング時間の増加に伴って直線的に増加していく傾向がある。エッチング液をより高温に設定した場合には、エッチングレート（傾き）が大きくなり、より低温に設定した場合には、エッチングレートが小さくなるが、エッチング量がエッチング時間の増加に伴って増加していく傾向は、この図８の場合と同様である。Ｓｉのエッチング量は、エッチング時間及びエッチング液の温度によって制御することができる。
そこで、このような知見に基づき、エッチング時間及びエッチング液の温度を制御し、第１リセス６ａからのエッチング量を１ｎｍ，５ｎｍ，７ｎｍにそれぞれ制御して第２リセス６ｂを形成した。そして、それぞれのエッチング量の場合について、ＳｉＧｅ層７を、減圧ＣＶＤ法を用い、同じ成長条件でエピタキシャル成長させた。ＳｉＧｅ層７の成長温度は、５５０℃としている。なお、エッチング量は、ウェットエッチング前後の試料断面を透過型電子顕微鏡（ＴＥＭ）で観察して実測を行っている。
図９はＳｉＧｅ層成長後の要部平面模式図であって、（Ａ）はエッチング量が１ｎｍの場合、（Ｂ）はエッチング量が５ｎｍの場合、（Ｃ）はエッチング量が７ｎｍの場合である。なお、図９（Ａ）〜（Ｃ）は、各エッチング量の場合にＳｉＧｅ層７をエピタキシャル成長させた後の表面のＳＥＭ像を模式的に図示したものである。
第１リセス６ａからのエッチング量を１ｎｍにして第２リセス６ｂを形成し、ＳｉＧｅ層７をエピタキシャル成長させた場合には、図９（Ａ）に示すように、広範囲にわたってＳｉＧｅ層７にモフォロジ劣化箇所１０が発生した。一方、第１リセス６ａからのエッチング量を５ｎｍ，７ｎｍにして第２リセス６ｂを形成し、ＳｉＧｅ層７をエピタキシャル成長させた場合には、図９（Ｂ），（Ｃ）に示すように、モフォロジ劣化箇所１０は認められなかった。
エッチング量が１ｎｍの場合には、第１リセス６ａ形成時に生じたエッチングダメージが十分に除去されずに残り、そのような第２リセス６ｂの表面状態が影響し、ＳｉＧｅ層７のモフォロジが劣化してしまっている。一方、エッチング量が５ｎｍ，７ｎｍの場合には、第１リセス６ａ形成時に生じたエッチングダメージが十分に除去されたために、ＳｉＧｅ層７のモフォロジの劣化が抑えられている。
上記のように、第２リセス６ｂを形成しない場合や（図７（Ａ））、或いは第２リセス６ｂは形成するが第１リセス６ａからのエッチング量を１ｎｍにした場合には（図９（Ａ））、成長温度５５０℃で良好なモフォロジのＳｉＧｅ層７を得ることは難しい。第１リセス６ａからのエッチング量を５ｎｍ，７ｎｍにして第２リセス６ｂを形成することにより（図９（Ｂ），（Ｃ））、成長温度５５０℃でも良好なモフォロジのＳｉＧｅ層７を得ることができるようになる。
エッチングダメージの除去という観点では、ドライエッチングで形成した第１リセス６ａからのエッチング量を５ｎｍ以上にしてウェットエッチングを行い、第２リセス６ｂを形成すればよい。第１リセス６ａからのエッチング量を５ｎｍ以上にして第２リセス６ｂを形成すれば、第１リセス６ａの表層部に生じたエッチングダメージを効果的に除去することができる。それにより、第２リセス６ｂには、４５０℃以上６００℃以下といった低温成長条件であっても、良好なモフォロジのＳｉＧｅ層７をエピタキシャル成長させることが可能になるということができる。
なお、第２リセス６ｂを形成する際の、第１リセス６ａからのエッチング量は、５ｎｍ以上にすることができるが、エッチング量を大きくするほどエッチング時間が長くなったり、エッチング液の温度をより高温にしたりする必要が生じてくる。また、デバイスの構成によっては、エッチング時間の長時間化やエッチング液の高温化により、第１，第２リセス６ａ，６ｂとは別の部分でデバイスの特性劣化を招くような溶解が起こる可能性もある。エッチング量は、上記のようなＳｉＧｅ層７のモフォロジのほか、このようなデバイスの生産性やその要求特性等に基づいて設定することができ、そのような観点から、例えば、５ｎｍ以上１０ｎｍ以下程度に設定することが好ましい。また、エッチング量が５ｎｍ以上１０ｎｍ以下程度であれば、エッチングダメージを十分に除去することが可能である。
以上説明したように、まずドライエッチングで第１リセス６ａを形成した後、その表層部をウェットエッチングで除去して第２リセス６ｂを形成することにより、ＳｉＧｅ層７をモフォロジの劣化を抑えてエピタキシャル成長させることが可能になる。さらに、そのように第１，第２リセス６ａ，６ｂを形成することにより、モフォロジの劣化が抑えられたＳｉＧｅ層７を低温条件でエピタキシャル成長させることが可能になる。その結果、高性能で高信頼性のｐＭＯＳＦＥＴを安定的に形成することが可能になる。
なお、以上の説明では、ドライエッチングで形成した第１リセス６ａの表層部を、過酸化水素とアンモニアとを含むエッチング液を用いたウェットエッチングにより、所定エッチング量で除去して第２リセス６ｂを形成する場合を例示した。このウェットエッチングには、このほか、過酸化水素に替えて、オゾン（オゾン水）を用いることもできる。また、アンモニアに替えて、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）、アンモニアを添加した水素水等の無機アルカリを用いることもできる。
また、無機アルカリを含むエッチング液を用いたウェットエッチングと、有機アルカリを含むエッチング液を用いたウェットエッチングとを組み合わせ、第１リセス６ａの表層部を所定エッチング量で除去し、第２リセス６ｂを形成することも可能である。有機アルカリとしては、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）等が用いられる。
但し、ＴＭＡＨ等を含む有機アルカリを含むエッチング液では、Ｓｉ基板１の特定結晶に対して異方的にエッチングが進行する。そのため、そのような有機アルカリを含むエッチング液のみのウェットエッチングでは、第２リセス６ｂ表層部に部分的にエッチングダメージが残ってしまう可能性がある。従って、有機アルカリを含むエッチング液を用いる場合には、例えば、有機アルカリを含むエッチング液を用いたウェットエッチング後に、無機アルカリを含むエッチング液を用いたウェットエッチングを行うようにする。或いは、無機アルカリを含むエッチング液を用いたウェットエッチング後に、有機アルカリを含むエッチング液を用いたウェットエッチングを行うようにする。
また、以上の説明では、Ｓｉ基板１に形成した第２リセス６ｂに、半導体層としてＳｉＧｅ層７をエピタキシャル成長させる場合を例にして述べた。このほか、第２リセス６ｂには、半導体層として、シリコンゲルマニウムカーバイド（ＳｉＧｅＣ）層をエピタキシャル成長させることも可能である。このＳｉＧｅＣ層によっても、ＳｉＧｅ層と同様、ｐＭＯＳＦＥＴのチャネル領域に圧縮応力を印加し、チャネル領域のホール移動度を向上させて、その電流駆動能力を向上させることが可能である。
また、以上の説明では、ｐＭＯＳＦＥＴを形成する場合を例にして述べたが、上記手法は、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）を形成する場合にも、同様に適用可能である。
即ち、ｎＭＯＳＦＥＴの場合においても、まず、Ｓｉ基板１上にゲート絶縁膜３を介してゲート電極４を形成し（ステップＳ１，図２）、サイドウォールスペーサ５を形成した後（ステップＳ２，図３）、ドライエッチングにより第１リセス６ａを形成する（ステップＳ３，図４）。次いで、ウェットエッチングを行い、ドライエッチングによってエッチングダメージが生じた第１リセス６ａの表層部を除去し、第２リセス６ｂを形成する（ステップＳ４，図５）。第２リセス６ｂの形成後は、フッ酸処理を行う（ステップＳ５）。
そして、ｎＭＯＳＦＥＴの場合には、形成した第２リセス６ｂに、図６に示したＳｉＧｅ層７に替えて、チャネル領域における電子移動度の向上を図るために、ソース・ドレインとして機能させるシリコンカーバイド（ＳｉＣ）層をエピタキシャル成長させる。ＳｉＣ層には、例えばｉｎ−ｓｉｔｕドーピング法により、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物をドープすることができる。
また、ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣ等の半導体層を成長させる下地の半導体層は、上記のようなＳｉ基板のほか、化合物半導体基板や、ＳＯＩ（Silicon On Insulator）基板等の表層の半導体層であってもよい。
なお、第１リセス６ａ形成後のＳｉ基板１に対し、Ｓｉよりもその酸化物を選択的に溶解するようなフッ酸溶液を用いた処理を行ったとしても、それ単独では、第１リセス６ａ表層部を所定エッチング量で除去したような第２リセス６ｂの形成は困難である。
また、Ｓｉ基板の洗浄には、Ｓｉ基板１表面に形成された自然酸化膜を除去することを目的としたものや、Ｓｉ基板１表面に付着したパーティクルや金属不純物等の汚染物を除去することを目的としたものがある。これに対し、上記手法では、第１リセス６ａの表層部を、ウェットエッチングにより、第１リセス６ａ形成時のドライエッチングで生じたエッチングダメージを除去できるような所定エッチング量で除去する。これにより、Ｓｉ基板１表面の自然酸化膜や汚染物を除去するだけでなく、第１リセス６ａ形成時にその表層部に生じたエッチングダメージも除去することが可能になっている。
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１） 第１半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極両側の前記第１半導体層の一部をドライエッチングにより除去することによって第１リセスを形成する工程と、
前記第１リセスの表層部をウェットエッチングにより除去することによって第２リセスを形成する工程と、
前記第２リセスに第２半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記ウェットエッチングに、前記第１半導体層の酸化剤と無機アルカリとを含むエッチング液を用いることを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記酸化剤は、過酸化水素であり、前記無機アルカリは、アンモニアであることを特徴とする付記２記載の半導体装置の製造方法。
（付記４） 前記第１リセス形成後の前記第１半導体層を前記エッチング液に晒す時間、及び前記エッチング液の温度を制御することによって、前記第１リセスの前記表層部に形成されたエッチングダメージ層を除去することを特徴とする付記２又は３に記載の半導体装置の製造方法。
（付記５） 前記ウェットエッチングにより除去する前記表層部の厚さは、５ｎｍ以上１０ｎｍ以下であることを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記第２リセスを形成する工程後で、前記第２リセスに前記第２半導体層を形成する工程前に、前記第２リセスを、前記第１半導体層の酸化物を溶解する溶液に晒す工程をさらに有することを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記溶液は、フッ酸を含むことを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記第２半導体層は、前記第２リセスに成長温度４５０℃以上６００℃以下でエピタキシャル成長させることによって形成することを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
（付記９） 前記ゲート電極を形成する工程後に、前記ゲート電極側壁に絶縁層を形成する工程をさらに有し、
前記第１リセスは、前記絶縁層両側の前記第１半導体層の一部を除去して形成し、
前記第２リセスの形成後、前記第２半導体層を、前記絶縁層に対して選択的に前記第２リセスに形成することを特徴とする付記１乃至８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記第２半導体層は、前記第１半導体層と異なる格子定数を有することを特徴とする付記１乃至９のいずれかに記載の半導体装置の製造方法。
（付記１１） 前記第１半導体層は、Ｓｉ層であり、前記第２半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であることを特徴とする付記１乃至１０のいずれかに記載の半導体装置の製造方法。
（付記１２） 前記第２半導体層は、ｐ型不純物を含むことを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３） 前記第１半導体層は、Ｓｉ層であり、前記第２半導体層は、ＳｉＣ層であることを特徴とする付記１乃至１０のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記第２半導体層は、ｎ型不純物を含むことを特徴とする付記１３記載の半導体装置の製造方法。
ｐＭＯＳＦＥＴの形成フローの一例を示す図である。 ゲート電極形成工程の要部断面模式図である。 サイドウォールスペーサ形成工程の要部断面模式図である。 第１リセス形成工程の要部断面模式図である。 第２リセス形成工程の要部断面模式図である。 半導体層形成工程の要部断面模式図である。 ＳｉＧｅ層成長後の要部平面模式図であって、（Ａ）は成長温度が５５０℃の場合、（Ｂ）は成長温度が５７５℃の場合、（Ｃ）は成長温度が６００℃の場合である。 エッチング時間とエッチング量との関係の一例を示す図である。 ＳｉＧｅ層成長後の要部平面模式図であって、（Ａ）はエッチング量が１ｎｍの場合、（Ｂ）はエッチング量が５ｎｍの場合、（Ｃ）はエッチング量が７ｎｍの場合である。
符号の説明
１ Ｓｉ基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
５，５ａ，５ｂ サイドウォールスペーサ
６ａ 第１リセス
６ｂ 第２リセス
７ ＳｉＧｅ層
１０ モフォロジ劣化箇所

Claims (7)

  1. 第１半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極両側の前記第１半導体層の一部を、ドライエッチングにより除去することによって、第１リセスを形成する工程と、
    前記第１リセスの表層部を、前記第１半導体層の酸化剤と無機アルカリとを含むエッチング液を用いたウェットエッチングにより除去することによって、第２リセスを形成する工程と、
    前記第２リセスに第２半導体層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記酸化剤は、過酸化水素であり、前記無機アルカリは、アンモニアであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ウェットエッチングにより除去する前記表層部の厚さは、５ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２リセスの内壁が前記ウェットエッチングにより酸化されて前記内壁に前記第１半導体層の酸化物が形成され、
    前記第２リセスに前記第２半導体層を形成する工程前に、前記第２リセスを、前記酸化物を溶解する溶液に晒す工程を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記第２半導体層は、前記第２リセスに成長温度４５０℃以上６００℃以下でエピタキシャル成長させることによって形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記第１半導体層は、Ｓｉ層であり、前記第２半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１半導体層は、Ｓｉ層であり、前記第２半導体層は、ＳｉＣ層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315922B2 (ja) * 2008-10-27 2013-10-16 富士通セミコンダクター株式会社 半導体装置の製造方法
US8267649B2 (en) * 2009-05-15 2012-09-18 General Electric Company Coupling for rotary components
US9064688B2 (en) * 2010-05-20 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Performing enhanced cleaning in the formation of MOS devices
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8828850B2 (en) 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
TWI494984B (zh) * 2010-07-21 2015-08-01 United Microelectronics Corp 半導體製程
US8329547B2 (en) * 2010-07-22 2012-12-11 United Microelectronics Corp. Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
CN102487008A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
DE102010063772B4 (de) * 2010-12-21 2016-02-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Einbetten einer sigma-förmigen Halbleiterlegierung in Transistoren durch Anwenden einer gleichmäßigen Oxidschicht vor dem Ätzen der Aussparungen
DE102011076696B4 (de) * 2011-05-30 2013-02-07 Globalfoundries Inc. Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
US9961791B2 (en) 2012-06-04 2018-05-01 Hitachi Metals, Ltd. Seal ring and method for manufacturing seal ring
KR101986538B1 (ko) 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9034706B2 (en) 2013-03-13 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with regrown source/drain and methods for forming the same
CN103887341A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种场效应晶体管的制备方法
CN105225962A (zh) * 2015-09-22 2016-01-06 上海华力微电子有限公司 一种提高半导体器件性能的方法
KR101960763B1 (ko) * 2016-11-03 2019-03-21 주식회사 유진테크 저온 에피택셜층 형성방법
US10211107B1 (en) 2017-09-10 2019-02-19 United Microelectronics Corp. Method of fabricating fins including removing dummy fins after fluorocarbon flush step and oxygen clean step
CN109786380B (zh) 2017-11-10 2020-11-10 联华电子股份有限公司 半导体存储装置的外延接触结构的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761918B2 (ja) 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
JPH118303A (ja) * 1997-06-18 1999-01-12 Seiko Epson Corp 半導体装置の製造方法
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2007158295A (ja) * 2005-11-10 2007-06-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP5119604B2 (ja) 2006-03-16 2013-01-16 ソニー株式会社 半導体装置の製造方法
JP2007305730A (ja) 2006-05-10 2007-11-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP5076388B2 (ja) * 2006-07-28 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
JP5315922B2 (ja) * 2008-10-27 2013-10-16 富士通セミコンダクター株式会社 半導体装置の製造方法

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