KR101986538B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 기판 상에 게이트 전극이 형성되고, 상기 게이트 전극의 측벽 상에 차례로 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서가 형성되고, 상기 기판을 식각하여 리세스 영역이 형성된다. 상기 리세스 영역 내에 압축 응력 패턴이 형성되고 상기 제 3 스페이서의 측벽 상에 보호 스페이서가 형성된다. 상기 리세스 영역을 형성 시, 상기 제 2 스페이서의 하부가 함께 제거되어 상기 제 1 스페이서와 상기 제 3 스페이서 사이에 갭 영역이 형성되고, 상기 보호 스페이서는 상기 갭 영역을 채운다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of forming the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 반도체 소자의 신뢰성을 향상하는데 있다.
본 발명이 해결하려는 다른 과제는 트랜지스터들 사이의 문턱 전압의 불균일이 방지하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 전극을 형성하는 것; 상기 게이트 전극의 측벽 상에 차례로 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서를 형성하는 것; 상기 기판을 식각하여 리세스 영역을 형성하는 것; 상기 리세스 영역 내에 압축 응력 패턴을 형성하는 것; 및 상기 제 3 스페이서의 측벽 상에 보호 스페이서를 형성하는 것을 포함하고, 상기 리세스 영역을 형성 시, 상기 제 2 스페이서의 하부가 함께 제거되어 상기 제 1 스페이서와 상기 제 3 스페이서 사이에 갭 영역이 형성되고, 상기 보호 스페이서는 상기 갭 영역을 채울 수 있다.
상기 제 1 스페이서와 상기 제 3 스페이서는 동일한 물질로 형성되고, 상기 보호 스페이서는 상기 제 1 및 제 3 스페이서와 식각 선택성 있는 물질로 형성될 수 있다.
상기 리세스 영역은 상기 제 2 스페이서의 하면을 노출할 수 있다.
상기 리세스 영역을 형성하는 것은 상기 기판의 식각 공정 시 상기 리세스 영역의 표면에 형성된 자연 산화막을 제거하는 것을 포함하고, 상기 제 2 스페이서의 하부는 상기 자연 산화막과 함께 제거될 수 있다.
상기 보호 스페이서를 형성한 후에 열처리 공정 및/또는 플라즈마 처리 공정을 수행하는 것을 더 포함할 수 있다.
상기 기판의 활성 영역을 정의하는 소자 분리막을 더 포함하고, 상기 리세스 영역의 형성 시, 상기 소자 분리막의 일부가 함께 제거되어 상기 제 2 스페이서의 하면이 노출될 수 있다.
상기 게이트 전극은 상기 소자 분리막 상에 형성될 수 있다.
상기 보호 스페이서는 상기 압축 응력 패턴을 형성한 후에 형성될 수 있다.
상기 제 1 스페이서의 형성 전에, 상기 게이트 전극 상에 캐핑 패턴을 형성하는 것; 상기 압축 응력 패턴을 형성한 후, 상기 캐핑 패턴을 제거하는 것을 더 포함하고, 상기 캐핑 패턴은 상기 제 1 및 제 3 스페이서와 동일한 물질로 형성되고, 상기 캐핑 패턴의 제거 시, 상기 제 3 스페이서는 상기 보호 스페이서에 의하여 식각이 방지될 수 있다.
기판 상에 차례로 제공되는 게이트 유전막 및 게이트 전극; 상기 게이트 전극의 측벽 상에 차례로 제공되는 내부 스페이서 및 외부 스페이서; 및 상기 게이트 전극에 인접하여, 상기 기판 내에 제공되는 압축 응력 패턴을 포함하고, 상기 압축 응력 패턴의 상면은 상기 게이트 유전막의 하면보다 낮고, 상기 내부 스페이서의 상면은 상기 게이트 전극의 높이의 절반보다 높고 상기 게이트 전극의 상면보다 낮고, 상기 외부 스페이서는 상기 내부 스페이서와 상기 압축 응력 패턴 사이로 연장될 수 있다.
상기 게이트 전극은 상기 게이트 유전막 상의 하부 게이트 전극 및 상기 하부 게이트 전극 상의 상부 게이트 전극을 포함하고, 상기 하부 게이트 전극은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
상기 갭 영역은 상기 하부 게이트 전극과 수평적으로 오버랩될 수 있다.
상기 내부 스페이서는 상기 게이트 전극의 측벽 상에 차례로 형성된 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서; 및 상기 제 2 스페이서의 하면, 및 상기 제 1 및 제 3 스페이서의 측벽들에 의하여 정의되는 갭 영역을 채우는 보호 패턴을 포함할 수 있다.
상기 제 2 스페이서 및 상기 보호 패턴은 상기 제 1 및 제 3 스페이서와 식각 선택성 있는 물질을 포함할 수 있다.
상기 게이트 전극은 기판의 활성 영역을 정의하는 소자 분리막 상에 제공되고, 상기 내부 스페이서는 상기 압축 응력 패턴과 수직적으로 오버랩될 수 있다.
본 발명의 실시예들에 반도체 소자의 신뢰성이 향상될 수 있다. 본 발명의 실시예들에 따르면 트랜지스터들 사이의 문턱 전압의 불균일이 방지될 수 있다.
도 1a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 5c는 도 5a의 D 영역의 확대도이다.
도 9c는 도 9a의 F 영역의 확대도이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 "및/또는" 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 도 1a 내지 도 11a는 기판의 제 1 영역(10) 및 제 2 영역(20)의 단면도들이고, 도 1b 내지 도 11b는 기판의 제 3 영역(30)의 단면도들이다. 도 5c는 도 5a의 D 영역의 확대도이다. 도 9c는 도 9a의 F 영역의 확대도이다.
도 1a 및 도 1b를 참조하여, 제 1 영역(10), 제 2 영역(20), 및 제 3 영역(30)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 제 1 영역(10) 및 상기 제 2 영역(20)은 반도체 소자의 PMOS 영역일 수 있고, 상기 제 3 영역(30)은 반도체 소자의 NMOS 영역일 수 있다. 상기 제 1 영역(10) 및 상기 제 2 영역(20)은 n형 불순물로 도핑될 수 있고, 상기 제 3 영역(30)은 p형 불순물로 도핑될 수 있다.
상기 기판(100) 상에 게이트 유전막, 게이트 전극층, 하부 캐핑층, 및 상부 캐핑층을 차례로 적층한 후, 패터닝 공정을 수행하여 상기 제 1 내지 제 3 영역들(10, 20, 및 30) 상에 각각 게이트 구조체들을 형성할 수 있다. 상기 게이트 구조체들은 차례로 적층된 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113), 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3), 하부 캐핑 패턴들(131, 132, 및 133), 및 상부 캐핑 패턴들(135, 136, 및 137)을 포함할 수 있다.
일 예로, 상기 제 1 영역 내지 제 3 영역들(10, 20, 및 30) 상에 각각 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3)이 형성될 수 있다. 상기 제 1 영역(10) 상의 제 1 게이트 전극 패턴(G1) 및 상기 제 3 영역(30) 상의 제 3 게이트 전극 패턴(G3)은 상기 기판(100)의 활성 영역 상에 형성될 수 있고, 상기 제 2 영역(20) 상의 제 2 게이트 전극 패턴(G2)은 상기 기판(100)의 활성 영역을 정의하는 소자 분리막(110) 상에 형성될 수 있다. 즉, 상기 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113)은 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G3)과 상기 기판(100) 사이에, 또는 상기 게이트 전극(G2)과 상기 소자 분리막(110) 사이에 형성될 수 있다. 일 예로, 상기 소자 분리막(110)은 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 상기 하부 캐핑 패턴들(131, 132, 및 133)은 각각 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3) 상에 형성되고, 상기 상부 캐핑 패턴들(135, 136, 및 137)은 상기 하부 캐핑 패턴들(131, 132, 및 133) 상에 형성될 수 있다.
상기 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113)은 실리콘 산화막보다 유전상수가 큰 고유전층을 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113)은 하프늄 산화막(HfO), 알루미늄 산화막(AlO), 또는 탄탈륨 산화막(TaO)을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 게이트 유전 패턴들(111, 112, 및 113)은 화학 기상 증착(Chemical Vapor Deposition: CVD), 원자층 증착(Atomic Layer Depositon: ALD) 또는 열산화 공정 중 적어도 하나로 형성될 수 있다.
상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3)은 하부 게이트 전극들(121, 122, 및 123) 및 상기 하부 게이트 전극들(121, 122, 및 123) 상의 상부 게이트 전극들(125, 126, 및 127)을 포함할 수 있다. 일 예로, 상기 상부 게이트 전극들(125, 126, 및 127)은 상기 하부 게이트 전극들(121, 122, 및 123)보다 두꺼울 수 있다. 상기 하부 게이트 전극들(121, 122, 및 123)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다. 일 예로, 상기 하부 게이트 전극들(121, 122, 및 123)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 또는 텅스텐 질화막(WN)을 포함할 수 있다. 일 예로, 상기 상부 게이트 전극들(125, 126 및 127)은 도핑된 실리콘, 도핑된 실리콘-게르마늄, 또는 도핑된 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 상기 상부 게이트 전극들(125, 126 및 127) 은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3)은 화학 기상 증착(CVD), 원자층 증착(ALD) 또는 스퍼터링 중 적어도 하나의 방법으로 형성될 수 있다.
상기 하부 캐핑 패턴들(131, 132, 및 133)과 상기 상부 캐핑 패턴들(135, 136, 및 137)은 서로 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 하부 캐핑 패턴들(131, 132, 및 133)은 실리콘 산화물을 포함할 수 있고, 상기 상부 캐핑 패턴들(135, 136, 및 137)은 실리콘 질화물을 포함할 수 있다. 상기 상부 캐핑 패턴들(135, 136, 및 137)은 상기 하부 캐핑 패턴들(131, 132, 및 133)보다 두껍게 형성될 수 있다. 일 예로, 상기 하부 캐핑 패턴들(131, 132, 및 133) 및 상기 하부 캐핑 패턴들(135, 136, 및 137)은 화학 기상 증착(CVD)으로 형성될 수 있다.
상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3)의 측벽들 상에 제 1 스페이서들(202, 203, 및 204)이 형성될 수 있다. 상기 제 1 스페이서들(202, 203, 및 204)은 상기 기판(100)을 덮는 절연층을 형성한 후, 이방성 건식 식각 공정을 수행하여 형성될 수 있다. 상기 제 1 스페이서들(202, 203, 및 204)의 측벽 상에 제 2 스페이서들(212, 213, 및 214)이 형성될 수 있다. 상기 제 2 스페이서들(212, 213, 및 214)은 상기 제 1 스페이서들(202, 203, 및 204)을 덮는 절연층을 형성한 후, 이방성 건식 식각 공정을 수행하여 형성될 수 있다. 상기 제 1 스페이서들(202, 203, 및 204)은 상기 제 2 스페이서들(212, 213, 및 214)과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 스페이서들(202, 203, 및 204)은 상기 상부 캐핑 패턴들(135, 136, 및 137)과 동일한 물질로 형성될 수 있고, 상기 제 2 스페이서들(212, 213, 및 214)은 상기 하부 캐핑 패턴들(131, 132, 및 133)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 스페이서들(202, 203, 및 204)은 실리콘 질화물을 포함할 수 있고, 상기 제 2 스페이서들(212, 213, 및 214)은 실리콘 산화물을 포함할 수 있다.
도 2a 및 도 2b를 참조하여, 상기 제 1 영역(10) 및 상기 제 2 영역(20)의 제 2 스페이서들(212, 213)의 측벽들 상에 제 3 스페이서들(222, 223)이 형성되고, 상기 제 3 영역(30) 상에 마스킹 절연막(224)이 형성될 수 있다. 상기 제 3 스페이서들(222, 223) 및 상기 마스킹 절연막(224)은, 상기 제 2 스페이서들(212, 213, 및 214)이 형성된 결과물 상에 절연층 및 상기 제 3 영역(30)을 덮는 마스크층(미도시)을 차례로 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제 3 스페이서들(222, 223) 및 상기 마스킹 절연막(224)은 상기 제 2 스페이서들(212, 213, 및 214)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 3 스페이서들(222, 223) 및 상기 마스킹 절연막(224)은 상기 제 1 스페이서들(202, 203, 및 204)과 동일한 물질로 형성될 수 있다.
도 3a 및 도 3b를 참조하여, 상기 기판(100) 상에 마스크 패턴(50)이 형성될 수 있다. 상기 마스크 패턴(50)은 상기 제 1 영역(10) 및 상기 제 2 역(20)의 일부를 노출하는 개구부들(51)을 포함할 수 있다. 상기 개구부들(51)은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2) 각각의 양 측에 형성될 수 있다. 상기 개구부들(51)은 상기 제 3 영역(30) 상의 마스크 패턴(50)에는 제공되지 않을 수 있다. 일 예로, 상기 마스크 패턴(50)은 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 마스크 패턴(50)을 식각 마스크로, 상기 개구부들(51)에 의하여 노출된 상기 기판(100)이 식각되어 상기 기판(100)의 상부에 제 1 및 제 2 예비 리세스 영역들(PS1, PS2)이 형성될 수 있다. 일 예로, 상기 식각 공정은 건식 식각 공정을 포함할 수 있다. 제 1 예비 리세스 영역들(PS1)은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)과의 거리(d1, d3)가 상대적으로 가까운 영역들 지칭하고, 제 2 예비 리세스 영역들(PS2)은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)과의 거리(d2, d4)가 상대적으로 먼 영역들을 지칭한다. 일 예로, 상기 제 2 예비 리세스 영역들(PS)로부터 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2) 사이의 수평 거리는 약30nm 이하일 수 있다. 상기 거리들의 차이는 상기 개구부들(51)의 오정렬 때문일 수 있다. 이와는 달리, 제 1 거리(d1)는 제 2 거리(d2)와 실질적으로 동일하고, 제 3 거리(d3)는 제 4 거리(d4)와 동일할 수 있다. 이 경우, 이하 설명될 갭 영역들은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2) 각각의 양 측에 형성될 수 있다. 이하, 설명의 간소화를 위하여 상기 제 2 거리(d2)는 상기 제 1 거리(d1)보다 크고, 상기 제 4 거리(d4)는 상기 제 3 거리(d3)보다 큰 것으로 설명되나, 이에 한정되지 않는다.
상기 식각 공정 시에, 노출된 예비 리세스 영역들(PS1, PS2)의 표면이 산소와 반응하여 제 1 자연 산화막(61)이 형성될 수 있다.
도 4a 및 도 4b를 참조하여, 상기 제 1 자연 산화막(61)이 제거될 수 있다. 일 예로, 상기 제 1 자연 산화막(61)의 제거 공정은 NF3 및/또는 NH3를 포함하는 식각 물질로 수행될 수 있다. 상기 마스크 패턴(50)을 제거한 후, 상기 예비 리세스 영역들(PS1, PS2)이 더 식각되어 리세스 영역들(RS1, RS2)이 형성될 수 있다. 일 예로, 상기 리세스 영역들(RS1, RS2)의 형성은 습식 식각 공정을 포함할 수 있다. 이 경우, 상기 기판(100)의 노출된 상부가 함께 식각될 수 있다. 상기 제 3 영역(30)은 상기 마스킹 절연막(224)에 의하여 상기 식각 공정으로부터 보호될 수 있다.
상기 식각 공정은 방향성 습식 식각 공정일 수 있다. 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중에서 선택된 결정면들을 식각 정지면으로 사용할 수 있다. 일 예로, 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중 {111}면들을 식각 정지면으로 사용할 수 있다. 이에 따라, 상기 리세스 영역들(RS1, RS2)의 종단면은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2) 아래의 영역을 향하여 뾰족한 형태일 수 있다.
상기 기판(100)이 실리콘 기판인 경우에, 상기 방향성 습식 식각 공정은 암모니아 및/또는 TMAH(tetramethyl ammonium hydroxide) 등을 포함하는 방향성 식각 용액을 사용할 수 있다.
상술한 바와는 달리, 상기 리세스 영역들(RS1, RS2)은 특정 방향으로 직진성을 갖는 식각 가스를 이용한 이방성 건식 식각 공정으로 형성될 수 있다. 일 예로, 상기 이방성 건식 식각 공정은 상기 기판(100)의 상면과 수직한 방향과 예각을 이루는 방향으로 직진성을 갖는 식각 가스로 식각하는 공정을 포함할 수 있다. 이 경우, 상기 상부 캐핑 패턴들(135, 136), 상기 스페이서들(202, 203, 212, 213, 222, 및 223) 및 상기 소자 분리막(110)이 식각 마스크로 사용될 수 있다.
상기 제 2 영역(20)에 형성된 제 1 리세스 영역(RS1) 및 제 2 리세스 영역(RS2)은 상기 소자 분리막(110)의 측벽을 노출할 수 있다. 상기 리세스 영역들(RS1, RS2)의 형성 시에, 상기 소자 분리막(110)의 측벽 상에 존재하던 상기 기판(100)의 일부(SP)가 상기 기판(100)과 분리되어 제거될 수 있다. 상기 식각 공정 시에, 노출된 리세스 영역들(RS1, RS2)의 표면이 산소와 반응하여 제 2 자연 산화막(62)이 형성될 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하여, 상기 제 2 자연 산화막(62)이 제거될 수 있다. 일 예로, 상기 제 2 자연 산화막(62)의 식각 공정은 NF3 및/또는 NH3를 포함하는 식각 물질로 수행될 수 있다. 상기 제 2 스페이서들(212, 213)의 상부는 상기 제 2 자연 산화막(62)의 제거와 함께 식각될 수 있다. 상기 제 3 영역(30)은 상기 마스킹 절연막(224)에 의하여 상기 식각 공정으로부터 보호될 수 있다.
상기 제 2 스페이서들(212, 213)의 하부가 상기 제거 공정에서 함께 제거되고, 그 결과 상기 제 1 스페이서들(202, 203)과 상기 제 3 스페이서들(222, 223) 사이에 갭 영역들(GA)이 형성될 수 있다. 상기 갭 영역들(GA)은 상기 제 1 스페이서들(202, 203)의 측벽, 상기 제 3 스페이서들(222,223)의 측벽, 및 상기 제 2 스페이서들(212, 213)의 하면에 의하여 정의된 영역일 수 있다. 상기 갭 영역들(GA)은 상기 제 1 리세스 영역들(RS1)과 인접한 제 2 스페이서들(212, 213)의 하부에 형성될 수 있고, 상기 제 2 리세스 영역들(RS2)과 인접한 제 2 스페이서들(212, 213)의 하부에는 형성되지 않을 수 있다.
상기 갭 영역들(GA)은, 상기 제 1 영역(10)과 같이 상기 제 1 리세스 영역(RS1)이 상기 제 1 게이트 전극 패턴(G1)과 상대적으로 가깝게 형성되는 경우 발생될 수 있다. 상기 리세스 영역들(RS1, RS2)은 이하 설명될 압축 응력 패턴들이 제공되는 영역들로, 상기 압축 응력 패턴들은 상기 제 1 게이트 전극 패턴(G1) 아래로 더 돌출될수록 채널 내의 캐리어 이동도를 더욱 증가시킬 수 있다. 그 결과, 상기 리세스 영역들(RS1, RS2)은 상기 제 2 스페이서(212)를 노출하게 되고, 노출된 상기 제 2 스페이서(212)의 하부는 상기 제 2 자연 산화막(62)의 제거 시에 소실될 수 있다.
상기 갭 영역들(GA)은, 상기 제 2 영역(20)과 같이 상기 소자 분리막(110)의 상기 제 2 게이트 전극 패턴(G2)이 상기 제 1 리세스 영역(RS1)과 상대적으로 가깝게 형성되는 경우 발생될 수 있다. 상기 소자 분리막(110)이 실리콘 산화막을 포함하는 경우, 상기 제 2 자연 산화막(62)의 제거시에 상기 소자 분리막(110)의 일부(DP)가 함께 제거될 수 있고, 그 결과 상기 제 2 스페이서(213)의 하부가 노출되어 소실될 수 있다.
도 6a 및 도 6b를 참조하여, 상기 리세스 영역들(RS1, RS2) 내에 압축 응력 패턴들(151)이 형성될 수 있다. 상기 압축 응력 패턴들(151)은 상기 리세스 영역들(RS1, RS2)에 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 제 3 영역(30)에는 상기 마스킹 절연막(224)에 의하여 덮혀 있어 상기 압축 응력 패턴들(151)이 형성되지 않을 수 있다. 일 예로, 상기 기판(100)이 실리콘으로 형성되는 경우, 상기 압축 응력 패턴들(151)은 실리콘-게르마늄으로 형성될 수 있다. 상기 압축 응력 패턴들(151)은 결정 상태일 수 있다. 일 예로, 상기 압축 응력 패턴들(151)은 실질적으로 단결정일 수 있다.
상기 압축 응력 패턴들(151)은 인시츄 방식(in-situ method)으로 p형 불순물로 도핑될 수 있다. 이와는 달리, 상기 압축 응력 패턴들(151)은 이후의 공정에서 이온 주입 방식으로 p형 불순물로 도핑될 수 있다. 상기 압축 응력 패턴들(151)을 형성한 후에, 상기 압축 응력 패턴들(151)은 반도체 소자의 채널 영역에서 캐리어의 이동도를 증가시킬 수 있다.
도 7a 및 도 7b를 참조하여, 상기 압축 응력 패턴들(151)이 형성된 결과물 상에 보호 절연막(231)이 형성될 수 있다. 상기 보호 절연막(231)은 상기 갭 영역들(GA)을 채울 수 있다. 일 예로, 상기 보호 절연막(231)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 다른 실시예에서, 상기 보호 절연막(231)은 실리콘 산화막 및 실리콘 질화막을 포함하는 복수의 층으로 구성될 수 있다.
도 8a 및 도 8b를 참조하여, 상기 보호 절연막(231)에 이방성 건식 식각 공정을 수행하여 보호 스페이서들(232, 233, 및 234)이 형성될 수 있다. 상기 보호 절연막(231)의 일부(238, 239, 이하 잔류부들)는 상기 제 2 스페이서들(212, 213) 상에 잔류할 수 있다. 상기 제 1 영역(10) 상의 상기 보호 스페이서들(232)은 상기 압축 응력 패턴들(151)의 상면과 접촉하고 상기 갭 영역들(GA)로 연장되는 형상일 수 있다. 상기 제 2 영역(20) 상의 상기 보호 스페이서들(233)의 하부는 상기 압축 응력 패턴들(151) 및 상기 소자 분리막(110)과 이격되고 상기 갭 영역들(GA)로 연장되는 형상일 수 있다. 상기 제 3 영역(30) 상의 상기 보호 스페이서들(234)은 상기 마스킹 절연막(224) 상에 형성될 수 있다. 상기 보호 스페이서들(232, 233, 및 234)의 형상은 이에 한정되지 않으며 식각 공정의 레시피 및/또는 인접 층들의 형상에 따라 다양하게 변형될 수 있다.
상기 보호 스페이서들(232, 233, 및 234)의 형성 후, 열처리 공정 및/또는 플라즈마 처리 공정이 수행될 수 있다. 일 예로, 상기 열처리 공정은 약500℃ 이상에서 수행될 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하여, 상기 상부 캐핑 패턴들(135, 136, 및 137)이 선택적으로 제거될 수 있다. 일 예로, 상기 상부 캐핑 패턴들(135, 136, 및 137)의 제거는 인산(H3PO4)을 이용하여 수행될 수 있다. 상기 상부 캐핑 패턴들(135, 136, 및 137)과 식각 선택성이 있는 상기 제 2 스페이서들(212, 213, 및 214), 상기 하부 캐핑 패턴들(131, 132, 및 133), 및 상기 보호 스페이서들(232, 233)은 식각되지 않을 수 있다. 이와는 달리, 상기 제 1 스페이서들(202, 203, 및 204) 및 상기 제 3 스페이서들(222, 223)의 상부는 식각될 수 있다. 상기 제 3 영역(30) 상의 마스킹 절연막(224)은 상기 상부 캐핑 패턴들(135, 136, 및 137)과 함께 제거될 수 있고, 그 결과 상기 마스킹 절연막(224) 상의 상기 보호 스페이서들(234)도 제거될 수 있다.
상기 보호 스페이서들(232, 233)은 상기 식각 공정에서 상기 제 1 스페이서들(202, 203)이 제거되는 것을 방지할 수 있다. 즉, 상기 보호 스페이서들(232, 233)은 상기 갭 영역들(GA)에 의하여 노출된 상기 제 1 스페이서들(202, 203)이 식각 물질에 의하여 일부 또는 전부 제거되는 것을 방지할 수 있다. 본 발명의 비교례에 따라 상기 보호 스페이서들(232, 233)이 제공되지 않는 경우, 상기 제 1 스페이서들(202, 203)이 손상되어 상기 하부 게이트 전극들(121, 122)의 측벽이 노출될 수 있고, 노출된 상기 하부 게이트 전극들(121, 122)은 이후의 식각 공정에 의하여 일부 또는 전부가 제거되거나 손상될 수 있다. 그 결과, 반도체 소자의 신뢰성이 저하될 수 있고 트랜지스터들 사이의 문턱 전압의 불균일이 초래될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 스페이서들(202, 203)은 상기 보호 스페이서들(232, 233)에 의하여 보호될 수 있다. 그 결과 반도체 소자의 신뢰성이 향상되고 트랜지스터들 사이의 문턱 전압의 불균일이 방지될 수 있다.
도 10a 및 도 10b를 참조하여, 상기 하부 캐핑 패턴들(131, 132, 및 133)이 제거될 수 있다. 상기 하부 캐핑 패턴들(131, 132, 및 133)의 식각 시에, 상기 제 1 영역(10) 및 상기 제 2 영역(20) 상의 상기 보호 스페이서들(232, 233)의 일부가 식각되어 보호 패턴들(235, 236)이 형성될 수 있다. 상기 제거 공정 시에, 상기 제 1 영역(10) 및 상기 제 2 영역(20) 상의 상기 제 2 스페이서들(212, 213)의 상부 및 상기 잔류부들(238, 239)이 함께 제거될 수 있다. 상기 제 3 영역(30) 상의 상기 제 2 스페이서들(214)은 상기 제 1 영역(10) 및 상기 제 2 영역(20) 상의 상기 제 2 스페이서들(212, 213)과는 달리 상기 제 3 스페이서들(222, 223)에 의하여 덮혀있지 않으므로 완전히 제거될 수 있다. 일 예로, 상기 제거 공정은 DHF(diluted HF)을 포함하는 식각 물질로 수행될 수 있다.
도 11a 및 도 11b를 참조하여, 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2, 및 G3)의 측벽 상에 외부 스페이서들(251, 252, 및 253)이 형성될 수 있다. 상기 외부 스페이서들(251, 252, 및 253)과 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3) 사이의 상기 스페이서들 및 상기 보호 패턴들(235, 236)은 내부 스페이서들(292, 293, 및 294)로 호칭될 수 있다. 일 예로, 상기 외부 스페이서들(251, 252, 및 253)은 실리콘 신화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 기판(100)을 덮는 층간 절연막(161)이 형성될 수 있다. 상기 층간 절연막(161)은 실리콘 신화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 외부 스페이서들(251, 252, 및 253) 및 상기 층간 절연막(161)은 CVD 공정에 의하여 형성될 수 있다.
상기 제 3 영역(30) 상에 소스/드레인 영역(191)이 형성될 수 있다. 상기 소스/드레인 영역(191)은 상기 외부 스페이서들(253)을 이온 주입마스크로하는 이온 주입 공정에 의하여 형성될 수 있다. 상기 소스/드레인 영역(191)은 상기 기판(100)의 도전형과 다른 도전형의 불순물 영역일 수 있다. 일 예로, 상기 소스/드레인 영역(191)은 n형 불순물을 주입하여 형성될 수 있다. 상기 제 1 영역(10) 및 상기 제 2 영역(20)은 마스크층(미도시)에 의하여 덮힐 수 있고 그 결과 상기 불순물 주입 공정이 수행되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제 1 내지 제 3 게이트 전극 패턴들(G1, G2, 및 G3)의 측벽 상에는 내부 스페이서들(292, 293, 및 294) 및 외부 스페이서들(251, 252, 및 253)이 차례로 제공된다. 상기 제 2 영역(20) 상의 상기 제 2 게이트 전극 패턴(G2)은 상기 소자 분리막(110) 상에 제공될 수 있다.
상기 제 1 영역(10) 및 상기 제 2 영역(20)에 있어서, 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)에 인접하여 상기 기판(100) 내에 상기 압축 응력 패턴들(151)이 제공된다. 상기 압축 응력 패턴들(151)의 상면은 상기 제 1 및 제 2 게이트 유전 패턴들(111, 112)의 하면보다 낮을 수 있다. 상기 내부 스페이서들(292, 293)의 상면, 보다 상세하게 상기 제 1 스페이서들(202, 203)의 상면은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)의 높이의 절반보다 높고 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)의 상면보다 낮을 수 있다. 상기 제 1 및 제 2 영역들(10, 20) 상에서, 상기 외부 스페이서들(251, 252)은 상기 내부 스페이서들(292, 293)과 상기 압축 응력 패턴들(151) 사이로 연장될 수 있다.
상기 내부 스페이서들(292, 293)은 상기 제 1 및 제 2 게이트 전극 패턴들(G1, G2)의 측벽 상에 차례로 형성된 상기 제 1 스페이서들(202, 203), 상기 제 2 스페이서들(212, 213), 및 상기 제 3 스페이서들(222, 223)을 포함할 수 있다. 상기 내부 스페이서들(292, 293)은 상기 제 1 스페이서들(202, 203)의 측벽, 상기 제 3 스페이서들(222, 223)의 측벽, 및 상기 제 2 스페이서들(212, 213)의 하면에 의하여 정의되는 갭 영역들(GA)을 채우는 보호 패턴들(235, 236)을 포함할 수 있다. 상기 제 2 스페이서들(212, 213) 및 상기 보호 패턴들(235, 236)은 상기 제 1 스페이서들(202, 203) 및 상기 제 3 스페이서들(222, 223)과 식각 선택성 있는 물질을 포함할 수 있다. 상기 내부 스페이서들(292, 293)은 상기 압축 응력 패턴들(151)과 수직적으로 오버랩될 수 있다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
도 12a 및 도 12b의 실시예는 내부 스페이서들(292, 293, 및 294)이 상기 제 1 스페이서들(202, 203, 및 204)을 포함하고, 상기 제 2 스페이서들(212, 213), 상기 제 3 스페이서들(222, 223) 및 상기 보호 패턴들(235, 236)을 포함하지 않을 수 있다. 본 실시예에서, 상기 제 3 스페이서들(222, 223)은 도 9a 내지 도 9c를 참조하여 설명된 상기 상부 캐핑 패턴들(135, 136, 및 137)의 제거 시에 함께 제거될 수 있고, 상기 제 2 스페이서들(212, 213) 및 상기 보호 패턴들(235, 236)은 도 10a 및 도 10b를 참조하여 설명된 상기 하부 캐핑 패턴들(131, 132, 및 133)의 제거 시에 함께 제거될 수 있다.
그 외의 구성들 및 제조 방법은 도 1a 내지 도 11b를 참조하여 설명된 것과 동일 또는 상응할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제 1 내지 제 2 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상의 게이트 유전막;
    적어도 하나의 측벽을 포함하는 상기 게이트 유전막 상의 게이트 전극;
    상기 게이트 전극의 상기 측벽 상의 제 1 스페이서, 상기 제 1 스페이서 상의 제 2 스페이서, 및 상기 제 2 스페이서 상의 제 3 스페이서; 및
    상기 기판과 상기 제 3 스페이서 사이에 배치된 보호 절연막을 포함하고,
    상기 보호 절연막의 일부는 상기 제 1 스페이서와 상기 제 3 스페이서 사이에 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호 절연막은 상기 제 3 스페이서 및 상기 게이트 전극 상에 배치되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극과 인접하며 상기 기판 내에 배치된 압축 응력 패턴을 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 보호 절연막은 상기 압축 응력 패턴 상에 배치되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 2 스페이서의 상면은 상기 기판으로부터 상기 게이트 전극의 높이의 절반보다 큰 높이에 배치되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 보호 절연막은 실리콘 산화물 및 실리콘 질화물 중 적어도 어느 하나를 포함하는 반도체 소자.
  7. 기판;
    상기 기판 상의 게이트 유전막;
    적어도 하나의 측벽을 포함하는 상기 게이트 유전막 상의 게이트 전극;
    상기 게이트 전극의 상기 측벽 상의 제 1 스페이서, 상기 제 1 스페이서 상의 제 2 스페이서, 및 상기 제 2 스페이서 상의 제 3 스페이서;
    상기 제 2 스페이서 아래에 형성된 갭 영역; 및
    상기 갭 영역을 채우는 보호 절연막을 포함하는 반도체 소자.
  8. 기판;
    상기 기판 상의 게이트 유전막;
    적어도 하나의 측벽을 포함하는 상기 게이트 유전막 상의 게이트 전극;
    상기 게이트 전극의 상기 측벽 상의 제 1 스페이서, 상기 제 1 스페이서 상의 제 2 스페이서, 및 상기 제 2 스페이서 상의 제 3 스페이서;
    상기 제 1 스페이서와 상기 제 3 스페이서 사이의 갭 영역; 및
    상기 게이트 전극과 인접하며 상기 기판 내에 배치된 압축 응력 패턴을 포함하는 반도체 소자.
  9. 기판 상에 적어도 하나의 측벽을 포함하는 게이트 전극을 형성하는 것;
    상기 게이트 전극의 상기 측벽 상에 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서를 형성하는 것;
    상기 기판과 상기 제 3 스페이서 사이의 일부분을 리세스하여 갭 영역을 형성하는 것;
    보호 절연막으로 상기 갭 영역을 채우는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판 상에 적어도 하나의 측벽을 포함하는 게이트 전극을 형성하는 것;
    상기 게이트 전극의 상기 측벽 상에 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서를 형성하는 것;
    상기 제 2 스페이서의 일 부분을 리세스하여 갭 영역을 형성하는 것;
    상기 기판을 식각하여 상기 게이트 전극과 인접한 리세스 영역을 형성하는 것; 및
    상기 리세스 영역 내에 압축 응력 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.

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