CN103107198A - 用于具有高k和金属栅极结构的mosfet的结构和方法 - Google Patents

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Abstract

本发明提供了一种半导体结构。该半导体结构包括：半导体衬底；和设置在半导体衬底上的栅极堆叠件。栅极堆叠件包括高k介电材料层；设置在高k介电材料层上的覆盖层；以及设置在覆盖层上的金属层。覆盖层和高k介电材料层具有基础结构。本发明还公开了用于具有高K和金属栅极结构的MOSFET的结构和方法。

Description

用于具有高K和金属栅极结构的MOSFET的结构和方法
本申请要求2011年11月11日提交的美国临时专利申请No.61/558,723，(代理案卷号24061.2022)，其内容通过全部引用并入本申请中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及用于具有高K和金属栅极结构的MOSFET的结构和方法。
背景技术
在集成电路工艺的先进技术节点方面，采用高k介电材料和金属形成场效应晶体管(FET)(诸如金属氧化物半导体场效应晶体管(MOSFET))的栅极堆叠件。在现有的图案化金属栅极堆叠件的方法中，由于膜的均匀性，金属栅极堆叠件中的金属层的功函数移向栅极边缘的中间禁带(mid-gap)。因此，阈值电压被不期望地改变，从而导致在恒定次阈值泄露电流的较差短沟道控制。另外，由于源极漏极延长阻抗的增加使得驱动电流被劣化。而且，现有方法中金属膜的较差均匀性导致栅极内的功函数变化恶化。因此，需要金属栅极堆叠件的结构和制造该结构的方法以解决上述认识到的问题。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体结构，包括：
半导体衬底；和
设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：
高k介电材料层；
设置在所述高k介电材料层上的覆盖层；
设置在所述覆盖层上的金属层，其中，所述覆盖层和所述高k介电材料层具有基础结构。
在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述高k介电材料层的部分。
在可选实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述覆盖层的部分。
在可选实施例中，所述基础结构沿所述栅极堆叠件的栅极长度方向具有约0.5nm至约0.25nm范围内的水平尺寸。
在可选实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；位于所述功函数金属膜上的另一金属膜。
在可选实施例中，所述覆盖层包括氮化钛。
在可选实施例中，所述半导体结构还包括设置在所述半导体衬底和所述高k介电材料层之间的界面层。
在可选实施例中，所述金属层包括凹入的侧壁轮廓。
在可选实施例中，所述金属层的侧壁相对于所述半导体衬底的顶面具有角度，并且所述角度在约85度至约90度的范围内。
根据本发明的另一个方面，还提供了一种半导体结构，包括：
半导体衬底，
设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：
栅极介电层，包括高k介电材料层；
设置在所述高k介电材料层上的覆盖层；和
设置在所述覆盖层上的金属层，其中所述金属层具有凹入的侧壁轮廓。
在可选实施例中，所述半导体衬底具有所述栅极堆叠件设置在其上的顶面；以及所述金属层具有向所述半导体衬底的所述顶面倾斜的侧壁，并且所述侧壁与所述顶面之间的角度小于约90度。
在可选实施例中，所述角度大于约85度。
在可选实施例中，所述栅极介电层和所述覆盖层包括基础部件。
在可选实施例中，所述基础部件具有沿栅极长度方向的尺寸，所述尺寸在约0.5nm至约2.5nm的范围内。
在可选实施例中，所述栅极介电层还包括界面材料层；以及所述覆盖层包括氮化钛。
在可选实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；以及设置在所述功函数金属膜上的另一金属膜。
根据本发明的又一个方面，还提供了一种形成栅极堆叠件的方法，包括：
在半导体衬底上形成多种栅极材料层，其中所述多种栅极材料层包括栅极介电层、位于所述栅极介电层上的覆盖层以及位于所述覆盖层上的多晶硅层；
使用第一蚀刻剂实施第一干蚀刻以图案化所述多晶硅层；
使用不同于所述第一蚀刻剂的第二蚀刻剂实施第二干蚀刻以控制图案化后的所述多晶硅层的侧壁，使得图案化后的所述多晶硅层的侧壁是凹入的。
在可选实施例中，所述第一蚀刻剂包括Cl2和CF4，所述第二蚀刻剂包括HBr。
在可选实施例中，所述第一干蚀刻还包括调节成有效蚀刻氧化硅的第一蚀刻步骤和调节成避免损害所述覆盖层的第二蚀刻步骤。
在可选实施例中，所述第三干蚀刻利用包括Cl2和HBr的第三蚀刻剂；以及所述第四干蚀刻利用包括Cl2和BCl3的第四蚀刻剂。
在可选实施例中，所述第四蚀刻包括：使用所述第四蚀刻剂的第一蚀刻步骤；之后的清洁工艺；以及之后使用所述第四蚀刻剂以控制第二基础部件的第二蚀刻步骤。
在可选实施例中，所述方法还包括：用包括功函数金属的金属层替换所述多晶硅层。
附图说明
结合附图阅读下面的详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明各方面构建的一个实施例中制造具有金属栅极堆叠件的半导体器件的方法流程图
图2-4、5A和6-7是根据本发明各方面构建的在各制造阶段的具有金属栅极堆叠件的半导体器件的一个实施例的截面图。
图5B是根据本发明各方面构建的在图5的半导体器件中的多晶硅层的一个实施例的截面图。
图8是根据本发明各方面构建的一个实施例中制造具有金属栅极堆叠件的半导体器件的方法流程图。
图9-12是一种或多种实施例中的根据本发明各方面构建的在各制造阶段的具有金属栅极堆叠件的半导体器件的截面图。
具体实施方式
可以理解的是，以下公开的内容提供了多种不同实施例或实例，用于实现本发明的不同部件。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复用于简化和清楚的目的，其本身并不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
图1是根据本发明各方面构建的制造具有栅极堆叠件的半导体器件的方法100的一个实施例的流程图。图2至图7是在各个制造阶段的具有栅极堆叠件的半导体结构200的一个实施例的截面图。参考图1至图7共同描述半导体结构200和制造该半导体结构的方法。
方法100开始于步骤102，提供半导体衬底210。半导体衬底210包括硅。可选地，衬底210包括锗或者硅锗。在其他实施例中，衬底210可使用另外的半导体材料，如金刚石(diamond)、碳化硅、砷化镓、GaAsP、AlInAs、AlGaAs、GaInP或者它们的适当组合。
半导体衬底也包括各种掺杂区，如通过适当技术(诸如离子注入)形成的n阱和p阱。半导体衬底210也包括形成在衬底中以分隔各种器件的各种隔离部件，如浅沟槽隔离(STI)。STI的形成可包括在衬底中蚀刻沟槽，以及用诸如氧化硅、氮化硅或者氧氮化硅的绝缘材料填充沟槽。所填充的沟槽可具有多层结构，如热氧化物衬层以及填充沟槽的氮化硅。在一个实施例中，可采用以下工艺顺序创建STI结构：生长垫氧化物(pad oxide)，形成低压化学气相沉积(LPCVD)氮化物层，使用光刻胶和掩模图案化STI开口，在衬底中蚀刻沟槽，可选地生长热氧化物衬层以改善沟槽界面，用CVD氧化物填充沟槽，以及使用化学机械平坦化(CMP)去抛光和平坦化。
参考图2，方法100继续进行步骤104，在半导体衬底210上形成多种金属栅极堆叠材料层。在一个实施例中，高k介电材料层214形成在半导体衬底210上。覆盖层216形成在高k介电材料层214上。多晶硅层220形成在覆盖层216上。界面层(IL)212可以介于半导体衬底210和高k介电材料层214之间。
在形成高k介电材料层214之前，界面层212形成在硅衬底210上。界面层212可包括通过诸如原子层沉积(ALD)、热氧化或者UV-臭氧氧化的适当技术形成的氧化硅。界面层212可具有小于10埃的厚度。
高k介电层214包括具有介电常量高于热硅氧化物的介电常量，大约3.9，的介电材料。高k介电材料层214通过诸如ALD的合适工艺形成。其他形成高k介电材料层的方法包括金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、UV-臭氧氧化或者分子束外延(MBE)。在一个实施例中，高k介电材料包括HfO2。可选地，高k介电材料层包括金属氮化物、金属硅酸盐或者其他的金属氧化物。
覆盖层216形成在高k介电材料层214上。在一个实施例中，覆盖层216包括氮化钛(TiN)。在另一实施例中，氮化钛层的厚度在约5埃至约20埃的范围内。覆盖层216可以可选地或者另外包括其他合适的材料。通过诸如PVD的适当技术形成覆盖层216。
多晶硅层220形成在覆盖层216上。通过诸如CVD的适当技术形成多晶硅层220。在一个实例中，多晶硅层220是非掺杂的。在另一个实例中，多晶硅层220具有在约500埃至约1000埃之间的厚度。
图案化的掩模222形成在多金属栅极堆叠层上，并且被用作掩模以形成金属栅极。图案化的掩模222形成在如图2所示的多晶硅层220上。图案化的掩模222限定各种栅极区和各种暴露将被去除的栅极堆叠材料层的开口。图案化的掩模222包括硬掩模，如氮化硅和/或氧化硅，或者可选地包括光刻胶。
在一个实施例中，图案化的掩模层222包括图案化的具有氮化硅和氧化硅的硬掩模层。作为一个实例，氮化硅层通过低压气相沉积(LPCVD)工艺沉积在多晶硅层上。包括二氯甲硅烷(DCS或者SiH2Cl2)、双第三丁氨基硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS or Si2H6)的前体被用于CVD工艺中以形成氮化硅层。氧化硅层使用前体通过诸如CVD的适当技术形成在氮化硅层上，其中前体包括六氯乙硅烷(HCD or Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、双第三丁氨基硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS orSi2H6)。使用光刻工艺形成图案化的光刻胶层和使用蚀刻工艺在图案化的光刻胶层的开口内蚀刻氧化硅和氮化硅层来进一步图案化氮化硅和氧化硅层。可选地，其他介电材料可用作图案化的硬掩模。例如，氧氮化硅可用作硬掩模。
在另一实施例中，图案化的硬掩模层222包括通过光刻工艺形成的图案化的光刻胶层。一种示例性光刻工艺可包括以下处理步骤：光刻胶涂覆、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶和硬烘烤。光刻曝光工艺也可用其他的诸如无掩模光刻、电子束写入、离子束写入和分子印迹的适当方法来实施或替换。
该方法包括图案化多晶硅层220。在一个实施例中，干蚀刻工艺使用含氟等离子体去蚀刻多晶硅。例如，蚀刻气体包括CF4和Cl2。在一个具体的实例中，Cl2和CF4的气体比在约0.1到约0.8的范围内。在另一个实例中，气压在约1mTorr到约30mTorr的范围内。在另一个实例中，偏置功率在约5W到约300W的范围内。在又一个实例中，蚀刻温度(在相应的蚀刻工艺期间衬底温度)在约10摄氏度到约70摄氏度的范围内。
在本实施例中，多晶硅蚀刻包括考虑到材料和工艺整合而分别微调的两个步骤。具体地，第一步骤调节到更有效地蚀刻氧化硅，以及第二步骤调节到不损害覆盖层而进行蚀刻。
参考图3，所述方法继续进行步骤106，通过使用图案化的掩模222作为蚀刻掩模来实施第一蚀刻工艺从而图案化多晶硅层222的顶部部分。通过第一蚀刻工艺，在图案化掩模222中的开口内的多晶硅层的顶部部分被去除。在一个实例中，第一蚀刻工艺被调节到有效去除氧化硅。在另一个实例中，多晶硅层220的顶部部分包括在约50埃到约600埃的范围内的厚度。
参考图4，方法继续进行步骤108，通过使用图案化的掩模222作为蚀刻掩模来实施第二蚀刻工艺从而图案化多晶硅层220的底部部分。通过第二蚀刻工艺，在图案化掩模222中的开口内的多晶硅层的底部部分被去除。在一个实例中，第二蚀刻工艺被调节到避免损害覆盖层216。在一个具体实例中，第二蚀刻工艺的偏置功率被调节到小于第一蚀刻工艺的偏置功率。
参考图5A和图5B，所述方法继续进行步骤110，通过实施第三蚀刻工艺来形成多晶硅层220的成角度的侧壁轮廓。第三蚀刻工艺被设计成具有更多的横向蚀刻以控制多晶硅层的侧壁，使得多晶硅层220的侧壁接近多晶硅层的底部时向内成角度，或者是凹入的。如图5A所示，多晶硅层220的侧壁226不与衬底垂直，而是相对于衬底表面或者覆盖层的216的顶面230具有角度228。角度228小于90度。在一个实例中，侧壁226的角度228在约85度到约90度的范围内。
图5B进一步示出了图案化的多晶硅层220的截面图。在沿从源极到漏极的沟道中的电流方向的方向上，图案化的多晶硅层220在顶部和底部具有不同的尺寸。具体地，图案化的多晶硅层220在顶面具有第一尺寸D1以及在底面具有第二尺寸D2。D1大于D2。
第三蚀刻工艺是使用包含HBr的前体以控制多晶硅层220的侧壁轮廓的干蚀刻工艺。在一种实施例中，第三蚀刻工艺的偏置功率小于第一蚀刻工艺的偏置功率和第二蚀刻工艺的偏置功率。在另一种实施例中，第三蚀刻工艺的气压大于第一蚀刻工艺的气压和第二蚀刻工艺的气压。在一个实例中，蚀刻气体包括HBr，并且气体流在约10sccm到约200sccm的范围内。在另一个实例中，蚀刻气体还包括用于保护以避免对覆盖层的损害和/或避免其他损害的CF4和氩气，例如约40％的CF4和约60％的氩气。在另一个实例中，气压在约2mTorr到约50mTorr的范围内。在又一个实例中，偏置功率在约5W到约300W的范围内。在又一个实例中，蚀刻温度在约10摄氏度到约70摄氏度的范围内。在又一个实例中，第三蚀刻工艺的蚀刻持续时间在约15秒到约100秒的范围内。
参考图6，方法继续进行步骤112，通过实施第四蚀刻工艺图案化覆盖层216。在本实施例中，第四蚀刻工艺是设计成蚀刻覆盖层216的干蚀刻。在一种实施例中，干蚀刻工艺使用含氯和HBr的等离子体去蚀刻覆盖层。例如，蚀刻气体包括Cl2和HBr。在一个具体的实例中，Cl2和HBr的气体比在约0.1和约0.8之间的范围内。在另一个实例中，第四蚀刻工艺进一步包括具有适当气体流的载气N2，例如在一个实例中N2气体流在约10sccm和约300sccm之间。在另一实例中，气压在约1mTorr到约30mTorr的范围内。在又一个实例中，偏置功率在约10W和约300W的范围内。在又一个实例中，蚀刻温度在约10摄氏度到约70摄氏度的范围内。在又一个实例中，第四蚀刻工艺的蚀刻持续时间在约1秒到约100秒的范围内。
在第四蚀刻工艺完成后，覆盖层216被图案化成使得覆盖层的边缘相对于多晶硅层的底部边缘偏移，称作基础(footing)。在一个具体的实例中，图案化的覆盖层的边缘与多晶硅的顶部边缘或者硬掩模222的边缘大体对准。如图6所示，覆盖层216的基础具有沿栅极长度方向的尺寸H1。
方法100包括图案化栅极介电层。在本实施例中，栅极介电层包括界面层212和高k介电材料层214。参考图7，方法继续进行步骤114，通过实施第五蚀刻工艺图案化栅极介电层。在本实施例中，第五蚀刻工艺是被设计成蚀刻包括高k介电材料和界面层的栅极介电层的干蚀刻。在一个实例中，干蚀刻工艺使用含氯等离子体去蚀刻栅极介电层。在本实施例中，第五蚀刻工艺的干蚀刻使用包括Cl2和BCl3的蚀刻前体。在一个具体实例中，气压在约0.2mTorr到约30mTorr的范围内。在另一实例中，蚀刻温度在约10摄氏度到约70摄氏度的范围内。在步骤114之后，栅极介电层被图案化成具有基础。例如，图案化的栅极介电层的边缘沿栅极长度方向相对于图案化的多晶硅层220的底部边缘偏移尺寸H2，如图7所示。在一个实例中，在第五蚀刻工艺之后，基础尺寸H2在约3nm到约5nm的范围内。
在本实施例中，进一步控制栅极介电层的基础使得栅电极与源极/漏极之间的重叠被调节以改善器件性能。例如，可实施清洁工艺，并且之后为基础控制实施另一蚀刻工艺。下面进一步详细描述。
方法100继续进行步骤116，实施清洁工艺以去除各种蚀刻工艺期间形成在半导体结构200上的副产品，如聚合物残留物。清洁工艺可包括湿处理和干处理。在一个实例中，在多晶硅/覆盖层蚀刻工艺后，聚合物残留物形成在包括衬底、图案化的多晶硅的侧壁和覆盖层的各种表面上。在一个具体实例中，多晶硅蚀刻产生包括含氯(Cl)聚合物、含碳(C)聚合物、含氟(F)聚合物、含HBr聚合物和/或含硅聚合物的多种聚合物残留物。在另一个实例中，金属蚀刻产生包括含钛(Ti)聚合物、含氯(Cl)聚合物和/或含HBr聚合物的多种聚合物残留物。
副产品用作蚀刻掩模以阻止对栅极介电材料的进一步蚀刻。通过对半导体结构200实施清洁工艺，副产品组成的不期望的硬掩模被去除。清洁工艺可使用任何适当的清洁溶液，例如氢氟酸(HF)、盐酸-过氧化氢-水混合物(HPM)、氨水-过氧化氢-水混合物(APM)或它们的组合。
在一种实施例中，实施稀释的HF浸渍工艺以有效去除聚合物残留物。在一个实施例中，稀释的HF溶液具有500：1的浓度，表示500份水和1份HF。在另一种实施例中，之后进一步使用包括氯化氢(HCl)、过氧化氢(H2O2)和水的HPM溶液。该溶液是标准的清洁化学制品，并被称为SC2。SC2浸渍工艺能够有效地清洁半导体结构200并且能够从HF浸渍中去除相关的副产品。在另一种实施例中，稀释的HF和稀释的HCl可以结合成一种混合溶液。混合溶液被施加到半导体结构200以去除聚合物残留物和其他的副产品。
在又一种实施例中，清洁工艺包括APM(或者SCl溶液)，其包含氢氧化铵(NH4OH)和过氧化氢(H2O2)。在另一个实例中，在该清洁工艺中可使用包含硫酸(H2SO4)和过氧化氢(H2O2)的溶液。
然后，方法继续进行步骤118，通过实施第六蚀刻工艺进一步蚀刻栅极介电层。在本实施例中，第六蚀刻工艺与第五蚀刻工艺相似，但是是对基础控制的微调。在一个实施例中，第六蚀刻工艺包括使用含氯等离子体的干蚀刻工艺。在本发明进一步的实施例中，第六蚀刻工艺的干蚀刻使用包括Cl2和BCl3的蚀刻前体。在一个具体的实例中，第六蚀刻工艺包括气压在约0.2mTorr到约30mTorr的范围内，蚀刻温度在约10摄氏度到约70摄氏度的范围内。第六蚀刻工艺的蚀刻持续时间被调节以实现适当的蚀刻效果和基础控制。在本实例中，蚀刻持续时间在约1秒到约200秒的范围内。根据一个实施例，在第六蚀刻工艺之后，基础尺寸H2被减少到在约0.5nm到0.25nm的范围内。
因此，形成的半导体结构200包括基础结构。具体地，基础结构包括为第一基础部件的覆盖层216和为第二基础部件的栅极介电层(包括高k介电材料层214和界面层212)。第一基础部件具有沿着栅极长度方向的第一尺寸H1，第二基础部件具有沿着栅极长度方向的第二尺寸H2。
其他的步骤可在方法100之前、期间和之后实施。例如，在方法100之后去除图案化的掩模222。在本实例中，实施以去除图案化的掩模222的蚀刻工艺包括在两个单独步骤中的HF和磷酸。在另一种实施例中，进一步提供通过栅极替换工艺形成金属栅极堆叠件的方法。
图8是根据本发明的各个方面构建的在半导体结构300上形成金属栅极堆叠件的方法250的一种实施例的流程图。在一种实施例中，半导体结构300与半导体结构200相同。在另一种实施例中，形成金属栅极堆叠件的方法250是方法200的继续。图9到图12是在各制造阶段的具有金属栅极堆叠件的半导体结构300的一种实施例的截面图。参考图8至12共同描述半导体结构300和制造该半导体结构的方法250。
参考图9，方法250包括步骤252，在衬底中形成源极和漏极。在本实施例中，半导体结构300与半导体结构200相同，但是两个隔离部件302(如STI部件)清楚地示出为形成在衬底210中并且限定了它们之间的有源区。在步骤252，栅极间隔件304形成在栅极堆叠件的侧壁上。源极和漏极306形成在衬底210上，并且栅极堆叠件介于源极和漏极306之间。
栅极间隔件304包括一种或多种介电材料，如氧化硅、氮化硅、氧氮化硅和它们的组合。在一个实施例中，栅极间隔件304包括分别通过包括沉积和蚀刻的工序形成的设置在栅极堆叠件的侧壁上的密封间隔件和设置在密封间隔件上的主间隔件。
源极和漏极306包括通过诸如离子注入的适当技术引入到半导体衬底210中掺杂的掺杂物。在一个实施例中，栅极堆叠件被配置在用于n型场效应晶体管(nFET)的有源区中，源极和漏极的掺杂剂是n型掺杂剂，如磷或砷。在另一实施例中，栅极堆叠件被配置在用于p型场效应晶体管(pFET)的有源区中，源极和漏极的掺杂剂是p型掺杂剂，如硼或镓。在又一实施例中，源极和漏极306包括轻掺杂漏极(LDD)部件和重掺杂源极漏极(S/D)部件，共同被称作源极和漏极。LDD部件和S/D部件分别用离子注入形成。在本实施例中，在形成密封间隔件之后注入LDD以阻止IL再生长。然后实施一次或多次热退火工艺以激活掺杂物。在热退火工艺期间，发生源极和漏极的扩散。
在又一种实施例中，硅化物部件可进一步形成在源极和漏极区以降低接触电阻。硅化物部件可通过称作自对准硅化物(自对准多晶规划物)的技术形成，其包括：金属沉积(如镍沉积)到硅衬底上，热退火以使金属与硅反应从而形成硅化物，以及蚀刻以去除未反应的金属。
在另一种实施例中，源极和漏极区可包括外延生长的用于适当应变效应的半导体材料，导致在沟道中的载流子迁移率增强。在一种实施例中，硅锗外延生长在用于pFET的源极和漏极区中。在一种实施例中，碳化硅外延生长在用于nFET的源极和漏极区中。形成应变结构的方法包括在衬底中形成凹槽的蚀刻以及在凹槽中形成结晶的半导体材料的外延生长。
参考图10，方法250继续进行步骤254，在衬底和栅极堆叠件上形成层间电介质(ILD)308。ILD 308通过诸如CVD的适当技术沉积。ILD 308包括介电材料，如氧化硅、低k介电材料或其结合。然后，在这之后可实施化学机械抛光(CMP)工艺以平坦化ILD 308的表面。在一个实例中，通过CMP工艺暴露栅极堆叠件以用于后续的处理步骤。在另一个没有在之前的步骤去除硬掩模222的实例中，CMP也去除硬掩模222。可选地，CMP停止在硬掩模222上并且这之后通过蚀刻工艺去除硬掩模222.
然后，用一种或多种金属材料替换多晶硅层以形成金属栅极。相应的工艺被称作后栅极工艺，因此形成的电路称为后栅极线路图。
参考图11，方法250继续进行步骤256，去除在栅极堆叠件中的多晶硅层220，形成栅极沟槽310。多晶硅通过合适的蚀刻工艺去除，例如湿蚀刻。
参考图12，方法250继续进行步骤258，在栅极沟槽310中填充一种或多种金属材料，形成金属栅极堆叠件。在本实施例中，具有适当功函数的第一金属312沉积在栅极堆叠件310中，以及第二金属314设置在第一金属上并且填充栅极沟槽310。第一金属也称作功函数金属。
更具体地，对于nFET，第一金属312具有基本等于或小于约4.2eV的功函数，被称作为n金属。对于nFET，第一金属312基本等于或大于约5.2eV的功函数，被称作为p金属。在一个实例中，n金属包括钽或者钛铝。在另一个实例中，p金属包括氮化钛或者氮化钽。功函数金属通过合适的技术沉积。在本实施例中，功函数金属通过PVD沉积。
在各种实施例中，第二金属314包括铝、钨或者其他合适的金属。第二金属314通过诸如PVD或者电镀的合适技术沉积。在另一实施例中，实施CMP工艺以去除过量的金属，诸如沉积在ILD308上的金属。因此形成的金属层(312和314)也具有凹入的结构，其中金属层312和314的侧壁包括与衬底顶面成角度。所述角度在85度到90度之间。
其他处理步骤可继续以形成功能电路。例如互连结构形成在衬底上并且被设计成将各种晶体管和其他器件连接从而形成功能电路。互连结构包括各种导电部件，例如用于水平连接的金属线和用于垂直连接的接触件/通孔。各种互连部件可使用包括铜、钨和硅化物的各种导电材料。在一个实例中，镶嵌工艺被用于形成基于铜的多层互连结构。在另一种实施例中，钨被用于形成在接触孔中的钨插塞。
方法100、半导体结构200、方法250和半导体结构300的一种或多种实施例呈现出多种优点。在一种实施例中，通过蚀刻和清洁调节金属栅极堆叠件的基础。对金属栅极堆叠件的基础的这种调节，如覆盖层的基础、栅极介电层的基础和LDD与栅电极的重叠，被实现并且被控制以用于电荷积聚和电阻降低。因此，改善了器件性能。
在另一种实施例中，在所公开的结构和方法中，实现了凹入的栅极结构的侧壁与衬底成在85度和90度之间的角度。从而，改善了功函数金属的沉积和填充。具体地，改善了功函数金属的均匀性。功函数金属的均匀性被定义为在栅极边缘的功函数金属厚度与在栅极中心的功函数金属厚度的比值。
在另一种实施例中，由于具有栅极基础和具有凹入的栅极轮廓，当形成密封间隔件时，实现了上述的电阻降低。因此，在减薄密封间隔件的情况下保留密封间隔件以有效抑制界面层再生长。在又一种实施例中，通过在输入/输出(I/O)区中形成基础结构来解决击穿电压故障。所公开的基础(高k介电材料的基础和覆盖层的基础)能够保护I/O栅极介电层免受注入的损害。
半导体结构200(或者300)仅用作器件(方法100(或者250)的各方面可在其内实施)的一个实例。半导体结构200(或者300)以及制造该半导体结构的方法100(或者250)可用于具有高k和金属栅极部件(如应变的半导体衬底、异质半导体器件(hetero-semiconductor device)或者无应力的隔离结构)的其他半导体器件中，。
本发明不限于半导体结构包括诸如金属氧化物硅(MOS)晶体管的场效应晶体管的应用，其可扩展到其他具有金属栅极堆叠件的集成电路。例如，半导体结构200(或者300)可包括动态随机存取存储(DRAM)单元、单电子晶体管(SET)和/或其他的微电子器件(在此共同称为微电子器件)。在另一种实施例中，半导体结构200包括FinFET晶体管。当然，本发明的各方面也可用于或者容易地适用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管，并且可用于多种不同的应用，包括传感器单元、存储单元、逻辑单元和其他单元。
虽然已详细描述本发明的各实施例，本领域技术人员应当解决，在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。在一个实施例中，栅电极可以可选地或另外包括其他合适的金属。基础的工艺步骤可实施其他有效的清洁工艺步骤。所公开的方法用于但不限于形成一个晶体管，如n型金属氧化物半导体场效应晶体管(nMOSFET)。例如，多个nMOSFET和多个p型金属氧化物半导体场效应晶体管(pMOSFET)形成在同一衬底中，nMOSFET和pMOSFET在集合的工序中形成，其中一些部件单独形成。在一个具体的实例中，n金属形成在nMOSFET区中，而pMOSFET区被遮盖以避免沉积n金属。
在另一种实施例中，半导体衬底可包括外延层。例如，沉积可具有覆盖在块状半导体上的外延层。此外，衬底可包括绝缘体上半导体(SOI)结构，如隐埋的介电层。可选地，衬底可包括隐埋介电层，诸如埋氧层，诸如通过称作注氧隔离(SIMOX)技术、晶圆接合、选择性外延生长(SEG)的方法或者其他的适当方法形成的隐埋介电层。
因此，本发明提供了一种半导体结构。该半导体结构包括：半导体衬底；和设置在所述半导体衬底上的栅极堆叠件。所述栅极堆叠件包括：高k介电材料层，设置在所述高k介电材料层上的覆盖层，以及设置在所述覆盖层上的金属层。所述覆盖层和所述高k介电材料层具有基础结构。
在一种实施例中。所述基础结构包括从所述金属层的底部边缘水平延伸的所述高k介电材料层的部分。在另一种实施例中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述覆盖层的部分。在又一种实施例中，所述基础结构具有沿所述栅极堆叠件的栅极长度方向的在约0.5nm至约0.25nm范围内的水平尺寸。
在另一种实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；在所述功函数金属膜上的另一金属膜。在另一种实施例中，所述覆盖层包括氮化钛。在又一种实施例中，所述半导体结构还包括设置在所述半导体衬底和所述高k介电材料层之间的界面层。
在另一种实施例中，所述金属层包括凹入的侧壁轮廓。在进一步的实施例中，所述金属层的所述侧壁与所述半导体衬底的顶面之间具有角度，并且所述角度在约85度至约90度的范围内。
本发明在另一种实施例中还提供了一种半导体结构。该半导体结构包括：半导体衬底；以及设置在所述半导体衬底上的栅极堆叠件。所述栅极堆叠件包括：栅极介电层，包括高k介电材料层；设置在所述高k介电材料层上的覆盖层；以及设置在所述覆盖层上的金属层。所述金属层具有凹入的侧壁轮廓。
在一种实施例中，所述半导体衬底具有顶面，其中所述栅极堆叠件设置所述顶面上；以及所述金属层具有向所述半导体衬底的所述顶面倾斜的侧壁，并且所述侧壁与所述顶面之间的角度小于约90度。在另一种实施例中，所述角度大于约85度。
在另一种实施例中，所述栅极介电层和所述覆盖层包括基础部件。在另一种实施例中，所述基础部件具有沿栅极长度方向的尺寸，其中所述尺寸在约0.5nm和约2.5nm的范围内。
在又一种实施例中，所述栅极介电层还包括界面材料层；以及所述覆盖层包括氮化钛。在又一种实施例中，所述金属层包括：设置在所述覆盖层上的功函数金属膜；以及设置在所述功函数金属膜上的另一金属膜。
本发明还提供了一种形成栅极堆叠件的方法。所述方法包括：在半导体衬底上形成多种栅极材料层，其中所述多种栅极材料层包括栅极介电层、在所述栅极介电层上的覆盖层以及在所述覆盖层上的多晶硅层；使用第一蚀刻剂实施第一干蚀刻以图案化所述多晶硅层；使用不同于所述第一蚀刻剂的第二蚀刻剂实施第二干蚀刻以控制图案化后的所述多晶硅层的侧壁使得图案化后的所述多晶硅层的所述侧壁是凹入的。所述方法还包括：实施第三干蚀刻以图案化覆盖层使得覆盖层包括第一基础部件；以及实施第四干蚀刻以图案化栅极介电层使得覆盖层包括第二基础部件。
在一种实施例中，所述第一蚀刻剂包括Cl2和CF4；以及所述第二蚀刻剂包括HBr。在另一种实施例中，所述第一干蚀刻还包括调节成有效蚀刻氧化硅的第一蚀刻步骤和调成避免损害所述覆盖层的第二蚀刻步骤。
在又一种实施例中，所述第三干蚀刻利用包括Cl2和HBr的第三蚀刻剂；以及所述第四干蚀刻利用包括Cl2和BCl3的第四蚀刻剂。在又一种实施例中，所述第四蚀刻包括：使用所述第四蚀刻剂的第一蚀刻步骤；然后，清洁工艺；以及然后，使用所述第四蚀刻剂以控制所述第二基础部件的第二蚀刻步骤。
在另一种实施例中，所述方法还包括用包括功函数金属的金属层替换所述多晶硅层。
上面论述了若干实施例的特征。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与在此介绍的实施例相同的目的和/或实现相同优点的工序和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底；和
设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：
高k介电材料层；
设置在所述高k介电材料层上的覆盖层；
设置在所述覆盖层上的金属层，其中，所述覆盖层和所述高k介
电材料层具有基础结构。
2.根据权利要求1所述的半导体结构，其中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述高k介电材料层的部分。
3.根据权利要求1所述的半导体结构，其中，所述基础结构包括从所述金属层的底部边缘水平延伸的所述覆盖层的部分。
4.一种半导体结构，包括：
半导体衬底，
设置在所述半导体衬底上的栅极堆叠件，所述栅极堆叠件包括：
栅极介电层，包括高k介电材料层；
设置在所述高k介电材料层上的覆盖层；和
设置在所述覆盖层上的金属层，其中所述金属层具有凹入的侧壁轮廓。
5.根据权利要求4所述的半导体结构，其中：
所述半导体衬底具有所述栅极堆叠件设置在其上的顶面；以及
所述金属层具有向所述半导体衬底的所述顶面倾斜的侧壁，并且所述侧壁与所述顶面之间的角度小于约90度。
6.一种形成栅极堆叠件的方法，包括：
在半导体衬底上形成多种栅极材料层，其中所述多种栅极材料层包括栅极介电层、位于所述栅极介电层上的覆盖层以及位于所述覆盖层上的多晶硅层；
使用第一蚀刻剂实施第一干蚀刻以图案化所述多晶硅层；
使用不同于所述第一蚀刻剂的第二蚀刻剂实施第二干蚀刻以控制图案化后的所述多晶硅层的侧壁，使得图案化后的所述多晶硅层的侧壁是凹入的。
7.根据权利要求6所述的方法，其中：
所述第一蚀刻剂包括Cl2和CF4，
所述第二蚀刻剂包括HBr。
8.根据权利要求6所述的方法，其中，所述第一干蚀刻还包括调节成有效蚀刻氧化硅的第一蚀刻步骤和调节成避免损害所述覆盖层的第二蚀刻步骤。
9.根据权利要求6所述的方法，其中：
所述第三干蚀刻利用包括Cl2和HBr的第三蚀刻剂；以及
所述第四干蚀刻利用包括Cl2和BCl3的第四蚀刻剂。
10.根据权利要求9所述的方法，其中所述第四蚀刻包括：
使用所述第四蚀刻剂的第一蚀刻步骤；
之后的清洁工艺；以及
之后使用所述第四蚀刻剂以控制第二基础部件的第二蚀刻步骤。
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