CN111106000A - 形成半导体器件的方法 - Google Patents

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Abstract

本公开涉及形成半导体器件的方法。一种形成半导体器件的方法包括：刻蚀栅极堆叠以形成延伸到栅极堆叠中的沟槽；在栅极堆叠的侧壁上形成电介质层，并且侧壁暴露于沟槽；以及刻蚀电介质层以移除沟槽的底部的电介质层的第一部分。在刻蚀电介质层之后，栅极堆叠的侧壁上的电介质层的第二部分保留。在移除电介质层的第一部分之后，移除电介质层的第二部分以露出栅极堆叠的侧壁。用电介质区域填充沟槽以形成电介质区域，其中，电介质区域接触栅极堆叠的侧壁。

Description

形成半导体器件的方法
技术领域
本公开一般地涉及形成半导体器件的方法。
背景技术
集成电路(IC)材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数目)通常增加，而几何尺寸减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入鳍式场效应晶体管(FinFET)来代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：刻蚀栅极堆叠以形成延伸到所述栅极堆叠中的沟槽；在所述栅极堆叠的侧壁上形成电介质层，其中，所述侧壁暴露于所述沟槽；刻蚀所述电介质层以移除所述沟槽的底部的所述电介质层的第一部分，其中，在刻蚀所述电介质层之后，所述栅极堆叠的侧壁上的所述电介质层的第二部分仍保留；在所述电介质层的第一部分被移除之后，移除所述电介质层的第二部分以露出所述栅极堆叠的侧壁；以及用电介质材料填充所述沟槽以形成电介质区域，其中，所述电介质区域接触所述栅极堆叠的侧壁。
根据本公开的另一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在半导体鳍上形成虚设栅极堆叠；形成接触刻蚀停止层(CESL)；在所述CESL上方形成层间电介质(ILD)，其中，所述虚设栅极堆叠在所述ILD和所述CESL中；用替换栅极堆叠替换所述虚设栅极堆叠；刻蚀所述替换栅极堆叠以形成穿透所述替换栅极堆叠的沟槽；在所述替换栅极堆叠的侧壁上沉积氧化物层，其中，所述侧壁暴露于所述沟槽；进一步刻蚀所述替换栅极堆叠，其中，所述氧化物层保护所述替换栅极堆叠的侧壁免于所述进一步刻蚀；从所述沟槽中移除所述氧化物层；将电介质材料沉积到所述沟槽中；以及平坦化所述电介质材料以在所述沟槽中留下电介质区域。
根据本公开的又一个实施例，提供了一种形成半导体器件的方法，所述方法包括：刻蚀导电区域以形成沟槽；在所述沟槽的侧壁上沉积氧化硅层；使所述氧化硅层与HF和氨反应以形成固体层；加热所述固体层以升华所述固体层，使得所述导电区域的侧壁暴露于所述沟槽；以及在所述沟槽中填充电介质区域。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-5、6A、6B、7A、7B、8A、8B、9、10A、10B、10C、11A、11B、11C、12A、12B、12C、13-18、19A、19B、19C、20A、20B、20C和21示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成和切割金属栅极工艺中的中间阶段的透视图、顶视图和横截面图。
图22示出了根据一些实施例的在切割金属栅极工艺中生成的电介质层的移除中的晶片的温度分布。
图23示出了根据一些实施例的根据压力的晶片上的电介质层的刻蚀量的均匀性。
图24示出了根据一些实施例的根据稀释气体的流速的晶片上的电介质层的刻蚀量的均匀性。
图25示出了根据一些实施例的用于形成FinFET的工艺流程和切割金属栅极工艺。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例提供了采用切割金属工艺形成的鳍式场效应晶体管(FinFET)及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据一些实施例，在形成电介质隔离区域之前移除在切割金属工艺中形成的氧化物层。
图1-5、6A、6B、7A、7B、8A、8B、9、10A、10B、10C、11A、11B、11C、12A、12B、12C、13-18、19A、19B、19C、20A、20B、20C和21示出了根据本公开的一些实施例的FinFET形成中的中间阶段的横截面图、顶视图和透视图。这些工艺也示意性地反映在如图25所示工艺流程200中。
图1示出了初始结构的透视图。初始结构包括晶片10，晶片10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底、或者由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以被形成为从衬底20的顶表面延伸到衬底20中。相邻STI区域22之间的衬底20的部分被称为半导体条带24。根据一些实施例，半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。根据本公开的一些实施例，半导体条带24是原始衬底20的一部分，并且半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过刻蚀衬底20在STI区域22之间的部分以形成凹陷，并且执行外延以在凹陷中再生长另一半导体材料而形成的替换条带。因此，半导体条带24由不同于衬底20的半导体材料的半导体形成。根据一些实施例，半导体条带24由硅锗、硅碳或III-V化合物半导体材料形成。
STI区域22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)等形成的沉积氧化硅层。STI区域22还可以包括衬垫氧化物上方的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等形成。
参考图2，STI区域22被凹陷以使得半导体条带24的顶部突出高于STI区域22的剩余部分的顶表面22A，以形成突出的鳍24’。相应的工艺在图25所示的工艺流程200中被示出为工艺202。可以使用干法刻蚀工艺来执行凹陷，其中，HF3和NH3被用作刻蚀气体。根据本公开的替代实施例，使用湿法刻蚀工艺来执行STI区域22的凹陷。例如，刻蚀化学品可以包括HF溶液。
在上述实施例中，可以通过任何适当的方法对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺以其他方式可以获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
参考图3，在突出的鳍24’的顶表面和侧壁上形成虚设栅极堆叠30。相应的工艺在图25所示的工艺流程200中被示出为工艺204。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32上方的虚设栅极电极34。可以使用例如多晶硅并且还可以使用其他材料来形成虚设栅极电极34。每个虚设栅极堆叠30还可以包括虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、或其多个层来形成。虚设栅极堆叠30可以跨单个或多个突出的鳍24’和/或STI区域22。虚设栅极堆叠30还具有垂直于突出的鳍24’的长度方向的长度方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、氧化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等之类的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
根据本公开的一些实施例，执行刻蚀步骤(下文中称为鳍凹陷)以刻蚀未被虚设栅极堆叠30和栅极间隔件38覆盖的突出的鳍24’的部分，产生图4所示的结构。凹陷可以是各向异性的，因此保护直接位于虚设栅极堆叠30和栅极间隔件38下面的鳍24’的部分免受刻蚀。根据一些实施例，凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。因此，凹陷40被形成在突出的鳍24’中，并且在STI区域22之间延伸。凹陷40位于虚设栅极堆叠30的相对侧上。
接下来，通过在凹陷40中选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，得到图5中的结构。相应的工艺在图25所示的工艺流程200中被示出为工艺206。根据一些实施例，外延区域42包括硅锗、硅或硅碳。根据所得的FinFET是p型FinFET还是n型FinFET，可以利用进行外延来原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅硼(SiB)、硅锗硼(SiGeB)、GeB等，并且外延区域42是p型。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)、硅等。根据本公开的替代实施例，外延区域42由III-V化合物半导体形成，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP，GaP、其组合、或其多个层。在外延区域42完全填充凹陷40之后，外延区域42开始水平扩展，并且可以形成小平面。相邻的外延区域42可以彼此融合。
在外延步骤之后，可以用p型或n型杂质来进一步注入外延区域42以形成源极和漏极区域，其也使用附图标记42表示。根据本公开的替代实施例，当外延区域42在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。外延源极/漏极区域42包括形成在STI区域22中的较下部分，以及形成在STI区域22的顶表面上方的较上部分。
图6A示出了在形成接触刻蚀停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺在图25所示的工艺流程200中被示出为工艺208。CESL 46可以由氧化硅、氮化硅、碳氮化硅等形成。例如，可以使用诸如ALD或CVD之类的共形沉积方法形成CESL46。ILD 48可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 48还可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，正硅酸乙酯(TEOS)氧化物、等离子体增强(PECVD)氧化物(包括SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使得ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。
图6B示出了图6A中所示结构的横截面视图。该横截面视图是从包含图6A中的线6B-6B的垂直平面获得。如图6B所示，示出了虚设栅极堆叠30中的一个。
接下来，用替换栅极堆叠替换包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30。替换栅极堆叠包括金属栅极和替换栅极电介质，如图7A和7B所示。图7B示出了从包含图7A中的线7B-7B的垂直平面获得的横截面视图。根据本公开的一些实施例，替换工艺包括在一个或多个刻蚀步骤中刻蚀如图6A和6B所示的硬掩模层36、虚设栅极电极34和虚设栅极电介质32，从而在栅极间隔件38的相对部分之间形成开口。
接下来，参考图7A和7B，形成(替换)栅极堆叠60，其包括栅极电介质层52和栅极电极56。相应的工艺在图25所示的工艺流程200中被示出为工艺210。图7B示出了栅极堆叠60的横截面图。该横截面图是从包含线如图7A所示的7B-7B的垂直平面获得的。栅极堆叠60的形成包括形成/沉积多个层，并然后执行平坦化工艺，例如CMP工艺或机械研磨工艺。栅极电介质层52延伸到由移除的虚设栅极堆叠留下的沟槽中。根据本公开的一些实施例，每个栅极电介质层52包括界面层(IL，未示出)作为其较下部分。在突出的鳍24’的暴露表面上形成IL。每个IL可以包括氧化物层(例如，氧化硅层)，其通过突出的鳍24’的热氧化、化学氧化工艺或沉积工艺来形成。栅极电介质层52还可以包括在IL上方形成的高k电介质层。高k电介质层可以包括高k电介质材料，例如，HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层被形成为共形层，并且在突出的鳍24’的侧壁和栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD来形成高k电介质层。
返回参考图7A和图7B，在栅极电介质层52的顶部上形成栅极电极56，并且填充由移除的虚设栅极堆叠留下的沟槽的剩余部分。栅极电极56中的子层未在图7A中被单独示出，而实际上，子层由于它们的组成不同而彼此可以区分。至少较下子层的沉积可以使用诸如ALD或CVD之类的共形沉积方法来执行，使得栅极电极56(以及每个子层)的垂直部分的厚度和水平部分的厚度基本上彼此相等。
栅极电极56可以包括多个层，包括但不限于：氮化钛硅(TSN)层、氮化钛(TiN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加TiN和/或TaN层、以及填充金属。这些层中的一些层定义了相应的FinFET的功函数。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功函数适用于相应的p型或n型FinFET。填充金属可以包括铝、钨或钴。
接下来，如图8A和8B所示，形成硬掩模62。硬掩模62的材料可以与CESL 46、ILD 48和/或栅极间隔件38中的一些的材料相同或不同。根据一些实施例，硬掩模62由氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅等形成。硬掩模62的形成可以包括通过刻蚀来凹陷替换栅极堆叠60以形成凹陷、将电介质材料填充到凹陷中、以及执行平坦化以移除电介质材料的多余部分。电介质材料的剩余部分是硬掩模62。图8B示出了图8A中所示结构的横截面图，并且该横截面图是从包含图8A中的线8B-8B的平面获得的。
图9、10A、10B、10C、11A、11B、11C、12A、12B、12C、13-18、19A、19B、19C、20A、20B和20C示出了切割金属栅极工艺。后续工艺的附图标号可以包括字母“A”、“B”或“C”。除非另有说明，否则标号具有字母“A”的附图是从与包含图9中的线A-A的垂直平面的相同的垂直平面获得的。标号具有字母“B”的附图是从与包含图9中的线B-B的垂直平面的相同的垂直平面获得的。标号具有字母“C”的附图是从与包含图9中的线C-C的垂直平面的相同的垂直平面获得的。
图9、10A、10B和10C示出了焊接层64、硬掩模层66和图案化光致抗蚀剂68的形成。还可以在硬掩模66和图案化光致抗蚀剂68之间形成底部抗反射涂层(BARC，未示出)。图10A、10B和10C示出了分别从包含图9中的线A-A、B-B和C-C的垂直平面获得的横截面图。根据一些实施例，焊接层64由诸如TiN、TaN等之类的含金属材料形成。焊接层64也可以由诸如氧化硅之类的电介质材料形成。硬掩模层66可以由SiN、SiON、SiCN、SiOCN等形成。形成可以包括ALD，PECVD等。光致抗蚀剂68涂覆在硬掩模层66上，并且开口70被形成在光致抗蚀剂68中。开口70具有垂直于替换栅极60的长度方向的长度方向(从顶部看)，并且替换栅极60的一部分直接位于开口70的一部分下方，如图9、10A和10B所示。开口70也可以延伸到ILD 48的一些部分，如图10A和10C所示。
图11A、11B和11C示出了硬掩模层66的刻蚀，其中，图案化光致抗蚀剂68(图10A、10B和10C)用作刻蚀掩模。因此，开口70延伸到硬掩模层66中。相应的工艺在如图25所示的工艺流程200中被示出为工艺212。焊接层64的顶表面因此暴露于开口70。然后移除光致抗蚀剂68。
图12A、12B和12C示出了根据一些实施例的硬掩模层72的形成，其使得开口70变窄。相应的工艺在如图25所示的工艺流程200中被示出为工艺214。根据本公开的一些实施例，硬掩模层72由与硬掩模层66的材料相同的材料形成，例如，可以是SiN。硬掩模层72也可以由与硬掩模层66的材料不同的材料形成。硬掩模层72使用例如ALD或CVD来共形地形成，因此硬掩模层72的水平部分和垂直部分的厚度基本上彼此相等，例如，其差值小于水平部分的厚度的约10％。形成硬掩模层72以减小开口70的水平宽度，使得后续形成的隔离区域的宽度减小。根据本公开的替代实施例，跳过硬掩模层72的形成。
图13至图18示出了移除开口70中的硬掩模层72的底部部分以及形成沟槽74。图13至图18的横截面图从图9中的参考横截面B-B获得的。可以在各向异性刻蚀工艺中移除硬掩模层72的底部部分，直到暴露焊接层64。硬掩模层72的垂直部分保留在开口70中，并且开口70的宽度通过硬掩模层72的剩余部分减小。接下来，刻蚀焊接层64和下方的硬掩模62以及栅极电极56以形成沟槽74，其延伸到栅极电极56的中间水平。相应的工艺在如图25所示的工艺流程200中被示出为工艺216。栅极间隔件38和ILD 48的暴露部分(图13中未示出，在图21中可见)也被刻蚀。
根据本公开的一些实施例，使用选自但不限于Cl2、BCl3、Ar、CH4、CF4及其组合的工艺气体来执行刻蚀。栅极电极56的刻蚀可以在约2.5毫托和约25毫托还之间的范围内的压力下进行。在主刻蚀中施加RF功率，并且RF功率可以在约250瓦特和约2500瓦特之间的范围内。还可以施加在约25伏特和约750伏特之间的范围内的偏压。当沟槽74的底表面处于栅极电极56的顶表面和底表面之间的中间水平时，可以停止刻蚀。
图14至16示出了沉积-刻蚀循环。参考图14，执行沉积工艺，其使得沉积电介质层76。相应的工艺在如图25所示的工艺流程200中被示出为工艺218。电介质层76包括沟槽74的侧壁上的侧壁部分以保护侧壁，使得当沟槽74向下延伸时沟槽74的较上部分不会横向扩展。根据本公开的一些实施例，使用包括SiCl4、O2、Ar等的工艺气体来执行电介质层76的沉积。所得到的电介质层76在其中包含SiO2，其可以或可以不与诸如碳之类的附加元素混合。
接下来，参考图15，执行电介质击穿工艺，使得在各向异性刻蚀/轰击工艺中移除沟槽74的底部的电介质层76的底部部分。相应的工艺在如图25所示的工艺流程200中被示出为工艺220。根据一些实施例，使用碳-氟气体(例如C4F6)来刻蚀电介质层76的底部部分。在刻蚀工艺期间，可以减小硬掩模层66的顶表面上的电介质层76的部分的厚度。在刻蚀工艺期间，还可以减小沟槽74的侧壁上的电介质层76的部分的厚度。
参考图16，执行另一刻蚀工艺以将沟槽74更深地延伸到栅极电极56中。相应的工艺在如图25所示的工艺流程200中被示出为工艺222。根据栅极电极56的刻蚀部分的材料，使用适当的刻蚀气体来执行刻蚀。根据一些实施例，可以在开口的底部形成诸如CxHy之类的聚合物(X和Y是整数)。聚合物被示意性地示为75。然后可以例如使用氧(O2)来移除聚合物。
根据一些实施例，栅极电极56的刻蚀包括多个沉积-刻蚀循环，每个循环包括电介质沉积工艺、电介质破坏工艺、向下延伸沟槽74的刻蚀工艺、以及可能的聚合物移除工艺。通过环回工艺在图25中的工艺流程200中示出了多个沉积-刻蚀循环。例如，图17示出了执行额外的沉积工艺以进一步形成电介质层76。所示的电介质层76还包括在先前的沉积工艺中形成的电介质层的一部分。在随后的工艺中，在电介质破坏工艺中刻蚀电介质层76，并进一步刻蚀栅极电极56。每个沉积-刻蚀循环使得沟槽74进一步向下延伸，直到刻蚀穿过栅极电极56和栅极电介质52，并且沟槽74延伸到STI区域22中。所得的结构如图18所示。沟槽74可以停止在STI区域22中，或者可以进一步延伸到STI区域22的正下方的衬底20的主体部分中。在最后的刻蚀工艺之后，不再沉积电介质层，因此在图18中，电介质层76的底端高于沟槽74的底部。聚合物层(在沟槽74中如果有的话)被移除。
在后续工艺中，移除电介质层76，并且图19B示出了所得的结构。相应的工艺在如图25所示的工艺流程200中被示出为工艺224。根据一些实施例，电介质层76包括氧化硅，并且使用HF和氨(NH3)气体执行电介质层76的移除。可以添加诸如Ar、He、N2等或其组合之类的稀释气体。电介质层76与HF和氨进行反应以形成固体层，该反应可在第一处理室中实现。然后将包括固体层的晶片转移到第二处理室，在其中烘焙晶片10，使得固体层升华成气体并被排出。反应方程可以如下：
SiO2(s)+4HF(g)+4NH3(g)→SiF4(g)+2H2(g)O(g)+4NH3 [方程1]
SiF4(g)+2HF(g)+2NH3(g)→(NH4)2SiF6(s) [方程2]
(NH4)2SiF6(s)→SiF4(g)+2HF(g)+2NH3(g) [方程3]
在上述反应方程中，字母“s”表示固体，并且字母“g”表示气体。反应方程1和反应方程2是在第一处理室中发生的反应，并且方程3发生在第二处理室中，其中，晶片10被加热到高于约100度的温度以升华(NH4)2SiF6(s)。所形成的(NH4)2SiF6(s)比电介质层76更厚。例如，对于所反应的每1nm的电介质层76，可以生成3.5nm的(NH4)2SiF6(s)。
实验结果表明，所得到的晶体管的阈值电压受电介质层76的影响，并受电介质层76的移除工艺的影响。此外，所得到的沟槽74的宽度可能受移除工艺的影响，这可能是由于移除了暴露于沟槽74的栅极电极56的表面部分而导致的。在整个晶片10中，可以不均匀地移除晶片10的不同部分(例如边缘部分或中心部分)中的电介质层76的部分。例如，反应气体HF和NH3可以从晶片10的顶部引入第一室，并且气体的出口可以在第一室的侧壁上。这可能导致晶片10的不同部分上的气体的有效流速不均匀，并且进而导致电介质层76的移除不均匀。例如，靠近晶片10的中心的电介质层76的部分的移除速率可能低于靠近晶片10的边缘的电介质层76的部分的移除速率。
为了实现电介质层76的更均匀的移除，可以调整各种工艺条件。根据本公开的一些实施例，当电介质层76与HF和氨反应时，晶片10的中心部分可以被提供比边缘部分更低的温度。例如，图22示出了静电卡盘80的顶视图，晶片10固定在其上。晶片10可以包括中心区域10A和环绕中心区域10A的外围区域10B。中心区域10A的半径R1可以在晶片10的半径R2的约50％和约80％之间的范围内。在移除电介质层76期间，中心区域10A保持在低于外围区域10B的第二温度T2的第一温度T1。由于电介质层76的移除可以是放热反应，较低的温度导致较高的反应速率，因此中心区域10A中的电介质层76的部分的移除速率增加，以补偿其它较低的反应速率。温差(T2-T1)不能过高或过低。如果差异过高，例如高于15℃，则温度差难以保持，因为中心部分和边缘部分的温度会相互影响。如果温度过低，则由温度差引起的反应速率的差异不足以补偿晶片10的中心区域10A和外围区域10B之间的移除速率差异。根据一些实施例，温度差异(T2-T1)小于约15℃，并且可以在约5℃和约15℃之间的范围内。可以通过将静电卡盘80的中心部分的温度调节到低于静电卡盘80的边缘部分的温度来实现温差。在移除电介质层76时，晶片10的整体温度可以在约25℃和约90℃之间的范围内。
电介质层76的移除速率的均匀性还与第一处理室的压力(其中发生反应方程1和2)和第一处理室中的稀释气体(如Ar、N2、He等)的流速有关。例如，图23示出了根据压力的晶片10中的电介质层76的移除速率的均匀性值。图23示出随着压力的增加，均匀性增加(改善)并达到约85托和约100托的最高值。当压力进一步增加时，均匀性降低。因此，可以通过实验找到晶片10的期望压力，例如，通过使用不同压力从具有相同结构的多个样品晶片移除电介质层76，使得可以找到期望压力。然后可以使用与最高均匀性相关联的期望压力来形成生产晶片。
电介质层76的移除速率的均匀性还与稀释(载体)气体(如Ar、N2、He等)的流速有关。例如，图24示出了根据氩(其被用作稀释气体)的流速的晶片10中的电介质层76的移除速率的均匀性值。图24示出随着氩的流速增加，均匀性增加(改善)，并在载气氩的流速在约200sccm和约250sccm之间的范围内时达到最高值。当氩的流速进一步增加时，均匀性降低。因此，可以通过实验找到期望氩流速，例如，通过使用不同的稀释气体流速从具有相同结构的多个样品晶片中移除电介质层76，使得可以找到期望的压力。然后可以使用与最高均匀性相关联的稀释气体的期望流速来形成生产晶片。
通过调节诸如晶片温度分布、压力和稀释气体的流速之类的工艺条件，电介质层76的移除可以是基本均匀的。
根据一些实施例，在一个反应-升华循环中实现电介质层76的移除，其中，将晶片10放入第一处理室中以使得方程1和2发生，然后放入第二个处理室以使得第三方程发生。根据替代实施例，电介质层的移除包括多个反应-升华循环，每个循环用于移除电介质层76的一部分。
图19B示出了其中已完全移除电介质层76(图18)的晶片10。图19A和19C示出了如图19B所示的晶片10，不同之处在于图19A和19C中的横截面图是从包含图9中的线A-A和C-C的相同平面获得的(而图19B中的横截面图是从图9中的线B-B获得的)。根据本公开的一些实施例，还在刻蚀栅极堆叠60(图19B)的同时刻蚀ILD 48和CESL 46(图19A和19C)。ILD 48的刻蚀速率可以低于栅极堆叠60的刻蚀速率。因此，通过刻蚀栅极堆叠60形成的沟槽74的部分的深度D1(图19A)可以大于通过刻蚀ILD 48形成的沟槽74的部分的深度D2。
图20A、20B和20C示出了电介质(隔离)区域82的形成。相应的工艺在如图25所示的工艺流程200中被示出为工艺226。电介质(隔离)区域82的形成可以包括将电介质材料沉积到沟槽74(图19A、19B和19C)中，并执行诸如CMP工艺或机械研磨工艺之类的平坦化以移除电介质材料的多余部分。填充方法可以包括ALD、PECVD、CVD、旋涂等。填充材料可包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅等。因此，隔离区域82与ILD 48、CESL 46、STI区域22和衬底20物理接触，其间没有电介质层(76)。此外，隔离区域82可以具有包括多于一层(由不同材料形成)的复合结构，或者可以具有包括由同质材料形成的单层的同质结构。
图21示出了晶片10和电介质区域82的透视图，其将否则连续的栅极堆叠60、硬掩模62和栅极间隔件38切割成单独的部分。
本公开的实施例具有一些有利特征。通过在沟槽中形成隔离区之前从沟槽移除电介质层，改善了整个晶片的阈值电压的均匀性。实验结果表明，切割金属栅极工艺不利地导致阈值电压的偏移。实验结果还表明，如果在不移除沟槽中的电介质层的情况下形成隔离区域82，则隔离区域附近的FinFET的阈值电压的偏移可能是约60mV或更高。通过在填充隔离区域之前去除电介质层，隔离区域附近的FinFET的阈值电压的偏移减小到约30mV。
根据本公开的一些实施例，一种形成半导体器件的方法包括：刻蚀栅极堆叠以形成延伸到栅极堆叠中的沟槽；在栅极堆叠的侧壁上形成电介质层，并且侧壁暴露于沟槽；刻蚀电介质层以移除沟槽的底部的电介质层的第一部分，其中，在刻蚀电介质层之后，栅极堆叠的侧壁上的电介质层的第二部分保留；在移除电介质层的第一部分之后，移除电介质层的第二部分以露出栅极堆叠的侧壁；以及用电介质材料填充沟槽以形成电介质区域，其中，电介质区域接触栅极堆叠的侧壁。在实施例中，形成电介质层包括形成氧化硅层。在实施例中，使用包含SiCl4和O2的工艺气体形成电介质层。在实施例中，填充沟槽的电介质区域包括氮化硅。在实施例中，当沟槽填充有电介质区域时，电介质层已完全从沟槽中移除。在实施例中，移除电介质层的第二部分包括：使电介质层的第二部分与工艺气体反应以形成固体层；并升华固体层。在实施例中，当电介质层的第二部分与工艺气体反应时，相应晶片的中心部分处于低于晶片的外围区域的第二温度的第一温度。在实施例中，第二温度高于第一温度小于约15度的温度差。
根据本公开的一些实施例，一种形成半导体器件的方法包括：在半导体鳍上形成虚设栅极堆叠；形成CESL；在CESL上方形成ILD，其中，虚设栅极堆叠在ILD和CESL中；用替换栅极堆叠替换虚设栅极堆叠；刻蚀替换栅极堆叠以形成穿透替换栅极堆叠的沟槽；在替换栅极堆叠的侧壁上沉积氧化物层，其中，侧壁暴露于沟槽；进一步刻蚀替换栅极堆叠，其中，氧化物层保护替换栅极堆叠的侧壁免于进一步刻蚀；从沟槽中移除氧化物层；将电介质材料沉积到沟槽中；以及平坦化电介质材料以在沟槽中留下电介质区域。在实施例中，该方法还包括在移除氧化物层之前从沟槽中去除聚合物层。在实施例中，使用氧移除聚合物层。在实施例中，移除氧化物层包括：使氧化物层与HF和氨反应以形成固体层；并升华固体层。在实施例中，当氧化物层与HF和氨反应时，在其中包括氧化物层的相应晶片的中心部分的温度低于围绕中心部分的晶片的外围部分的温度。在实施例中，在沟槽中形成电介质区域之后，电介质区域接触替换栅极堆叠的侧壁。在实施例中，当刻蚀替换栅极堆叠以形成沟槽时，还刻蚀ILD，使得沟槽穿透ILD。在实施例中，该方法还包括：形成在其中具有开口的图案化硬掩模；并且形成延伸到开口中的共形硬掩模层，其中，使用图案化硬掩模和共形硬掩模层作为刻蚀掩模来刻蚀替换栅极堆叠。
根据本公开的一些实施例，一种形成半导体器件的方法包括：刻蚀导电区域以形成沟槽；在沟槽的侧壁上沉积氧化硅层；使氧化硅层与HF和氨反应形成固体层；加热固体层以升华固体层，使得导电区域的侧壁暴露于沟槽；以及填充沟槽中的电介质区域。在实施例中，使用包含SiCl4和O2的工艺气体形成氧化硅层。在实施例中，该方法还包括在使氧化硅层反应之前，从沟槽中移除所有聚合物。在实施例中，沟槽穿透导电区域。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种形成半导体器件的方法，所述方法包括：刻蚀栅极堆叠以形成延伸到所述栅极堆叠中的沟槽；在所述栅极堆叠的侧壁上形成电介质层，其中，所述侧壁暴露于所述沟槽；刻蚀所述电介质层以移除所述沟槽的底部的所述电介质层的第一部分，其中，在刻蚀所述电介质层之后，所述栅极堆叠的侧壁上的所述电介质层的第二部分仍保留；在所述电介质层的第一部分被移除之后，移除所述电介质层的第二部分以露出所述栅极堆叠的侧壁；以及用电介质材料填充所述沟槽以形成电介质区域，其中，所述电介质区域接触所述栅极堆叠的侧壁。
示例2是示例1所述的方法，其中，形成所述电介质层包括形成氧化硅层。
示例3是示例1所述的方法，其中，使用包括SiCl4和O2的工艺气体形成所述电介质层。
示例4是示例1所述的方法，其中，所述电介质区域包括氮化硅。
示例5是示例1所述的方法，其中，当所述沟槽被填充有所述电介质区域时，所述电介质层已完全被从所述沟槽中移除。
示例6是示例1所述的方法，其中，移除所述电介质层的第二部分包括：使所述电介质层的第二部分与工艺气体反应以形成固体层；并且升华所述固体层。
示例7是示例6所述的方法，其中，当所述电介质层的第二部分与所述工艺气体反应时，相应晶片的中心部分处于第一温度，相应晶片的外围区域处于第二温度，所述第一温度比所述第二温度低。
示例8是示例7所述的方法，其中，所述第二温度以小于约15度的温度差高于所述第一温度。
示例9是一种形成半导体器件的方法，所述方法包括：在半导体鳍上形成虚设栅极堆叠；形成接触刻蚀停止层(CESL)；在所述CESL上方形成层间电介质(ILD)，其中，所述虚设栅极堆叠在所述ILD和所述CESL中；用替换栅极堆叠替换所述虚设栅极堆叠；刻蚀所述替换栅极堆叠以形成穿透所述替换栅极堆叠的沟槽；在所述替换栅极堆叠的侧壁上沉积氧化物层，其中，所述侧壁暴露于所述沟槽；进一步刻蚀所述替换栅极堆叠，其中，所述氧化物层保护所述替换栅极堆叠的侧壁免于所述进一步刻蚀；从所述沟槽中移除所述氧化物层；将电介质材料沉积到所述沟槽中；以及平坦化所述电介质材料以在所述沟槽中留下电介质区域。
示例10是示例9所述的方法，还包括在移除所述氧化物层之前从所述沟槽中移除聚合物层。
示例11是示例10所述的方法，其中，使用氧移除所述聚合物层。
示例12是示例9所述的方法，其中，移除所述氧化物层包括：使所述氧化物层与HF和氨反应以形成固体层；并且升华所述固体层。
示例13是示例12所述的方法，其中，当所述氧化物层与HF和氨反应时，在其中包括所述氧化物层的相应晶片的中心部分的温度低于围绕所述中心部分的所述相应晶片的外围部分的温度。
示例14是示例9所述的方法，其中，在所述沟槽中形成所述电介质区域之后，所述电介质区域接触所述替换栅极堆叠的侧壁。
示例15是示例9所述的方法，其中，当刻蚀所述替换栅极堆叠以形成所述沟槽时，还刻蚀所述ILD，使得所述沟槽穿透所述ILD。
示例16是示例9所述的方法，还包括：形成在其中具有开口的图案化硬掩模；并且形成延伸到所述开口中的共形硬掩模层，其中，使用所述图案化硬掩模和所述共形硬掩模层作为刻蚀掩模来刻蚀所述替换栅极堆叠。
示例17是一种形成半导体器件的方法，所述方法包括：刻蚀导电区域以形成沟槽；在所述沟槽的侧壁上沉积氧化硅层；使所述氧化硅层与HF和氨反应以形成固体层；加热所述固体层以升华所述固体层，使得所述导电区域的侧壁暴露于所述沟槽；以及在所述沟槽中填充电介质区域。
示例18是示例17所述的方法，其中，使用包括SiCl4和O2的工艺气体形成所述氧化硅层。
示例19是示例17所述的方法，还包括在使所述氧化硅层反应之前，从所述沟槽中移除所有聚合物。
示例20是示例17所述的方法，其中，所述沟槽穿透所述导电区域。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
刻蚀栅极堆叠以形成延伸到所述栅极堆叠中的沟槽；
在所述栅极堆叠的侧壁上形成电介质层，其中，所述侧壁暴露于所述沟槽；
刻蚀所述电介质层以移除所述沟槽的底部的所述电介质层的第一部分，其中，在刻蚀所述电介质层之后，所述栅极堆叠的侧壁上的所述电介质层的第二部分仍保留；
在所述电介质层的第一部分被移除之后，移除所述电介质层的第二部分以露出所述栅极堆叠的侧壁；以及
用电介质材料填充所述沟槽以形成电介质区域，其中，所述电介质区域接触所述栅极堆叠的侧壁。
2.根据权利要求1所述的方法，其中，形成所述电介质层包括形成氧化硅层。
3.根据权利要求1所述的方法，其中，使用包括SiCl4和O2的工艺气体形成所述电介质层。
4.根据权利要求1所述的方法，其中，所述电介质区域包括氮化硅。
5.根据权利要求1所述的方法，其中，当所述沟槽被填充有所述电介质区域时，所述电介质层已完全被从所述沟槽中移除。
6.根据权利要求1所述的方法，其中，移除所述电介质层的第二部分包括：
使所述电介质层的第二部分与工艺气体反应以形成固体层；并且
升华所述固体层。
7.根据权利要求6所述的方法，其中，当所述电介质层的第二部分与所述工艺气体反应时，相应晶片的中心部分处于第一温度，相应晶片的外围区域处于第二温度，所述第一温度比所述第二温度低。
8.根据权利要求7所述的方法，其中，所述第二温度以小于约15度的温度差高于所述第一温度。
9.一种形成半导体器件的方法，所述方法包括：
在半导体鳍上形成虚设栅极堆叠；
形成接触刻蚀停止层CESL；
在所述CESL上方形成层间电介质ILD，其中，所述虚设栅极堆叠在所述ILD和所述CESL中；
用替换栅极堆叠替换所述虚设栅极堆叠；
刻蚀所述替换栅极堆叠以形成穿透所述替换栅极堆叠的沟槽；
在所述替换栅极堆叠的侧壁上沉积氧化物层，其中，所述侧壁暴露于所述沟槽；
进一步刻蚀所述替换栅极堆叠，其中，所述氧化物层保护所述替换栅极堆叠的侧壁免于所述进一步刻蚀；
从所述沟槽中移除所述氧化物层；
将电介质材料沉积到所述沟槽中；以及
平坦化所述电介质材料以在所述沟槽中留下电介质区域。
10.一种形成半导体器件的方法，所述方法包括：
刻蚀导电区域以形成沟槽；
在所述沟槽的侧壁上沉积氧化硅层；
使所述氧化硅层与HF和氨反应以形成固体层；
加热所述固体层以升华所述固体层，使得所述导电区域的侧壁暴露于所述沟槽；以及
在所述沟槽中填充电介质区域。
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