CN113793834A - 半导体器件及其形成方法 - Google Patents

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Abstract

本公开涉及半导体器件及其形成方法。一种方法包括：形成金属性特征；在金属性特征之上形成蚀刻停止层；用掺杂剂注入金属性特征；在蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻电介质层和蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻金属性特征，并在金属性特征中形成第二开口，其中第二开口与第一开口接合；以及用金属性材料填充第一开口和第二开口以形成接触插塞。

Description

半导体器件及其形成方法
技术领域
本公开总体涉及半导体器件及其形成方法。
背景技术
在集成电路的制造中，接触插塞被用于电耦合到晶体管的源极和漏极区域以及栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区域，其形成工艺包括形成接触开口以暴露源极/漏极区域、沉积金属层、在金属层之上沉积阻挡层、执行退火工艺以将金属层与源极/漏极区域进行反应、将金属(例如钨或钴)填充到剩余的接触开口中、以及执行化学机械抛光(CMP)工艺以去除多余的金属。可能会形成一层以上的接触插塞。
传统上，当形成上层接触插塞时，上层接触插塞的底部部分被扩展以解决诸如下层接触插塞的腐蚀之类的问题。底部部分延伸到下层接触插塞中。然而，由于横向扩展将导致在其中形成上层接触插塞的开口变深，因此难以实现横向扩展。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：形成金属性特征；在所述金属性特征之上形成蚀刻停止层；用掺杂剂注入所述金属性特征；在所述蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻所述电介质层和所述蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻所述金属性特征，并在所述金属性特征中形成第二开口，其中，所述第二开口与所述第一开口接合；以及用金属性材料填充所述第一开口和所述第二开口以形成接触插塞。
根据本公开的另一实施例，提供了一种半导体结构，包括：第一电介质层；金属性特征，在所述第一电介质层中，其中，所述金属性特征的上部部分包括具有第一掺杂剂浓度的掺杂剂，并且所述金属性特征的下部部分具有第二掺杂剂浓度的所述掺杂剂，所述第二掺杂剂浓度小于所述第一掺杂剂浓度；第二电介质层，在所述金属性特征之上；以及接触插塞，包括：第一部分，穿过所述第二电介质层；以及第二部分，在所述金属性特征中，其中，所述第二部分横向地延伸超过所述第一部分的边缘，并且所述第二部分的底部在所述金属性特征的上部部分中。
根据本公开的又一实施例，提供了一种半导体结构，包括：源极/漏极区域；硅化物区域，在所述源极/漏极区域之上并与所述源极/漏极区域接触；第一层间电介质；第一接触插塞，在所述硅化物区域之上并与所述硅化物区域接触，并且所述第一接触插塞在所述第一层间电介质中；蚀刻停止层，在所述第一接触插塞之上并与所述第一接触插塞接触；第二层间电介质，在所述蚀刻停止层之上并与所述蚀刻停止层接触；以及第二接触插塞，包括：第一部分，在所述第二层间电介质中；第二部分，在所述蚀刻停止层中，其中，至少所述第二部分的下部部分横向地延伸超过所述第一部分的边缘；以及第三部分，延伸到所述第一接触插塞中，其中，所述第三部分横向延伸超过所述第二部分的边缘。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1-图7、图8A、图8B、图9A、图9B、图10A、图10B、图11、图12A、图12B和图13-17是根据一些实施例的形成晶体管以及各个接触插塞的中间阶段的透视图和截面图。
图18和图19分别是根据一些实施例的接触插塞和层间电介质中的所注入物质的轮廓。
图20示出了根据一些实施例的接触插塞的顶视图。
图21示出了根据一些实施例的横向凹进距离相对于凹进深度的图。
图22示出了根据一些实施例的用于形成鳍式场效应晶体管(FinFET)和相应的接触插塞的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，提供了一种接触插塞及其形成方法。上接触插塞形成在下接触插塞之上。执行注入工艺以将掺杂剂掺杂到下部接触插塞的顶部部分中。在下部接触插塞之上形成电介质层，并且在电介质层中形成接触开口。下部接触插塞然后被垂直凹陷且横向凹陷。在下部接触插塞的顶部部分中具有掺杂剂的情况下，横向凹陷速率相对于垂直凹陷速率而增加。因此，上部接触插塞的底部部分横向扩大比垂直扩大要大得多。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相同的参考标号用于指示相同的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图7、图8A、图8B、图9A、图9B、图10A、图10B、图11、图12A、图12B和图13-17示出了根据本公开的一些实施例的形成鳍式场效应晶体管(FinFET)和相应的接触插塞的中间阶段的截面图。相应的工艺也示例性地反映在图22中所示的工艺流程中。
图1示出了形成在晶圆10上的初始结构的透视图。晶圆10包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。可以形成诸如浅沟槽隔离(STI)区域之类的隔离区域22以从衬底20的顶表面延伸到衬底20中。相应的工艺在图22所示的工艺流程200中被示为工艺202。衬底20在相邻的STI区域22之间的部分被称为半导体条带24。半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下工艺形成的替换条带：蚀刻STI区域22之间的衬底20的部分以形成凹槽，并且执行外延工艺以在凹槽中再生长另一半导体材料。因此，半导体条带24由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带24由硅锗、硅碳、或III-V族化合物半导体材料形成。
STI区域22可以包括衬里氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬里氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的沉积氧化硅层。STI区域22还可以包括在衬里氧化物之上的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。
参考图2，STI区域22被凹陷，以使得半导体条带24的顶部部分突出高于STI区域22的剩余部分的顶表面22A以形成突出的鳍24’。相应的工艺在图22所示的工艺流程200中被示出为工艺204。可以使用干法刻蚀工艺来执行刻蚀，其中使用NF3和NH3作为刻蚀气体。在刻蚀工艺期间，可生成等离子体。还可包括氩。根据本公开的替代实施例，使用湿法刻蚀工艺来执行对STI区域22的凹陷。例如，刻蚀化学品可以包括HF。
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图3，虚设栅极堆叠30被形成为在(突出的)鳍24’的顶表面和侧壁上延伸。相应的工艺在图22所示的工艺流程200中被示出为工艺206。虚设栅极堆叠30可以包括虚设栅极电介质32和相应的虚设栅极电介质32之上的虚设栅极电极34。例如，虚设栅极电极34可以使用多晶硅形成，并且还可以使用其他材料。每个虚设栅极堆叠30还可以包括在虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、或其多个层形成。虚设栅极堆叠30可以跨单个或多个突出的鳍24’和/或STI区域22。虚设栅极堆叠30还具有与突出的鳍24’的长度方向垂直的长度方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。相应的工艺在图22所示的工艺流程200中也被示出为工艺206。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅之类的(一种或多种)电介质材料形成，并且可以具有单层结构、或者包括多个电介质层的多层结构。
然后执行蚀刻步骤以蚀刻突出的鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，产生图4中所示的结构。相应的工艺在图22所示的工艺流程200中被示出为工艺208。凹陷可以是各向异性的，并且因此鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分被保护，并且不被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。由被蚀刻的突出的鳍24’和半导体条带24留下的空间被称为凹槽40。凹槽40位于虚设栅极堆叠30的相反侧。
接下来，如图5所示，通过在凹槽40中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)42。相应的工艺在图22所示的工艺流程200中被示出为工艺210。根据所得到的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当得到的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当得到的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其的组合或多个层。在凹槽40填充有外延区域42之后，外延区域42的进一步外延生长使外延区域42水平扩展，并且可以形成小平面。外延区域42的进一步生长还可以使相邻的外延区域42彼此合并。可生成空隙(气隙)44。根据本公开的一些实施例，当外延区域42的顶表面仍然是波浪形时、或者当合并的外延区域42的顶表面变为平面时，可以完成外延区域42的形成，这通过如图6所示在外延区域42上进一步生长来实现。
在外延步骤之后，外延区域42可以进一步注入有p型或n型杂质以形成源极和漏极区域，其也使用参考标号42来表示。根据本公开的替代实施例，当外延区域42在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。
图7示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺在图22所示的工艺流程200中被示出为工艺212。CESL 46可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 48可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 48可以由含氧电介质材料形成，其可以是基于氧化硅的电介质材料，例如氧化硅(例如使用原硅酸四乙酯(TEOS)作为工艺气体而形成)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。可以执行平坦化工艺(例如化学机械抛光(CMP)工艺或机械研磨工艺)以使ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。
接下来，用包括金属栅极电极54和栅极电介质52的替换栅极堆叠56来替换包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30，如图8A-图8B所示。相应的工艺在图22所示的工艺流程200中被示出为工艺214。在形成替换栅极堆叠56时，首先在一个或多个蚀刻工艺中去除如图7所示的硬掩模层36、虚设栅极电极34和虚设栅极电介质32，在栅极间隔件38之间形成沟槽/开口。突出的半导体鳍24’的顶表面和侧壁暴露于所得的沟槽。
接下来，如图8A和图8B所示，分别示出了透视图和截面图，形成替换栅极电介质层52，其延伸到栅极间隔件38之间的沟槽中。图8B示出了如图8A所示的横截面8B-8B。STI区域的顶表面22A和底表面22B在图8B中示出，以显示所示特征相对于STI区域的位置的位置。根据本公开的一些实施例，每个栅极电介质层52包括界面层(IL)作为其下部部分，其接触相应的突出的鳍24’的暴露表面。IL可以包括诸如氧化硅层之类的氧化物层，其是通过突出的鳍24’的热氧化、化学氧化工艺、或沉积工艺形成的。栅极电介质层52还可包括形成在IL之上的高k电介质层。高k电介质层可以包括高k电介质材料，例如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层形成为共形层，并且在突出的鳍24’的侧壁以及栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，高k电介质层使用ALD或CVD形成。
进一步参考图8A和图8B，在栅极电介质52之上形成栅极电极54。栅极电极54包括堆叠的导电层。堆叠的导电层未单独示出，但堆叠的导电层可以彼此区分。可以使用诸如ALD或CVD之类的(一种或多种)共形沉积方法来执行堆叠的导电层的沉积。堆叠的导电层可以包括扩散阻挡层以及扩散阻挡层之上的一个(或多个)功函数层。扩散阻挡层可以由氮化钛(TiN)形成，其可以(或可以不)掺杂有硅。功函数层确定栅极的功函数，并且包括至少一层、或由不同材料形成的多层。根据相应的FinFET是n型FinFET还是p型FinFET来选择功函数层的材料。例如，当FinFET是n型FinFET时，功函数层可以包括TaN层以及TaN层之上的钛铝(TiAl)层。当FinFET是p型FinFET时，功函数层可以包括TaN层以及TaN层之上的TiN层。在沉积(一个或多个)功函数层之后，形成阻挡(胶)层，其可以是另一TiN层。阻挡层可以完全填充或可以不完全填充由去除的虚设栅极堆叠留下的沟槽。
沉积的栅极电介质层和导电层被形成为延伸到沟槽中的共形层，并且包括ILD 48之上的一些部分。接下来，如果阻挡层未完全填充沟槽，则沉积金属性材料以填充剩余的沟槽。金属性材料例如可以由钨或钴形成。随后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，从而去除栅极电介质层、堆叠的导电层和金属性材料在ILD 48之上的部分。结果，形成栅极电极54和栅极电介质52。栅极电极54和栅极电介质52统称为替换栅极堆叠56。替换栅极堆叠56、栅极间隔件38、CESL 46和ILD 48的顶表面此时可以基本共面。
图8A和图8B还示出了根据一些实施例的(自对准)硬掩模58的形成。相应的工艺在图22所示的工艺流程200中被示出为工艺216。硬掩模58的形成可以包括：执行蚀刻工艺以使栅极堆叠56凹陷，从而在栅极间隔件38之间形成凹槽，用电介质材料填充凹槽，然后执行平坦化工艺(例如CMP工艺或机械研磨工艺)以去除电介质材料的多余部分。硬掩模58可以由氮化硅、氧氮化硅、氧碳氮化硅等形成。
图9A和图9B分别示出了形成源极/漏极接触开口60的透视图和截面图。相应的工艺在图22所示的工艺流程200中被示出为工艺218。接触开口60的形成包括蚀刻ILD 48以暴露CESL 46的下面的部分，然后蚀刻CESL 46的暴露部分以露出外延区域42。根据本公开的一些实施例，如图9A所示，栅极间隔件38通过ILD 48的一些剩余部分与最近的接触开口60间隔开。根据其他实施例，栅极间隔件或CESL 46的侧壁暴露于接触开口60。
参考图10A和图10B，形成硅化物区域66和源极/漏极接触插塞70。根据一些实施例，例如使用物理气相沉积(PVD)或类似方法来沉积金属层62(例如钛层或钴层，图10B)。金属层62是共形层，并且延伸到源极/漏极区域42的顶表面以及ILD 48和CESL 46的侧壁上。然后沉积金属氮化物层(例如氮化钛层)64作为帽盖层。然后执行退火工艺以形成源极/漏极硅化物区域66，如图10A和图10B所示。相应的工艺在图22所示的工艺流程200中被示出为工艺220。接下来，将诸如钴、钨等之类的金属性材料68填充到接触开口的其余部分中。然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除金属层62和金属性材料的多余部分，留下接触插塞70。相应的工艺在图22所示的工艺流程200中也被示出为工艺220。
参考图11，沉积蚀刻停止层72。相应的工艺在图22所示的工艺流程200中被示出为工艺222。蚀刻停止层72可以由诸如SiN、SiCN、SiC、SiOCN等之类的含硅材料形成。形成方法可以包括PECVD、ALD、CVD等。
接下来，参考图12A，执行注入工艺74。相应的工艺在图22所示的工艺流程200中被示出为工艺224。在注入工艺中，注入可改变金属区域68的蚀刻特性的掺杂剂，如将在后面详细讨论。根据一些实施例，掺杂剂包括Ge、Xe、Ar、Si或其组合。注入能量被选择为在不过高且不过低的范围内。如果注入能量太高，则掺杂剂可能穿透蚀刻停止层72、ILD 48和CESL46并到达源极/漏极区域42。这可能以不可控制的方式不利地改变所得FinFET的属性。此外，掺杂剂可能延伸到金属区域68中过深。这将导致所得凹槽82(图15)过深，而无法实现注入的目的。如果注入能量过低，则掺杂剂不能足够地延伸到金属区域68中，再次使凹槽82(图16)难以横向扩展，因为凹槽82在过浅时难以横向扩展。根据一些实施例，可以以约2keV和约50keV之间的范围内的能量来执行注入。还选择掺杂剂的剂量，使它不会过高而过多地改变蚀刻停止层、注入的ILD 48、CESL 46的特性，并且不会过低而不充分地改变金属区域68的注入部分的蚀刻特性。根据一些实施例，剂量在约1E14/cm2和1E16/cm2之间的范围内。注入可被垂直地执行，或者倾斜小于约60度的倾斜角。在注入期间，晶圆10可被冷却或加热，或者可处于室温。例如，在注入期间温度可以在约-100℃和约500℃之间的范围内。
在图12A和图12B中，蚀刻停止层72以虚线描绘以表示可以在注入工艺74之前或之后形成蚀刻停止层72。因此，当执行注入工艺74时，可能或可能未形成蚀刻停止层72。
参考图12A，作为注入的结果，在金属区域68中形成掺杂区域76A，并且在诸如ILD48、栅极间隔件38和硬掩模58之类的电介质层中形成掺杂区域76B。在整个描述中，掺杂区域76A和76B统称为掺杂区域76。掺杂区域76B的顶表面被描绘为低于掺杂区域76A的顶表面，以示出掺杂剂更可能堆积在金属区域68的顶表面。应当理解，后续工艺可以包括退火工艺，其使掺杂区域76A和76B向外扩散。因此，掺杂区域76A和76B的位置和深度可由于注入物质的扩散而在退火之前/之后改变。然而，掺杂区域76A和76B实际上可延伸穿过蚀刻停止层72的整个厚度。所示的掺杂区域76A和76B因此可以代表具有相对高浓度的区域，例如浓度小于相应的峰值浓度值，其差异小于两个阶(order)(或可能三个阶)。掺杂剂穿过蚀刻停止层72。可以理解，掺杂区域76B在栅极间隔件38中的部分和在硬掩模58中的部分中的哪一者延伸地更深取决于栅极间隔件38和硬掩模58的密度值的比较，并且掺杂区域在较致密的材料中延伸地较浅。因此，栅极间隔件38中的掺杂区域76B的部分具有与硬掩模58中的部分类似的深度。此外，栅极间隔件38中的掺杂区域76B的部分的底部可以高于、齐平于、或低于硬掩模58中的掺杂区域76B的部分的底部。在图12A和图12B中，示出了掺杂区域76A和76B的可能的顶表面。与蚀刻停止层72的顶表面齐平的顶表面76BT和76AT表示其中掺杂区域76A和76B延伸到蚀刻停止层的顶表面的实施例。此外，如图18和图19所示，在金属区域68和上覆的蚀刻停止层72之间的边界附近，掺杂浓度存在突然变化，而ILD 48和上覆的蚀刻停止层72之间的掺杂浓度存在较小突然变化。还参考图12A和图12B，掺杂区域76A和其相邻的掺杂区域76B之间的边界处的浓度存在突然变化。
由于金属区域68较致密，并且电介质层相对稀疏，因此在电介质层中，掺杂区域76A的深度D1小于掺杂区域76B的深度D2。根据一些实施例，深度D1小于接触插塞70的总厚度T1。此外，深度D2小于CESL46和ILD 48的总厚度T2。例如，比率D1/T1可以在约0.05和约0.2之间的范围内。比率D2/T2可以在约0.1和约1之间的范围内。此外，比率D1/D2可以在约0.05和约0.5之间的范围内。根据一些实施例，深度D1在约1nm和约10nm之间的范围内，并且深度D2在约5nm和约20nm之间的范围内。
根据一些实施例，如图12A所示，在没有任何注入掩模的情况下对晶圆10执行注入，使整个晶圆10经受注入，并且晶圆10的所有表面特征都接受掺杂剂。根据替代实施例，如图12B所示，利用注入掩模75来执行注入，该注入掩模75被形成为掩蔽将不被注入的区域。例如，假设栅极电极54的材料由于在随后的平坦化工艺中使用的浆料而不易于损失或腐蚀，则注入掩模75可覆盖栅极电极54和上覆的硬掩模58，并且可覆盖栅极间隔件38。此外，注入掩模75可以覆盖非晶体管区域。图20示意性地示出了在采用掩模时相对于下面的接触插塞70的注入区域76A和周围的注入区域76B。
由于金属区域68是致密的，因此掺杂剂堆积在金属区域68的顶表面周围(既高于又低于)。此外，掺杂剂可以具有在金属区域68正上方并至少延伸到蚀刻停止层72的下部部分中的一些部分。这使得掺杂区域76A至少延伸到蚀刻停止层72的下部部分中，并且可能延伸到整个蚀刻停止层72中。图18示出了根据一些实施例的金属区域68和蚀刻停止层72中的掺杂剂的分布曲线。该分布曲线是使用二次离子质谱仪(SIMS)在样品晶圆上测量的。X轴示出了从蚀刻停止层72的顶表面并沿图12A中的箭头77A标记的方向测量的深度。Y轴示出了归一化掺杂剂浓度。观察到掺杂区域的峰值掺杂剂浓度在蚀刻停止层72和金属区域68之间的界面处，表明掺杂剂在界面处堆积。此外，在蚀刻停止层72中存在高浓度的掺杂剂，这可能是由于从金属区域68的反向散射引起的。因此，如图12所示，掺杂区域76A被示为延伸到蚀刻停止层72中。根据一些实施例，金属区域68和蚀刻停止层72中的掺杂剂浓度可以在约1E17/cm3和约1E22/cm3之间的范围内。金属区域68和蚀刻停止层72中的峰值掺杂剂浓度可以在约1E20/cm3和约1E22/cm3之间的范围内。
图19示出了根据一些实施例的ILD 48和蚀刻停止层72中的掺杂剂的分布曲线。该分布曲线也是使用SIMS从样品晶圆测量的。X轴示出了从蚀刻停止层72的顶表面并沿图12A中的箭头77B标记的方向测量的深度。Y轴示出了归一化掺杂剂浓度。由于电介质层是相对疏松，因此掺杂区域76B的峰值浓度在ILD 48内部，而不是在蚀刻停止层72和ILD 48之间的界面处。ILD 48中的掺杂剂比掺杂区域76A延伸地更深，但陡度变化较小。根据一些实施例，蚀刻停止层和ILD 48中的掺杂剂浓度可以在约1E17/cm3和约1E22/cm3之间的范围内。蚀刻停止层72和ILD 48中的峰值掺杂剂浓度可以在约1E17/cm3和约1E22/cm3之间的范围内。
根据一些实施例，金属区域68的底部部分的(注入的掺杂剂的)掺杂剂浓度比金属区域68与蚀刻停止层72之间的界面处的峰值掺杂剂浓度低了至少三个数量级(1000倍)。根据一些实施例，金属区域68的底部部分可以没有注入的掺杂剂。根据一些实施例，金属ILD48的底部部分和CESL 46的下面的部分的(注入的掺杂剂的)掺杂剂浓度比ILD 48中的峰值掺杂剂浓度低了至少三个数量级(1000倍)或四个数量级。根据一些实施例，ILD 48的底部部分可以没有注入的掺杂剂。
参考图13，在蚀刻停止层72之上形成ILD 78。相应的工艺在图22所示的工艺流程200中被示出为工艺226。ILD 78的材料和形成方法可以从用于形成ILD 48的相同的候选材料和形成方法中选择。例如，ILD 78可以包括在其中包括硅的氧化硅、PSG、BSG、BPSG等。根据一些实施例，使用PECVD、FCVD、旋涂、或类似方法形成ILD 78。
图14示出了蚀刻ILD 78以形成源极/漏极接触开口80。相应的工艺在图22所示的工艺流程200中被示出为工艺228。根据一些实施例，使用包括C2F6；CF4；SO2；HBr、Cl2和O2的混合物；或HBr、Cl2、O2和CF2的混合物等的工艺气体来蚀刻ILD 78。蚀刻工艺是各向异性的。
接下来，还如图14所示，蚀刻停止层72在各向异性工艺中被蚀刻。相应的工艺在图22所示的工艺流程200中也被示出为工艺228。因此，源极/漏极接触插塞70暴露于源极/漏极开口80。蚀刻停止层72可以使用诸如CF4、O2和N2的混合物；NF3和O2的混合物；SF6；或SF6和O2的混合物之类的含氟气体来蚀刻。蚀刻可以是各向异性的或各向同性的。因此，蚀刻停止层72中的开口80的部分可以比、或可以不比ILD 78中的开口80的部分更宽。
参考图15，使用侵蚀金属区域68的蚀刻剂来执行各向同性蚀刻工艺。相应的工艺在图22所示的工艺流程200中被示出为工艺230。因此，在金属区域68中形成凹槽(开口)82。凹槽82包括三个部分：较大朝上碗状凹槽、较大朝上碗状凹槽之上的较小朝下碗状凹槽、以及较小朝下碗状凹槽之上的通孔。较大朝上碗状凹槽具有弯曲的底表面。较小朝下碗状凹部具有弯曲的顶表面。通孔具有基本笔直的边缘。蚀刻可以包括干法蚀刻工艺或湿法蚀刻工艺。此外，选择蚀刻化学品以不蚀刻ILD 78和蚀刻停止层72(但可以蚀刻蚀刻停止层72的包含掺杂剂的部分)。还响应于用于形成掺杂区域76A的掺杂剂来选择蚀刻化学品，使得金属区域68中的掺杂区域76A具有比金属区域68的未掺杂部分更高的蚀刻速率。例如，当使用干法蚀刻工艺时，蚀刻气体可以包括O2、Ar、C4F6等。当使用湿法蚀刻工艺时，蚀刻溶液可以包括去离子(DI)水、苯并三唑(BTA)、HF等。掺杂区域76A的蚀刻速率与金属区域68的未掺杂(或较少掺杂)底部部分的蚀刻速率之比大于1.0，并且可以在约1和约5的范围内。
由于掺杂区域76A的蚀刻速率高于金属区域68的下面的未掺杂(或掺杂较少)部分，因此在金属区域68的掺杂剂浓度较高的表面部分中，蚀刻初始地较快。当凹槽延伸到金属区域68的掺杂剂浓度降低的下部部分中时，向下的蚀刻速率开始降低。另一方面，横向蚀刻率随着横向蚀刻的进行而未降低，因此新蚀刻的部分具有与先前蚀刻的部分相同的掺杂剂浓度。根据一些实施例，凹槽82的横向延伸距离L1可以在约1nm和约15nm之间的范围内，并且凹槽82的深度D3可以在约1nm和约20nm之间的范围内。比率L1/D3大于0.5，并且可以大于约1。比率L1/D3还可以在约0.5和约1.5之间的范围内。
进一步参考图15，由于掺杂剂可以从金属区域68反向散射回蚀刻停止层72中并且至少堆积在蚀刻停止层72的底部部分中，因此可以在各向同性蚀刻工艺中蚀刻金属区域68正上方的蚀刻停止层72的部分，并且开口80横向地延伸到蚀刻停止层72中而形成开口部分80’。根据一些实施例，开口部分80’在蚀刻停止层72的底部部分中，而蚀刻停止层72的顶部部分未在各向同性蚀刻中被横向凹陷，如图15所示。根据替代实施例，开口部分80’还延伸到蚀刻停止层72的顶部部分中。根据一些实施例，开口部分80’的横向延伸距离L2可以在约0.5nm和约3nm之间的范围内。由于蚀刻剂被选为特定地蚀刻金属区域76A，而不是为了横向延伸蚀刻停止层72，因此比率L2/L1小于1.0，并且可以在约0.05和约0.5的范围内。
根据其他实施例，例如，当蚀刻停止层72是在注入工艺74之后形成时(图12A和图12B)，蚀刻停止层72中掺杂剂很少或没有掺杂剂，并且未形成开口部分80’。
图15还示出了根据一些实施例的栅极接触开口84的形成，其通过蚀刻ILD 78、蚀刻停止层72和硬掩模58来形成。相应的工艺在图22所示的工艺流程200中被示出为工艺232。在图16和图17所示的以下讨论的示例实施例中，共享共用金属填充工艺来形成栅极接触插塞87和源极/漏极接触插塞86。可以理解，栅极接触插塞87还可以在形成源极/漏极接触插塞86之前或之后形成。因此，图21所示的工艺流程所示的工艺232被描绘为虚线框，以表明它可以在、或可以不在此时执行。
图16示出了金属性材料85的沉积，其可以使用PVD、CVD、电镀、其组合等来沉积。相应的工艺在图22所示的工艺流程200中被示出为工艺234。金属性材料85可以包括钨、钴、钼、铜、或它们的合金。此外，金属性材料85可以与金属区域68的材料不同。例如，当金属区域68由钴形成、或包括钴时，金属性材料85可以由钨形成、或包括钨。金属性材料85的整体可以是均质的(并且未形成胶层)。金属性材料85可以被填充为具有略高于或低于ILD 78的顶表面的顶表面。
在随后的工艺中，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除金属性材料85的多余部分，从而形成栅极接触插塞87和源极/漏极接触插塞86。相应的工艺在图22所示的工艺流程200中被示出为工艺236。所得到的结构在图17中示出。根据一些实施例，使用酸性浆料来执行CMP。根据其他实施例，使用碱性浆料来执行CMP。根据一些实施例，所选浆料不腐蚀栅极接触插塞87和源极/漏极接触插塞86，但可腐蚀接触插塞70。
接触插塞86包括在ILD 78中的顶部部分86A，并且部分86A具有基本笔直的边缘。底部部分86C在金属区域68中，并且包括部分86C1和部分86C2，部分86C1在接触插塞部分86A正下方，并且部分86C2在部分86A的相反侧并且在ILD 78正下方。从接触插塞86的顶部观察时，部分86C2形成环绕部分86C1的完整环(如图20所示)。此外，接触插塞86包括在蚀刻停止层72中的部分86B，并且接触插塞部分86B还包括部分86B1和部分86B2，部分86B1在接触插塞部分86A正下方，并且部分86B2在部分86B1的相反侧并且在ILD 78正下方。从接触插塞86的顶部观察时，部分86B2形成一个完整的环圈部分86C1(如图20所示)。接触插塞部分86A、86B和86C的尺寸与相应的开口80和凹槽82(图15)相同，因此这里不再重复其形状和尺寸。
根据其他实施例，例如，当蚀刻停止层72是在注入工艺74之后形成时(图12A和图12B)，蚀刻停止层72的掺杂剂很少或没有掺杂剂，并且未形成部分86B2。
栅极接触插塞87和源极/漏极接触插塞86是无胶层接触插塞，未形成将金属性材料85(图16)黏附到ILD 78的胶层。因此，由于接触插塞87/86对ILD 78和蚀刻停止层72的较差黏附，可能存在将接触插塞87/86和ILD 78与蚀刻停止层72分开的缝隙(未示出)。用于金属性材料85的平坦化的浆料可能穿过缝隙。如果没有扩展部分86C，或者扩展部分86C不够大，则浆料88可到达金属区域68。根据一些实施例，金属区域68由与接触插塞87和86的材料(例如钨)不同的材料(例如钴)形成。根据一些实施例，接触插塞87和86可以不受浆料(其可以是酸性的)的腐蚀，而金属区域68可遭受浆料88的腐蚀。利用扩大的接触延伸部分86C，阻止浆料到达金属区域68，并至少减少腐蚀，并且可能被消除腐蚀。
图21示出了根据凹陷深度(例如图15中的D3)的横向凹陷距离(例如图15中的L1)。点90是通过在没有用于掺杂掺杂剂的注入工艺的情况下形成开口80和82(图15)而获得的实验结果。点92是通过在经由注入锗而执行注入工艺情况下形成开口80和82而获得的实验结果。结果表明，当凹陷深度为10nm时，在采用本公开的实施例时，横向凹陷距离增加约50％。线94和96是根据凹陷深度的侧向凹陷距离的预期曲线。
本公开的实施例具有一些有利特征。通过注入下层接触插塞的顶部部分，提高了下层接触插塞的顶部部分和相应下部部分之间的蚀刻选择性。在凹陷下层接触插塞以形成上层接触插塞时，增加了横向凹陷，而未增加垂直凹陷。因此，所得的上层接触插塞的底部部分被横向扩展，并且具有提高的阻挡浆料的能力，浆料可能引起下层接触插塞的腐蚀。
根据本公开的一些实施例，一种方法包括：形成金属性特征；在金属性特征之上形成蚀刻停止层；用掺杂剂注入金属性特征；在蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻电介质层和蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻金属性特征，并在金属性特征中形成第二开口，其中第二开口与第一开口接合；以及用金属性材料填充第一开口和第二开口以形成接触插塞。在一个实施例中，在注入中，注入选自由Ge、Xe、Ar、Si、及其组合组成的组的元素。在一个实施例中，在注入中，注入锗。在一个实施例中，在注入金属性特征中，金属性特征的顶部分部被注入，并且金属性特征的底部部分未被注入。在一个实施例中，金属性特征被形成在附加电介质层中，并且其中附加电介质层的顶部部分被注入，并且附加电介质层的底部部分未被注入。在一个实施例中，注入是在形成蚀刻停止层之后被执行的，并且掺杂剂穿过蚀刻停止层。在一个实施例中，注入是在形成蚀刻停止层之前被执行的。在一个实施例中，第一蚀刻工艺包括各向异性蚀刻工艺。在一个实施例中，第二蚀刻工艺包括各向同性蚀刻工艺。
根据本公开的一些实施例，一种结构包括：第一电介质层；金属性特征，在第一电介质层中，其中金属性特征的上部部分包括具有第一掺杂剂浓度的掺杂剂，并且金属性特征的下部部分具有第二掺杂剂浓度的掺杂剂，该第二掺杂剂浓度小于第一掺杂剂浓度；第二电介质层，在金属性特征之上；以及接触插塞，包括穿过第二电介质层的第一部分；和金属性特征中的第二部分，其中第二部分横向地延伸超过第一部分的边缘，并且第二部分的底部在金属性特征的上部部分中。在一个实施例中，掺杂剂包括锗。在一个实施例中，下部部分基本上没有掺杂剂。在一个实施例中，该结构还包括蚀刻停止层，在金属性特征和第二电介质层之间，并且接触插塞还包括在蚀刻停止层中的第三部分。在一个实施例中，接触插塞的第三部分包括：第一子部分，在接触插塞的第一部分的正下方并且与接触插塞的第一部分重叠；以及第二子部分，形成环绕第一子部分的环，其中第二部分横向延伸超过接触插塞的第一部分的边缘。在一个实施例中，第二子部分的高度小于蚀刻停止层的厚度。在一个实施例中，蚀刻停止层还包括掺杂剂。在一个实施例中，金属性特征包括钴，并且接触插塞包括钨，并且钨与金属性特征和第二电介质层实体接触。
根据本公开的一些实施例，一种结构包括：源极/漏极区域；硅化物区域，在源极/漏极区域之上并与源极/漏极区域接触；第一层间电介质；第一接触插塞，在硅化物区域之上并与硅化物区域接触，并且第一接触插塞在第一层间电介质中；蚀刻停止层，在第一接触插塞之上并与第一接触插塞接触；第二层间电介质，在蚀刻停止层之上并与蚀刻停止层接触；以及第二接触插塞，包括：在第二层间电介质中的第一部分；在蚀刻停止层中的第二部分，其中至少第二部分的下部部分横向地延伸超过第一部分的边缘；以及延伸到第一接触插塞中的第三部分，其中第三部分横向延伸超过第二部分的边缘。在一个实施例中，第一接触插塞的上部部分和蚀刻停止层包括掺杂剂，并且第三部分和至少第二部分的下部部分两者在掺杂剂中。在一个实施例中，第二接触插塞的第二部分的上部部分的边缘与第一部分的边缘齐平。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于形成半导体器件的方法，包括：形成金属性特征；在所述金属性特征之上形成蚀刻停止层；用掺杂剂注入所述金属性特征；在所述蚀刻停止层之上形成电介质层；执行第一蚀刻工艺以蚀刻所述电介质层和所述蚀刻停止层，以形成第一开口；执行第二蚀刻工艺以蚀刻所述金属性特征，并在所述金属性特征中形成第二开口，其中，所述第二开口与所述第一开口接合；以及用金属性材料填充所述第一开口和所述第二开口以形成接触插塞。
示例2是示例1所述的方法，其中，在所述注入中，注入选自由Ge、Xe、Ar、Si、及其组合组成的组的元素。
示例3是示例2所述的方法，其中，在所述注入中，注入锗。
示例4是示例1所述的方法，其中，在注入所述金属性特征中，所述金属性特征的顶部部分被注入，并且所述金属性特征的底部部分未被注入。
示例5是示例1所述的方法，其中，所述金属性特征被形成在附加电介质层中，并且其中，所述附加电介质层的顶部部分被注入，并且所述附加电介质层的底部部分未被注入。
示例6是示例1所述的方法，其中，所述注入是在形成所述蚀刻停止层之后被执行的，并且所述掺杂剂穿过所述蚀刻停止层。
示例7是示例1所述的方法，其中，所述注入是在形成所述蚀刻停止层之前被执行的。
示例8是一种半导体结构，包括：第一电介质层；金属性特征，在所述第一电介质层中，其中，所述金属性特征的上部部分包括具有第一掺杂剂浓度的掺杂剂，并且所述金属性特征的下部部分具有第二掺杂剂浓度的所述掺杂剂，所述第二掺杂剂浓度小于所述第一掺杂剂浓度；第二电介质层，在所述金属性特征之上；以及接触插塞，包括：第一部分，穿过所述第二电介质层；以及第二部分，在所述金属性特征中，其中，所述第二部分横向地延伸超过所述第一部分的边缘，并且所述第二部分的底部在所述金属性特征的上部部分中。
示例9是示例8所述的结构，其中，所述掺杂剂包括锗。
示例10是示例8所述的结构，其中，所述下部部分基本上没有所述掺杂剂。
示例11是示例8所述的结构，还包括：蚀刻停止层，在所述金属性特征和所述第二电介质层之间，并且所述接触插塞还包括在所述蚀刻停止层中的第三部分。
示例12是示例11所述的结构，其中，所述接触插塞的所述第三部分包括：第一子部分，在所述接触插塞的第一部分的正下方并且与所述接触插塞的第一部分重叠；以及第二子部分，形成环绕所述第一子部分的环，其中，所述第二部分横向延伸超过所述接触插塞的第一部分的边缘。
示例13是示例12所述的结构，其中，所述第二子部分的高度小于所述蚀刻停止层的厚度。
示例14是示例11所述的结构，其中，所述第三部分包括具有圆形顶表面的部分。
示例15是示例11所述的结构，其中，所述蚀刻停止层还包括所述掺杂剂。
示例16是示例8所述的结构，其中，所述第二部分包括圆形底表面，该圆形底表面从所述金属性特征的顶表面延伸到所述金属性特征中。
示例17是示例8所述的结构，其中，所述金属性特征包括钴，并且所述接触插塞包括钨，并且所述钨与所述金属性特征和所述第二电介质层实体接触。
示例18是一种半导体结构，包括：源极/漏极区域；硅化物区域，在所述源极/漏极区域之上并与所述源极/漏极区域接触；第一层间电介质；第一接触插塞，在所述硅化物区域之上并与所述硅化物区域接触，并且所述第一接触插塞在所述第一层间电介质中；蚀刻停止层，在所述第一接触插塞之上并与所述第一接触插塞接触；第二层间电介质，在所述蚀刻停止层之上并与所述蚀刻停止层接触；以及第二接触插塞，包括：第一部分，在所述第二层间电介质中；第二部分，在所述蚀刻停止层中，其中，至少所述第二部分的下部部分横向地延伸超过所述第一部分的边缘；以及第三部分，延伸到所述第一接触插塞中，其中，所述第三部分横向延伸超过所述第二部分的边缘。
示例19是示例18所述的结构，其中，所述第一接触插塞的上部部分和所述蚀刻停止层包括掺杂剂，并且所述第三部分和至少所述第二部分的下部部分两者在所述掺杂剂中。
示例20是示例18所述的结构，其中，所述第二接触插塞的第二部分的上部部分的边缘与所述第一部分的边缘齐平。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
形成金属性特征；
在所述金属性特征之上形成蚀刻停止层；
用掺杂剂注入所述金属性特征；
在所述蚀刻停止层之上形成电介质层；
执行第一蚀刻工艺以蚀刻所述电介质层和所述蚀刻停止层，以形成第一开口；
执行第二蚀刻工艺以蚀刻所述金属性特征，并在所述金属性特征中形成第二开口，其中，所述第二开口与所述第一开口接合；以及
用金属性材料填充所述第一开口和所述第二开口以形成接触插塞。
2.根据权利要求1所述的方法，其中，在所述注入中，注入选自由Ge、Xe、Ar、Si、及其组合组成的组的元素。
3.根据权利要求2所述的方法，其中，在所述注入中，注入锗。
4.根据权利要求1所述的方法，其中，在注入所述金属性特征中，所述金属性特征的顶部部分被注入，并且所述金属性特征的底部部分未被注入。
5.根据权利要求1所述的方法，其中，所述金属性特征被形成在附加电介质层中，并且其中，所述附加电介质层的顶部部分被注入，并且所述附加电介质层的底部部分未被注入。
6.根据权利要求1所述的方法，其中，所述注入是在形成所述蚀刻停止层之后被执行的，并且所述掺杂剂穿过所述蚀刻停止层。
7.根据权利要求1所述的方法，其中，所述注入是在形成所述蚀刻停止层之前被执行的。
8.一种半导体结构，包括：
第一电介质层；
金属性特征，在所述第一电介质层中，其中，所述金属性特征的上部部分包括具有第一掺杂剂浓度的掺杂剂，并且所述金属性特征的下部部分具有第二掺杂剂浓度的所述掺杂剂，所述第二掺杂剂浓度小于所述第一掺杂剂浓度；
第二电介质层，在所述金属性特征之上；以及
接触插塞，包括：
第一部分，穿过所述第二电介质层；以及
第二部分，在所述金属性特征中，其中，所述第二部分横向地延伸超过所述第一部分的边缘，并且所述第二部分的底部在所述金属性特征的上部部分中。
9.根据权利要求8所述的结构，其中，所述掺杂剂包括锗。
10.一种半导体结构，包括：
源极/漏极区域；
硅化物区域，在所述源极/漏极区域之上并与所述源极/漏极区域接触；
第一层间电介质；
第一接触插塞，在所述硅化物区域之上并与所述硅化物区域接触，并且所述第一接触插塞在所述第一层间电介质中；
蚀刻停止层，在所述第一接触插塞之上并与所述第一接触插塞接触；
第二层间电介质，在所述蚀刻停止层之上并与所述蚀刻停止层接触；以及
第二接触插塞，包括：
第一部分，在所述第二层间电介质中；
第二部分，在所述蚀刻停止层中，其中，至少所述第二部分的下部部分横向地延伸超过所述第一部分的边缘；以及
第三部分，延伸到所述第一接触插塞中，其中，所述第三部分横向延伸超过所述第二部分的边缘。
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