JP2006165454A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】層間絶縁膜に設けられた接続孔内に設けられるバリア膜のカバレッジ不良を防止し、配線信頼性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上に設けられた下層配線１５上に層間絶縁膜１７を形成し、層間絶縁膜１７に接続孔１８を形成する第１工程と、下層配線１５の表面側の接続孔１８の底部となる領域に、下層配線１５を構成する第１の金属材料と当該第１の金属材料とは異なる第２の金属材料とからなる合金層３１を形成する第２工程と、合金層３１をスパッタエッチングする第３工程と、接続孔１８に下層配線１５に達する状態のヴィアを形成する第４工程とを有することを特徴とする半導体装置の製造方法および半導体装置である。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、銅（Ｃｕ）配線を用いて多層配線構造を形成するのに好適な半導体装置の製造方法および半導体装置に関する。
近年、半導体集積回路装置（ＬＳＩ）の高集積化に伴い、ＬＳＩの高速動作に関して配線プロセス技術が益々重要視されてきている。これは半導体素子の微細化により、配線遅延時間の増大が顕著になってきたためである。この配線遅延時間の増大を抑制するためには、配線抵抗および配線間容量の低減が必要である。
配線抵抗の低減については、従来用いられてきたアルミニウム合金配線と比較して、低抵抗である銅（Ｃｕ）配線が検討されている。また、配線間容量の低減については、層間絶縁膜として従来用いられてきた酸化シリコンと比較して、誘電率の低い絶縁膜（低誘電率膜）が検討されており、Ｃｕ配線と低誘電率膜を用いた多層配線構造の導入が重要であると考えられている。
上述したような多層配線構造は、一般的に、デュアルダマシン法等の溝配線法により形成されている（例えば、非特許文献１参照）。そして、このような多層配線構造において、上下配線を繋ぐ場合にはヴィアを使用するが、一般にヴィアは下層配線側に食い込ませる構造にする場合が多い（例えば、非特許文献２参照）。このような構造は、アンカー構造と呼ばれており、下層配線とヴィアとの接触面積を増やすことで、配線抵抗を低減させている。
G.B.Alers，Electromigration Improvement with PDL TiN(Si) Barrier in Copper Dual Damascene Structure，「INTERNATIONAL RELIABILITY PHYSICS SYMPOSIUM PROCEEEDINGS」（米）IEEE，２００２年 Jason Gill，Investigation of Via-Dominated Multi-Modal Electromigration Failure Distributions in Dual Damascene Cu Interconnects with Discussion of the Statistical Implication ，「INTERNATIONAL RELIABILITY PHYSICS SYMPOSIUM PROCEEEDINGS」（米）IEEE，２００３年
ここで、デュアルダマシン法を用いて、アンカー構造を形成する多層配線構造の製造方法の一例について、図１０を用いて説明する。図１０（ａ）に示すように、基板１１上の層間絶縁膜１２に設けられた配線溝１３にバリア膜１４を介してＣｕからなる下層配線１５が設けられている。この下層配線１５上および層間絶縁膜１２上を覆う状態で、炭窒化シリコン（ＳｉＣＮ）からなるエッチングストッパー膜１６を形成した後、エッチングストッパー膜１６上に、層間絶縁膜１７として、メチルシルセスキオキサン（Methyl Hydrogen Silsesquioxane(ＭＳＱ)）からなる低誘電率膜を形成する。次に、通常のリソグラフィ技術により、層間絶縁膜１７上に接続孔パターンの設けられたレジストマスクＲを形成する。
続いて、図１０（ｂ）に示すように、レジストマスクＲを用いたエッチングにより、層間絶縁膜１７にエッチングストッパー膜１６に達する接続孔１８を形成する。その後、レジストマスクＲを除去する。
次いで、図１０（ｃ）に示すように、通常のリソグラフィ技術により、層間絶縁膜１７上に、配線溝パターンの設けられたレジストマスク（図示省略）を形成した後、このレジストマスクを用いたエッチングにより、層間絶縁膜１７に接続孔１８に連通する状態の配線溝１９を形成する。その後、接続孔１８の底部に露出されたエッチングストッパー膜１６を除去することで、下層配線１５の表面を露出する。
次に、図１１（ｄ）に示すように、Ａｒを用いたスパッタエッチングにより、接続孔１８の底部に露出した下層配線１５の表面側を掘り込むことで、接続孔１８を下層配線１５の内部に達する状態とする。
次いで、図１１（ｅ）に示すように、上記接続孔１８および配線溝１９の内壁を覆う状態で、層間絶縁膜１７上にバリア膜２０を形成する。
次に、図１１（ｆ）に示すように、バリア膜２０の形成された接続孔１８および配線溝１９を埋め込む状態で、バリア膜２０上にＣｕからなる配線材料膜２１を形成する。続いて、熱処理を行うことで、配線材料膜２１中のＣｕの結晶成長を行う。
続いて、図１２に示すように、層間絶縁膜１７の表面が露出するまで、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、上記配線材料膜２１（前記図１（ｆ）参照）およびバリア膜２０を除去することで、配線溝１９に上層配線２２を形成するとともに、接続孔１８にヴィア２３を形成する。これにより、ヴィア２３が下層配線１５の内部に達する状態で設けられることで、ヴィア２３が下層配線１５に食い込んだ状態のアンカー構造が形成される。
また、図１０〜図１２を用いて説明した製造方法の他に、次のような製造方法も一般的に行なわれている。まず、図１０（ｃ）を用いて説明したように、接続孔１８の底部のエッチングストッパー膜１６を除去して、下層配線１５の表面側を露出する工程までは、上記製造方法と同様に行う。次に、図１３（ａ）に示すように、配線溝１９および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上に第１のバリア層２０ａを形成する。
次いで、図１３（ｂ）に示すように、Ａｒを用いたスパッタエッチングにより、接続孔１８の底部の第１のバリア層２０ａを除去するとともに、下層配線１５の表面側を掘り込むことで接続孔１８を下層配線１５の内部に達する状態にする。
その後、図１３（ｃ）に示すように、上記配線溝１９および接続孔１８の内壁を覆う状態で、第１のバリア層２０ａ上に第２のバリア層２０ｂを形成することで、第１のバリア層２０ａと第２のバリア層２０ｂとからなるバリア膜２０を形成する。その後の工程は、図１１（ｆ）から図１２を用いて説明した上述した製造方法と同様に行う。
しかし、図１０〜図１２を用いて説明したような半導体装置の製造方法では、図１１（ｄ）を用いて説明した工程において、物理的なスパッタエッチングにより、接続孔１８の底部の下層配線１５の表面側を掘り込むことから、図１１（ｄ）の領域Ｃの拡大図である図１４（ａ）に示すように、下層配線１５の構成材料であるＣｕが接続孔１８の側壁に飛散する。この飛散物１５’はＣｕ単体であることから凝集し易く、凝集することで、接続孔１８の側壁には凹凸が生じる。
このため、図１４（ｂ）に示すように、接続孔１８の内壁を覆う状態でバリア膜２０を形成する場合には、飛散物１５’の凝集による凹凸があることで、バリア膜２０をカバレッジ性よく形成することが困難である。これにより、バリア膜２０のカバレッジ不良による小さなボイドＶの発生およびバリア膜２０と層間絶縁膜１７との密着性の低下が生じていた。
また、接続孔１８の側壁を構成する層間絶縁膜１７は、ＭＳＱからなる低誘電率膜で形成されることで、メチル基を多く含んだ膜構造となっていることから、接続孔１８の加工時のプラズマにより、接続孔１８の側壁に露出したメチル基が破壊される。このため、このダメージを受けた部分は吸湿し易く、飛散したＣｕが酸化し易い傾向にある。これにより、酸化した飛散物１５’上にはバリア膜２０が成長し難いことから、バリア膜２０のカバレッジ不良が発生するという問題も生じていた。
その結果、図１４（ｃ）に示すように、配線溝１９および接続孔１８を埋め込む状態で、バリア膜２０上に配線材料膜２１を形成した後、熱処理を行う工程では、Ｃｕの「吸い上がり」により、密着性が悪い部分または小さなボイドＶ（前記図１４（ｂ）参照）が引き金となり、大きなボイドＶ’が形成されてしまう。これにより、エレクトロマイグレーション（Electro Migration(ＥＭ)）耐性およびストレスマイグレーション（Stress Migration（ＳＭ））耐性が悪化する等、配線の信頼性が悪くなり、さらには導通不良が生じる、という問題が生じていた。このような傾向は、デバイスの微細化により、接続孔１８の径が小さくなるほど、顕著に認められ、深刻な問題となっている。
また、図１３を用いて説明した製造方法では、図１５に示すように、接続孔１８の内壁を覆う状態で第１のバリア層２０ａを成膜した後、下層配線１５の表面側を掘り込むため、第１のバリア層２０ａ上に飛散物１５’が付着した状態となる。このため、接続孔１８の側壁を構成する層間絶縁膜１７には飛散物１５’は付着しないことから、層間絶縁膜１７と第１のバリア層２０ａとの間の密着性の低下は改善される。しかし、第１のバリア層２０ａ上に付着した飛散物１５’の凝集により、第１のバリア層２０ａの表面に凹凸が生じ、第２のバリア層２０ｂのカバレッジ不良が発生する。また、接続孔１８の側壁に露出される層間絶縁膜１７は吸湿し易いため、接続孔１８の内壁を覆う状態で形成される第１のバリア層２０ａは酸化し易い。このため、第１のバリア層２０ａ上に飛散物１５’が付着することで、飛散物１５’が酸化することによっても、第２のバリア層２０ｂが成長し難くなり、第２のバリア層２０ｂのカバレッジ不良が生じていた。
これにより、第２のバリア層２０ｂのカバレッジ不良によるボイドＶの発生および第１のバリア層２０ａと第２のバリア層との密着性の低下が生じる。したがって、このような製造方法であっても、図１０〜図１２を用いて説明した製造方法と比較して、スパッタエッチングの前に第１のバリア層が形成されることで若干の改善はされるものの、上述したような問題が生じていた。
上記課題を解決するために、本発明の半導体装置の第１の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に設けられた配線を覆う状態で、基板上に絶縁膜を形成し、この絶縁膜に接続孔を形成する工程を行う。次に、第２工程では、配線の表面側の接続孔の底部となる領域に、配線を構成する第１の金属材料と第１の金属材料とは異なる第２の金属材料とからなる合金層を形成する工程を行う。続いて第３工程では、合金層をスパッタエッチングする工程を行い、その後の第４工程では、接続孔に配線に達する状態のヴィアを形成する工程を行うことを特徴としている。
このような半導体装置の製造方法によれば、接続孔の底部となる配線の表面側に合金層を形成し、合金層の表面にスパッタエッチングを行うことから、接続孔の側壁に合金が飛散して付着した状態となる。これにより、一般的に合金はＣｕ単体よりも凝集し難いことから、Ｃｕ単体が飛散する場合と比較して、飛散物の凝集により生じる接続孔の側壁の凹凸が抑制される。したがって、接続孔の内壁を覆う状態で層間絶縁膜上にバリア膜を形成する場合に、接続孔の側壁の凹凸によるバリア膜のカバレッジ不良が防止される。これにより、カバレッジ不良によるボイドの発生や、バリア膜と層間絶縁膜との密着性の低下が抑制される。また、合金はＣｕ単体と比較して酸化し難いことから、合金上にバリア膜が十分に成長することによっても、バリア膜のカバレッジ不良が抑制される。
また、上記第３工程において、合金層の表面にスパッタエッチングを行う際、合金層を配線の表面側に残存させる場合には、配線の表面側のヴィアとの接合領域に合金層が設けられた状態となる。これにより、合金層はＥＭ耐性およびＳＭ耐性が高いことから、配線材料のマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることが可能となる。
また、本発明の半導体装置の第２の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に設けられた配線を覆う状態で、基板上に接続孔パターンの設けられたマスクを形成し、このマスクから露出された配線の表面側に、配線を構成する第１の金属材料と当該第１の金属材料とは異なる第２の金属材料とからなる合金層を形成する工程を行う。次に、第２工程では、マスクの除去された配線上または配線上を含むマスク上に、絶縁膜を形成し、この絶縁膜に合金層に達する状態の接続孔を形成する工程を行う。続いて、第３工程では、合金層をスパッタエッチングする工程を行い、その後の第４工程では、接続孔に配線に達する状態のヴィアを形成する工程を行うことを特徴としている。
このような半導体装置の製造方法によれば、接続孔パターンの設けられたマスクから露出された配線の表面側に合金層を形成し、マスクの除去された配線上または配線上を含むマスク上に形成した絶縁膜に合金層に達する状態の接続孔を形成した後、合金層をスパッタエッチングすることから、接続孔の側壁に合金が飛散して付着した状態となる。これにより、一般的に合金はＣｕ単体よりも凝集し難いことから、Ｃｕ単体が飛散する場合と比較して、飛散物の凝集により接続孔の側壁に凹凸が生じることが防止される。したがって、接続孔の内壁を覆う状態で層間絶縁膜上にバリア膜を形成する場合に、接続孔の側壁の凹凸によるバリア膜のカバレッジ不良が防止される。これにより、バリア膜のカバレッジ不良によるボイドの発生や、バリア膜と層間絶縁膜との密着性の低下が防止される。また、合金はＣｕ単体と比較して酸化し難いことから、合金上にバリア膜が十分に成長することによっても、バリア膜のカバレッジ不良が防止される。
また、上記第３工程において、合金層をスパッタエッチングする際、合金層を配線の表面側に残存させる場合には、配線の表面側のヴィアとの接合領域に合金層が設けられた状態となる。これにより、合金層はＥＭ耐性およびＳＭ耐性が高いことから、配線材料のマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることが可能となる。
また、本発明の半導体装置は、基板上に設けられた配線と、配線を覆う状態で基板上に設けられた絶縁膜と、絶縁膜に設けられた接続孔の内部に、配線に達する状態で設けられたヴィアとを備えている。そして、配線の表面側には、配線を構成する第１の金属材料と、第１の金属材料とは異なる第２の金属材料とからなる合金層が、ヴィアとの接合領域に選択的に設けられていることを特徴としている。
このような半導体装置は、上述したような半導体装置の製造方法によって形成される。また、配線の表面側には、ヴィアとの接合領域に選択的に合金層が設けられていることから、配線材料のマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることが可能となる。
以上、説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、カバレッジ不良による小さなボイドの発生や、バリア膜と層間絶縁膜との密着性の低下が防止されるため、接続孔にヴィアを形成した後の熱処理により、ヴィア中に上記ボイドや密着性の低下に起因する大きなボイドの発生が防止される。また、ＥＭ耐性およびＳＭ耐性を向上させることができる。したがって、配線構造の信頼性を向上させることができることから、高性能なＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機、モバイル商品等の性能を著しく向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図３の製造工程断面図によって説明する。本実施形態では、デュアルダマシン法を用いたＣｕと低誘電率膜とからなる多層配線構造の形成方法について説明する。なお、背景技術で説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明する。
図１（ａ）に示すように、トランジスタ等の半導体素子が形成された半導体基板（基板）１１上に、例えばＳｉＯ2からなる層間絶縁膜１２を形成する。その後、この層間絶縁膜１２に配線溝１３を形成し、バリア膜１４を介して例えばＣｕからなる下層配線１５を２００ｎｍの膜厚で形成する。この場合、下層配線１５を構成するＣｕが請求項に記載された第１の金属材料に相当する。
次に、下層配線１５上を含む層間絶縁膜１２上に、プラズマ化学的気相成長（Plasma Enhanced Chemical Vapor Deposition（ＰＥ−ＣＶＤ））法により、例えばＳｉＣＮからなるエッチングストッパー膜１６を５０ｎｍの膜厚で形成する。次に、例えば塗布法またはＣＶＤ法により、エッチングストッパー膜１６上に、例えばＭＳＱからなる層間絶縁膜１７を５００ｎｍの膜厚で形成する。このＭＳＱは比誘電率が３以下のポーラスの低誘電率膜である。
続いて、層間絶縁膜１７上に、例えば化学増幅型ＡｒＦレジストを塗布した後、通常のリソグラフィ技術により、このレジストに例えば直径１４０ｎｍの接続孔パターンを形成することで、レジストマスクＲを形成する。
次に、図１（ｂ）に示すように、このレジストマスクＲをマスクとし、フロロカーボン（ＣＦ）系ガスを用いたプラズマエッチングにより、層間絶縁膜１７にエッチングストッパー膜１６に達する状態の接続孔１８を形成する。ここで、層間絶縁膜１７は、ＭＳＱからなる低誘電率膜で形成されることから、メチル基を多く含んだ膜構造となっており、接続孔１８の加工時のプラズマにより、接続孔１８の側壁に露出したメチル基が破壊される。このため、このダメージを受けた部分は吸湿し易くなっている。
続いて、例えばイオン注入法により、レジストマスクＲをマスクに用いて、下層配線１５を構成するＣｕとは異なる金属材料を、接続孔１８の底部に露出されたエッチングストッパー膜１６を介して、下層配線１５の表面側に導入する。この金属材料が、請求項に記載の第２の金属材料に相当する。これにより、接続孔１８の底部の下層配線１５の表面側に合金層３１が形成される。
ここで、この下層配線１５の表面側に導入する金属材料としては、下層配線１５を構成する金属材料と異なる材料であれば、特に限定されるものではない。ただし、後工程で、接続孔１８の内壁を覆う状態で形成するバリア膜に含まれる金属材料を用いることが好ましい。このような金属材料を用いることで、後工程で、合金層３１をスパッタエッチングする際、合金が接続孔１８の側壁に飛散するが、その後に、この接続孔１８の内壁を覆う状態で、飛散物と同一材料を含むバリア膜を形成することで、背景技術で説明したように、飛散物がＣｕ単体である場合と比較して、層間絶縁膜１７とバリア膜との密着性の低下が防止される。このような金属材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、銀（Ａｇ）、鉛（Ｐｄ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ホウ素（Ｂ）、すず（Ｓｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）がある。
ここでは、下層配線１５の表面側にＴａを導入することとし、ドーズ量５×１０13、加速電圧５ｋｅＶの条件下でイオン注入を行うことで、接続孔１８の底部の下層配線１５の表面側に３０ｎｍの膜厚のＣｕＴａ合金からなる合金層３１を形成する。そして、この合金層３１中の第２の金属材料の割合は、後工程で行うスパッタエッチングの際に、合金層３１から接続孔１８の側壁への飛散物が凝集しないような割合に適宜設定されるものとする。
その後、図１（ｃ）に示すように、例えばＯ2などの酸素系ガスを用いたアッシングにより、レジストマスクＲ（前記図１（ｂ）参照）を除去する。この際、低誘電率膜からなる層間絶縁膜１７へのプラズマダメージを最小限に抑えるため、低圧力条件下で行うことが好ましく、ここでは２．７Ｐａで行うこととする。
次に、図２（ｄ）に示すように、層間絶縁膜１７上に、再び、化学増幅型ＡｒＦレジストを塗布し、通常のリソグラフィ技術により、配線溝パターンの設けられたレジストマスク（図示省略）を形成する。その後、ＣＦ系ガスを用いたドライエッチングにより、層間絶縁膜１７に、接続孔１８に連通する深さ２５０ｎｍの配線溝１９を形成する。その後、上記レジストマスクＲと同様に、Ｏ2系ガスを用いた低圧力条件下でのアッシングにより、このレジストマスクを除去する。
次に、図２（ｅ）に示すように、接続孔１８の底部に露出されたエッチングストッパー膜１６をエッチング除去し、下層配線１５の表面側に設けられた合金層３１を露出する。続いて、有機系洗浄液にて露出した合金層３１の表面を洗浄する。
次いで、図２（ｅ）の領域Ａの拡大図である図２（ｆ）に示すように、Ａｒを用いたスパッタエッチングにより、この合金層３１を２０ｎｍの深さまで掘り込むことで、接続孔１８を下層配線１５の内部に達する状態にする。これにより、下層配線１５の表面側における後工程で接続孔１８に形成するヴィアとの接合領域を清浄化するとともに、合金層３１を掘り込むことで下層配線１５とヴィアとの接触面積が増大するようにする。そして、接続孔１８の底部の下層配線１５の表面側に合金層３１を残存させた状態で上記スパッタエッチングを終了する。
ここで、このスパッタエッチングの際、合金層３１を構成するＣｕＴａ合金は飛散して、接続孔１８の側壁に付着するが、合金であるため、Ｃｕ単体が飛散する場合と比較して、飛散物３１’の凝集が防止され、接続孔１８の側壁は凹凸が抑制された状態となる。また、ＣｕＴａ合金が飛散することで、Ｃｕ単体が飛散する場合と比較して、吸湿した層間絶縁膜１７上に付着しても飛散物３１’の酸化が防止される。
なお、ここでは、接続孔１８の底部の下層配線１５の表面側に合金層３１を残存させることとしたが、本発明はこれに限定されず、このスパッタエッチングにより、合金層３１を全て除去してもよい。ただし、合金層３１を残存させた方が、下層配線１５を構成するＣｕのマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることができるため、好ましい。
次いで、図３（ｇ）に示すように、例えばスパッタリング法またはＣＶＤ法により、配線溝１９（前記図２（ｅ）参照）および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上に、窒化タンタル（ＴａＮ）とＴａとがこの順に積層されたバリア膜２０を１５ｎｍの膜厚で形成する。この際、バリア膜２０は飛散物３１’を覆う状態で接続孔１８の内壁に形成されるが、接続孔１８の側壁は飛散物３１’による凹凸が抑制された状態であり、かつ飛散物３１’の酸化も防止されることから、バリア膜２０の成長が妨げられることなく、接続孔１８の内壁にカバレッジ性よく成膜されるとともに、バリア膜２０の密着性も向上する。
また、飛散物３１’を構成する材料と、バリア膜２０とが同一材料（Ｔａ）を含んでいることで、上述したように、バリア膜２０と層間絶縁膜１７との密着性の低下も防止される。なお、このバリア膜２０は、後工程で、配線溝１９および接続孔１８に形成するＣｕからなる上層配線およびヴィアから、層間絶縁膜１７にＣｕが拡散することを防止する拡散防止膜として機能する。
その後、図３（ｈ）に示すように、例えばスパッタリング法またはＣＶＤ法により、バリア膜２０上にＣｕからなるシード層（図示省略）を形成した後、電界メッキ（ＥＣＰ）法またはＣＶＤ法により、配線溝１９および接続孔１８を埋め込む状態で、バリア膜２０上にＣｕからなる配線材料膜２１を成膜する。その後、Ｃｕを結晶成長させるための熱処理を行う。
続いて、図３（ｉ）に示すように、例えばＣＭＰ法により、層間絶縁膜１７の表面が露出するまで、配線材料膜２１（前記図３（ｈ）参照）およびバリア膜２０を除去することで、配線溝１９に上層配線２２を形成するとともに、接続孔１８にヴィア２３を形成する。この際、上述したように、接続孔１８は下層配線１５の内部に達する状態で形成されることから、この接続孔１８に形成するヴィア２３は下層配線１５の内部に達する状態で設けられ、ヴィア２３が下層配線１５に食い込んだ状態のアンカー構造となる。また、下層配線１５の表面側には、ヴィア２３との接合領域に選択的に合金層３１が設けられた状態となる。
この後の工程は、図１（ａ）を用いて説明したエッチングストッパー膜１６の形成工程から、図３（ｉ）を用いて説明した上層配線２２およびヴィア２３の形成工程までを、繰り返して行うことで多層配線構造を製造する。
このような半導体装置の製造方法および半導体装置によれば、接続孔１８の底部の下層配線１５の表面側にＣｕＴａからなる合金層３１を形成し、合金層３１をスパッタエッチングすることから、接続孔１８の側壁にＣｕＴａ合金からなる飛散物３１’が付着した状態となる。これにより、ＣｕＴａ合金はＣｕよりも凝集し難いため、Ｃｕ単体が飛散する場合と比較して、飛散物３１’の凝集により生じる接続孔１８の側壁の凹凸が抑制される。したがって、接続孔１８の内壁を覆う状態で層間絶縁膜１７上にバリア膜２０を形成する場合に、接続孔１８の側壁の凹凸によるバリア膜２０のカバレッジ不良が防止される。これにより、バリア膜２０のカバレッジ不良によるボイドの発生や、バリア膜２０と層間絶縁膜１７との密着性の低下が防止される。
また、ＣｕＴａ合金はＣｕ単体と比較して酸化し難いため、吸湿し易い層間絶縁膜１７上に飛散物３１’が付着しても、飛散物３１’の酸化は防止される。これにより飛散物３１’上にバリア膜２０が十分に成長することによっても、バリア膜２０のカバレッジ不良が防止される。
したがって、接続孔１８にヴィア２３を形成した後の熱処理により、ヴィア２３中のボイドや、バリア膜２０と層間絶縁膜１７と密着性の低下に起因する大きなボイドの発生が防止される。
また、図３（ｇ）を用いて説明したように、接続孔１８の底部に露出された合金層３１の表面にスパッタエッチングを行う際、合金層３１を残存させることから、下層配線１５の表面側のヴィア２３との接合領域に選択的に合金層３１が設けられた状態となる。これにより、合金層３１はＣｕ単体と比較して、ＥＭ耐性およびＳＭ耐性が高いことから、下層配線１５を構成するＣｕのマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることができる。また、下層配線１５のヴィア２３との接合領域にのみ合金層３１が形成されることで、配線１５の表面側の全域に合金層３１が設けられる場合と比較して、配線抵抗を許容範囲内に抑えた状態で上述したような効果を奏することができる。
以上のことから、ヴィア２３中にボイドを発生させることなく、ＥＭ耐性およびＳＭ耐性を向上させることができるため、配線構造の信頼性を向上させることができることから、高性能なＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機、モバイル商品等の性能を著しく向上させることができる。
さらに、本実施形態によれば、合金層３１を構成するために下層配線１５内に導入する金属材料と、バリア膜２０を構成する金属材料とに同一材料（Ｔａ）を用いていることから、接続孔１８の側壁に付着する飛散物３１’がバリア膜２０と同一材料を含んだ状態となる。これにより、背景技術で説明したＣｕ単体が飛散する場合と比較して、バリア膜２０と接続孔１８の側壁を構成する層間絶縁膜１７との密着性の低下を防止することができる。
また、層間絶縁膜１７に接続孔１８を形成する際のマスクに用いるレジストマスクＲを、イオン注入の際のマスクとしても用いることで、煩雑なリソグラフィ工程を増やすことなく、合金層３１を形成することができるため、生産性にも優れている。
なお、本実施形態では、図１（ｂ）を用いて説明したように、エッチングストッパー膜１６を介して、下層配線１５の表面側に金属材料をイオン注入することとしたが、本発明はこれに限定されず、接続孔１８を形成するとともに、接続孔１８底部のエッチングストッパー膜１６を除去した後、イオン注入を行ってもよい。ただし、この場合には、後工程でバリア膜２０を成膜するまで、接続孔１８底部の合金層３１が露出された状態となり、合金層３１がダメージを受け易いことから、エッチングストッパー膜１６が設けられた状態でイオン注入を行うことが好ましい。また、図２（ｅ）を用いて説明したように、配線溝１９の形成後、接続孔１８の底部のエッチングストッパー膜１６を除去した後に、接続孔１８の底部に露出された下層配線１５の表面にイオン注入を行ってもよい。この場合には、層間絶縁膜１７がマスクとなるため、層間絶縁膜１７にも金属材料が導入された状態となることから、イオン注入量をリーク電流の発生等の問題にはならない量に調整して行うこととする。
（変形例１）
上述した第１実施形態では、スパッタエッチングにより合金層３１を掘り込むことで、接続孔１８に形成するヴィア２３が下層配線１５に食い込んだ状態のアンカー構造を形成する例について説明した。しかし、本発明はこれに限定されず、図４に示すように、接続孔１８を合金層３１の表面に達する状態で形成し、接続孔１８に形成するヴィア２３をアンカー構造としない場合であっても、適用可能である。この場合であっても、接続孔１８の内壁にバリア膜２０を形成する工程の前に、合金層３１の表面に、Ａｒを用いたスパッタエッチングを行うことで合金層３１の表面を清浄化することから、接続孔１８の側壁にＣｕＴａ合金からなる飛散物３１’が付着する。
したがって、このような場合であっても、飛散物３１’の凝集および酸化が抑制されるため、バリア膜２０をカバレッジよく形成することができる。また、下層配線１５の表面側のヴィア２３との接合領域に合金層３１が設けられることで、ＥＭ耐性およびＳＭ耐性も向上させることができる。したがって、第１実施形態と同様の効果を奏することができる。
（第２実施形態）
次に、本発明の半導体装置の製造方法にかかる第２の実施形態について、図５の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。また、図２（ｅ）を用いて説明した層間絶縁膜１７に接続孔１８に連通する状態の配線溝１９を形成した後、接続孔１８の底部のエッチングストッパー膜１６を除去する工程までは、第１実施形態と同様であることとする。
まず、図５（ａ）に示すように、配線溝１９および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上に、例えばＴａＮからなる第１のバリア層２０ａを１０ｎｍの膜厚で形成する。この際、プラズマによるダメージで接続孔１８の側壁を構成する層間絶縁膜１７は吸湿し易いことから、第１のバリア層２０ａは酸化され易い。
次いで、図５（ａ）に示す領域Ｂの拡大図である図５（ｂ）に示すように、Ａｒを用いてスパッタエッチングにより、第１のバリア層２０ａを除去するとともに、合金層３１を２０ｎｍの深さまで掘り込むことで、接続孔１８を下層配線１５の内部に達する状態にする。そして、接続孔１８の底部の下層配線１５の表面側に合金層３１を残存させた状態でスパッタエッチングを終了する。これにより、第１のバリア層２０ａは接続孔１８の側壁のみに残存した状態となる。
ここで、このスパッタエッチングの際、合金層３１を構成するＣｕＴａ合金は飛散して、接続孔１８の側壁を覆う第１のバリア層２０ａ上に飛散物３１’が付着する。この際、飛散物３１’は合金であるため、Ｃｕ単体が飛散する場合と比較して、飛散物３１’の凝集が防止され、接続孔１８の側壁は凹凸が抑制された状態となる。また、ＣｕＴａ合金が飛散することで、酸化した第１のバリア層２０ａ上に付着したとしても、Ｃｕ単体が飛散する場合と比較して、飛散物３１’の酸化も防止される。
次いで、図５（ｃ）に示すように、例えばスパッタリング法またはＣＶＤ法により、第１のバリア層２０ａが形成された配線溝１９（前記図５（ｂ）参照）および接続孔１８の内壁を覆う状態で、第１のバリア層２０ａ上に、例えばＴａからなる第２のバリア層２０ｂを５ｎｍの膜厚で形成する。これにより、第１のバリア層２０ａと第２のバリア層２０ｂとで構成されたバリア膜２０が形成される。ただし、接続孔１８の底部は第２のバリア層２０ｂのみが設けられた状態となる。
ここで、第２のバリア層２０ｂは、第１実施形態で説明したバリア膜２０と同様に、合金層３１を構成する第２の金属材料と同一の金属材料を含むことが好ましく、ここでは、上記第２の金属材料としてＴａを用いていることから、第２のバリア層２０ｂは、Ｔａで構成されることとする。このような材料を選択することで、第１のバリア層２０ａに付着する合金層３１からの飛散物３１’と、第１のバリア層２０ａ上に形成される第２のバリア層２０ｂとが同一材料を含むことから、背景技術で説明した飛散物がＣｕ単体である場合と比較して、第１のバリア層２０ａと第２のバリア層２０ｂとの密着性の低下が防止される。
さらに、接続孔１８の側壁は飛散物３１’による凹凸が抑制された状態であり、かつ飛散物３１’の酸化も防止されることから、第２のバリア層２０ｂの成長が妨げられることなく、接続孔１８の内壁を覆う状態で第１のバリア層２０ａを介して、カバレッジ性よく成膜することが可能となる。
この後の工程は、図３（ｈ）〜図３（ｉ）を用いて説明した第１実施形態と同様に行い、バリア膜２０を介して、配線溝１９に上層配線２２を形成するとともに、接続孔１８にヴィア２３を形成する。
このような半導体装置の製造方法および半導体装置であっても、接続孔１８の内壁を覆う状態で第１のバリア層２０ａを形成した後、接続孔１８の底部の下層配線１５の表面側にＣｕＴａ合金からなる合金層３１を形成し、第１のバリア層２０ａとともに合金層３１をスパッタエッチングする。これにより、接続孔１８の側壁を覆う第１のバリア層２０ａ上に、ＣｕＴａ合金からなる飛散物３１’が付着した状態となることから、ＣｕＴａ合金はＣｕ単体よりも凝集し難く、酸化し難いため、Ｃｕ単体が飛散する場合と比較して、第２のバリア層２０ｂのカバレッジ不良が防止される。
また、下層配線１５の表面側のヴィア２３との接合領域に合金層３１が設けられた状態となることから、下層配線１５を構成するＣｕのマイグレーションが抑制され、ＥＭ耐性およびＳＭ耐性を向上させることができる。したがって、第１実施形態と同様の効果を奏する。
なお、本実施形態では、第１実施形態と同様に、イオン注入法により、Ｔａを接続孔１８の底部の下層配線１５の表面側に導入することで、合金層３１を形成する例について説明した。しかし、本発明はこれに限定されず、図５（ａ）を用いて説明した工程において、上記第１のバリア層２０ａを第２の金属材料を含む状態で形成した後、熱処理を行うことで、第１のバリア層２０ａを構成する第２の金属材料を下層配線１５の表面側に拡散させることで合金層３１を形成してもよい。この際、この熱処理は、下層配線１５に用いるＣｕおよび層間絶縁膜１７の耐熱性を考慮すると、４００℃以下であることが好ましい。
（第３実施形態）
次に、本発明の半導体装置の製造方法にかかる第３の実施形態について、図６の製造工程断面図を用いて説明する。なお、第１実施形態で図１（ａ）を用いて説明したように、下層配線１５上および層間絶縁膜１２上に、例えばＳｉＣＮからなるエッチングストッパー膜１６を形成する工程までは、第１実施形態と同様であることとする。
まず、図６（ａ）に示すように、エッチングストッパー膜１６上に、例えば化学増幅型ＡｒＦレジストを塗布した後、通常のリソグラフィ技術により、後工程で、エッチングストッパー膜１６上の層間絶縁膜に形成する接続孔パターンが設けられたレジストマスクＲ’を形成する。
次いで、図６（ｂ）に示すように、このレジストマスクＲ’をマスクとし、第１実施形態と同様の条件で、イオン注入法により、Ｔａからなる金属材料を、接続孔１８の底部に露出されたエッチングストッパー膜１６を介して、下層配線１５の表面側に導入する。これにより、後工程で形成する接続孔の底部となる下層配線１５の表面側に、合金層３１が３０ｎｍの膜厚で形成される。その後、Ｏ2系ガスを用いたアッシングにより、このレジストマスクＲ’を除去する。
次に、図６（ｃ）に示すように、エッチングストッパー膜１６上に例えばＭＳＱからなる層間絶縁膜１７を形成した後、層間絶縁膜１７上に例えば化学増幅型ＡｒＦレジストを塗布し、通常のリソグラフィ技術により、このレジストに例えば直径１４０ｎｍの接続孔パターンを形成することで、レジストマスクＲ'’を形成する。この際、レジストマスクＲ''の開口部は、合金層３１上となるように調整されることとする。
次に、このレジストマスクＲ’’をマスクとし、ＣＦ系ガスを用いたドライエッチングにより、層間絶縁膜１７にエッチングストッパー膜１６に達する状態の接続孔１８を形成する。その後、Ｏ2系ガスを用いた低圧力条件下でのアッシングにより、このレジストマスクＲ’’を除去する。
この後の工程は、第１実施形態の図２（ｄ）〜図３（ｉ）を用いて説明した工程と同様に行うこととする。すなわち、この層間絶縁膜１７に、接続孔１８に連通する配線溝１９を形成した後、接続孔１８の底部に露出されたエッチングストッパー膜１６を除去し、下層配線１５の表面側に設けられた合金層３１を露出する。その後、有機系洗浄液にて露出した合金層３１の表面を洗浄する。
次いで、この合金層３１を掘り込むことで、接続孔１８を下層配線１５の内部に達する状態にした後、配線溝１９および接続孔１８の内壁を覆う状態で、バリア膜２０を形成し、配線溝１９に上層配線２２を形成するとともに、接続孔１８にヴィア２３を形成する。
このような半導体装置の製造方法および半導体装置であっても、接続孔１８の底部となる下層配線１５の表面側にＣｕＴａからなる合金層３１を形成することから、第１実施形態と同様の効果を奏することができる。
なお、本実施形態では、図６（ｃ）を用いて説明した層間絶縁膜１７に接続孔１８を形成する工程の後、第１実施形態で図２（ｄ）〜図３（ｉ）を用いて説明した工程を行う例について説明した。しかし、本発明はこれに限定されず、図６（ｃ）を用いて説明した工程の後、層間絶縁膜１７に接続孔１８に連通する状態の配線溝を形成し、第２実施形態の図５（ａ）に示すように、配線溝および接続孔１８の内壁を覆う状態で第１のバリア層２０ａを形成してもよい。その後、第１のバリア層２０ａと合金層３１をスパッタエッチングした後、図５（ｃ）に示すように、配線溝および接続孔１８の内壁を覆う状態で第１のバリア層２０ａ上に第２のバリア層２０ｂを形成してもよい。
（変形例２）
なお、上述した第３実施形態では、イオン注入法により合金層３１を形成する例について説明したが、合金層３１を熱処理により形成してもよい。この場合の例について、図７の製造工程断面図を用いて説明する。なお、エッチングストッパー膜１６上に、接続孔パターンの設けられたレジストマスクＲ’を形成する工程までは、第３実施形態と同様であることとする。
まず、図７（ａ）に示すように、レジストマスクＲ’をマスクとして、ＣＦ系ガスを用いたエッチングにより、エッチングストッパー膜１６を除去することで、後工程で、エッチングストッパー膜１６上の層間絶縁膜に形成する接続孔の底部と連通する下層配線１５の表面を露出する。これにより、エッチングストッパー膜１６は、接続孔パターンが設けられた状態となり、後工程で熱処理により下層配線１５の表面側に合金層を形成する際のマスクとなる。
その後、図７（ｂ）に示すように、Ｏ2系ガスによりレジストマスクＲ’（前記図８（ａ）参照）を除去した後、下層配線１５の表面を有機系洗浄液で洗浄する。
次に、図７（ｃ）に示すように、例えばスパッタエッチング法により、下層配線１５上を含むエッチングストッパー膜１６上に、例えばＴａからなる金属含有膜３２を５０ｎｍの膜厚で形成する。続いて、３５０℃で３０分間の熱処理を行うことで、エッチングストッパー膜１６から露出された下層配線１５の表面側にＴａを拡散させることで、ＣｕＴａ合金からなる合金層３１を形成する。この際、この熱処理は、下層配線１５に用いるＣｕの耐熱性を考慮すると、４００℃以下であることが好ましい。また、この熱処理後に合金層３１上に、金属含有膜３２がＴａ膜として残存するように、上記熱処理の温度および金属含有膜３２の膜厚を調整することとする。このＴａ膜が残存することで、後工程で、金属含有膜３２上およびエッチングストッパー膜１６上に層間絶縁膜を形成する際、合金層３１から層間絶縁膜へのＣｕの拡散が防止される。
次いで、図７（ｄ）に示すように、例えばＣＭＰ法により、エッチングストッパー膜１６の表面が露出するまで、金属材料膜３２を除去する。ここで、ＣＭＰ法を用いる理由としては、エッチングストッパー膜１６を構成するＳｉＣＮと、ＴａとはＣＭＰ法による選択性が高いためである。
続いて、図７（ｅ）に示すように、金属材料膜３２上およびエッチングストッパー膜１６上に層間絶縁膜１７を形成する。この後の工程は、第３実施形態と同様に行うこととする。
このような半導体装置の製造方法および半導体装置であっても、接続孔１８の底部となる下層配線１５の表面側にＣｕＴａからなる合金層３１を形成することから、第１実施形態と同様の効果を奏することができる。
（変形例３）
なお、上述した第３実施形態では、イオン注入法により合金層３１を形成する例について説明したが、合金層３１を埋め込み法により形成してもよい。この場合の例について、図８の製造工程断面図を用いて説明する。なお、エッチングストッパー膜１６上にレジストマスクＲ’を形成する工程までは、第３実施形態と同様であることとする。
まず、図８（ａ）に示すように、レジストマスクＲ’をマスクとして、ＣＦ系ガスを用いたエッチングにより、エッチングストッパー膜１６を除去することで、後工程で、エッチングストッパー膜１６上の層間絶縁膜に形成する接続孔の底部と連通する下層配線１５の表面を露出する。
その後、図８（ｂ）に示すように、Ｏ2系ガスによりレジストマスクＲ’（前記図９（ａ）参照）を除去した後、下層配線１５の表面を有機系洗浄液で洗浄する。
次に、図８（ｃ）に示すように、接続孔パターンの設けられたエッチングストッパー膜１６をマスクとして、ウェットエッチングにより、エッチングストッパー膜１６から露出された下層配線１５の表面側に、例えば３０ｎｍの深さの凹部１５ａを形成する。
次いで、図８（ｄ）に示すように、例えばスパッタリング法またはＣＶＤ法により、上記凹部１５ａを埋め込む状態で、エッチングストッパー膜１６上に、下層配線１５を構成するＣｕとＴａとからなる合金層３１を形成する。
次いで、図８（ｅ）に示すように、例えばＣＭＰ法により、下層配線１５および層間絶縁膜１２の表面が露出するまで、合金層３１をおよびエッチングストッパー膜１６（前記図８（ｄ）参照）を除去する。その後、凹部１５ａ内に合金層３１が設けられた状態の下層配線１５上および層間絶縁膜１２上に、再び、例えばＳｉＣＮからなるエッチングストッパー膜１６’を５０ｎｍの膜厚で形成する。これにより、エッチングストッパー膜１６上に合金層３１の研磨残りが生じた場合であっても、エッチングストッパー膜１６を除去し、再びエッチングストッパー膜１６’を形成することで、エッチングストッパー膜１６’上に形成する層間絶縁膜へのＣｕの拡散が防止される。
この後の工程は、第３実施形態と同様に行うこととする。
このような半導体装置の製造方法および半導体装置であっても、接続孔１８の底部となる下層配線１５の表面側にＣｕＴａからなる合金層３１を形成することから、第１実施形態と同様の効果を奏することができる。
以上説明した第１実施形態〜第３実施形態では、下層配線１５および上層配線２２ならびにヴィア２３がＣｕで形成される例について説明したが、本発明はこれに限定されず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）であってもよい。また、バリア膜２０を介して配線溝１９および接続孔１８に上層配線２２およびヴィア２３が形成される例について説明したが、配線およびヴィアが層間絶縁膜中に拡散しないような材料である場合には、バリア膜２０を介さなくてもよい。バリア膜２０が設けられない場合であっても、下層配線１５の表面側の接続孔１８の底部となる領域に合金層３１が設けられることで、接続孔１８の側壁に付着した飛散物３１’の凝集による凹凸が防止されることから、接続孔１８内に配線材料を埋め込む際の埋め込み特性が向上する。
また、上記実施形態では、層間絶縁膜１７がＭＳＱからなる低誘電率膜である例について説明したが、他の低誘電率膜であってもよく、ＳｉＯ2であってもよい。ただし、層間絶縁膜１７にＭＳＱのようなポーラスな低誘電率膜を用いた場合には、層間絶縁膜１７が吸湿し易く、スパッタエッチングの際に接続孔１８の側壁に付着する下層配線材料も酸化し易い傾向にあることから、本発明が好適に適用される。また、接続孔１８の孔径が１５０ｎｍ以下の場合には、接続孔１８の内壁を覆う状態で形成するバリア膜２０のカバレッジ性に問題が出易いことから、本発明が好適に適用される。
また第１実施形態の変形例１は、第２実施形態および第３実施形態ならびに変形例２、変形例３でも適用可能である。
さらに、本発明の具体的な実施例について説明する。
実施例１として、上記第１実施形態で説明した製造方法により、半導体装置を製造した。また、実施例２として、上記第２実施形態で説明した製造方法により、半導体装置を製造した。実施例３として、上記第３実施形態で説明した製造方法により、半導体装置を製造した。また、実施例４として、上記第３実施形態の変形例２で説明した製造方法により、半導体装置を製造した。さらに、実施例５として、上記第３実施形態の変形例３で説明した製造方法により、半導体装置を製造した。
一方、上記実施例に対する比較例１として、背景技術で説明した図１０〜図１２に示す製造方法により半導体装置を製造した。この製造方法は、実施例１の製造方法において、合金層３１を形成しない方法である。
また、上記実施例に対する比較例２として、背景技術で説明した図１３に示す製造方法により半導体装置を製造した。この製造方法は、実施例２の製造方法において、合金層３１を形成しない方法である。
さらに、上記実施例に対する比較例３として、図９に示すような方法により、下層配線１５の表面全域に合金層３１が設けられた半導体装置を製造した。まず、図９（ａ）に示すように、基板１１上の層間絶縁膜１２に設けられた配線溝１３に、バリア膜１４を介してＣｕからなる下層配線１５を２００ｎｍの膜厚で形成した。
次に、図９（ｂ）に示すように、ウェットエッチングにより、下層配線１５の表面側を３０ｎｍの深さで除去した後、下層配線１５上および層間絶縁膜１２上に、ＣｕＴａ合金からなる合金層３１を１００ｎｍの膜厚で形成した。
その後、図９（ｃ）に示すように、ＣＭＰ法により、層間絶縁膜１２が露出するまで、合金層３１を除去し、表面側に合金層３１が設けられた下層配線１５を形成した。この後の工程は、背景技術で説明した図１０〜図１２に示す製造方法により、下層配線１５上の表面側の全域に合金層３１が設けられた半導体装置を製造した。
上述した実施例１〜５および比較例１〜３の半導体装置について、ヴィア２３の形状を確認するとともに、ＥＭ耐性およびＳＭ耐性等の信頼性試験を行った。さらに、抵抗値を測定した。
その結果、実施例１〜５の半導体装置では、ヴィア２３中にボイドの発生は認められず、ＳＭ耐性やＥＭ耐性などの信頼性試験においても、十分な耐性を示すことが確認された。また、配線抵抗については、合金層３１が設けられていない比較例１、２の半導体装置と比較して、２％程度の上昇が確認されたものの、半導体装置として許容可能な範囲であった。
また、比較例１の半導体装置では、ヴィア２３中に、図１４（ｃ）に示すような大きなボイドＶ’が確認され、ＥＭ耐性およびＳＭ耐性の低下が確認された。比較例２の半導体装置では、比較例１の半導体装置と比較して、ヴィア２３中のボイドはやや低減されるものの、ＥＭ耐性およびＳＭ耐性の低下が確認された。比較例３の半導体装置では、ヴィア２３中にボイドは確認されず、ＥＭ耐性およびＳＭ耐性の信頼性試験も、十分な耐性を示すことが確認されたが、配線抵抗は実施例１の半導体装置と比較して３０％以上上昇し、半導体装置として適用不可能であることが確認された。
本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。 本発明の半導体装置の製造方法に係る第１実施形態の変形例１を説明するための断面図である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第３実施形態の変形例２を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第３実施形態の変形例３を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る実施例に対する比較例を説明するための製造工程断面図である。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その３）。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その４）。 従来の半導体装置の製造方法における課題を説明するための断面図である（その１）。 従来の半導体装置の製造方法における課題を説明するための断面図である（その２）。
符号の説明
１１…基板、１５…下層配線、１７…層間絶縁膜、１８…接続孔、２０…バリア膜、３１…合金層、Ｒ，Ｒ’…レジストマスク

Claims (16)

  1. 基板上に設けられた配線を覆う状態で、当該基板上に絶縁膜を形成し、当該絶縁膜に接続孔を形成する第１工程と、
    前記配線の表面側の前記接続孔の底部となる領域に、前記配線を構成する第１の金属材料と当該第１の金属材料とは異なる第２の金属材料とからなる合金層を形成する第２工程と、
    前記合金層をスパッタエッチングする第３工程と、
    前記接続孔に前記配線に達する状態のヴィアを形成する第４工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 前記第２工程では、
    イオン注入法により、前記接続孔の底部となる領域に前記第２の金属材料を導入することで、前記合金層を形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２工程では、
    前記接続孔の内壁を覆う状態で、前記絶縁膜上に前記第２の金属材料を含む金属含有膜を形成した後、熱処理を行い、前記金属含有膜から前記配線の表面側に前記第２の金属材料を拡散させることで、前記合金層を形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第３工程では、
    前記合金層を前記配線の表面側に残存させるように、前記合金層をスパッタエッチングする
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第３工程では、
    前記合金層を掘り込むことで、前記接続孔を前記配線の内部に達する状態にする
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第３工程と前記第４工程の間に、
    前記接続孔の内壁を覆う状態で、前記ヴィアからの前記絶縁膜への金属の拡散を防止するとともに前記第２の金属材料を含むバリア膜を形成する工程を有し、
    前記第４工程では、前記接続孔の内部に前記バリア膜を介して前記ヴィアを形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 基板上に設けられた配線を覆う状態で、当該基板上に接続孔パターンの設けられたマスクを形成し、前記マスクから露出された前記配線の表面側に、前記配線を構成する第１の金属材料と当該第１の金属材料とは異なる第２の金属材料とからなる合金層を形成する第１工程と、
    前記マスクの除去された前記配線上または前記配線上を含む前記マスク上に、絶縁膜を形成し、当該絶縁膜に前記合金層に達する状態の接続孔を形成する第２工程と、
    前記合金層をスパッタエッチングする第３工程と、
    前記接続孔に前記配線に達する状態のヴィアを形成する第４工程とを有する
    ことを特徴とする半導体装置の製造方法。
  8. 前記第１工程では、
    イオン注入法により、前記マスクから露出された前記配線の表面側に前記第２の金属材料を導入することで、前記合金層を形成する
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第１工程では、
    前記配線上を含む前記マスク上に、前記第２の金属材料を含む金属含有膜を形成し、熱処理を行うことで、前記マスクから露出された前記配線の表面側に前記第２の金属材料を拡散させた後、前記マスク上の前記金属含有膜を除去することで、前記合金層を形成する
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  10. 前記第１工程では、
    前記マスクを用いたエッチングにより、前記マスクから露出された前記配線の表面側に凹部を形成した後、当該凹部を前記合金層で埋め込む
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  11. 前記第３工程では、
    前記合金層を前記配線の表面側に残存させるように、前記合金層をスパッタエッチングする
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  12. 前記第３工程では、
    前記合金層を掘り込むことで、前記接続孔を前記配線の内部に達する状態にする
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  13. 前記第３工程と前記第４工程との間に、
    前記接続孔の内壁を覆う状態で前記絶縁膜上に、前記ヴィアからの前記絶縁膜への金属の拡散を防止するとともに前記第２の金属材料を含むバリア膜を形成する工程を有し、
    前記第４工程では、前記接続孔の内部に前記バリア膜を介して前記ヴィアを形成する
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  14. 基板上に設けられた配線と、
    前記配線を覆う状態で前記基板上に設けられた絶縁膜と、
    前記絶縁膜に設けられた接続孔に、前記配線に達する状態で設けられたヴィアとを備えた半導体装置において、
    前記配線の表面側には、前記配線を構成する第１の金属材料と、当該第１の金属材料とは異なる第２の金属材料とからなる合金層が、前記ヴィアとの接合領域に選択的に設けられている
    ことを特徴とする半導体装置。
  15. 前記ヴィアは、前記配線の内部に達する状態で設けられている
    ことを特徴とする請求項１４記載の半導体装置。
  16. 前記ヴィアは、当該ヴィアから前記絶縁膜への金属の拡散を防止するとともに前記第２の金属材料を含むバリア膜を介して、前記接続孔に設けられている
    ことを特徴とする請求項１４記載の半導体装置。

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