JP2007214418A

JP2007214418A - 半導体装置の製造方法

Info

Publication number: JP2007214418A
Application number: JP2006033564A
Authority: JP
Inventors: Keiji Inoue; 啓司井上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-02-10
Filing date: 2006-02-10
Publication date: 2007-08-23

Abstract

【課題】配線の接続抵抗を低減し、かつ、接続信頼性の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、第１導電層４が形成された基板１上に、層間絶縁膜６を形成する工程と、層間絶縁膜６に第１導電層４を露出させる接続孔９を形成する工程と、接続孔９に露出した第１導電層４の表面を酸化して、酸化膜１０を形成する工程と、酸化膜１０を選択的に除去して、第１導電層４の表面を窪ませる工程と、接続孔９内に第２導電層を埋め込む工程とを有する。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、ダマシンプロセスあるいはデュアルダマシンプロセスを採用する半導体装置の製造方法に関する。

ＬＳＩの高集積化および高性能化に伴い、素子の微細化および多層構造化が進んでいる。増大する配線遅延を低減するためには、配線抵抗および容量に影響を与えるパラメータ（配線膜厚）、配線容量に影響を与えるパラメータ（層間膜厚、比誘電率）および配線抵抗に影響を与えるパラメータ（配線抵抗率）などを適切な割合でスケーリングする必要がある。

配線材料は、大きな電圧降下なく電気信号を伝播するために、抵抗率が低いことが望ましい。従来広く用いられているＡｌに対し、抵抗率が低い材料としてＡｕ，Ｃｕ，Ａｇなどが挙げられる。なかでも、Ｃｕは、Ａｌよりも融点が高く、エレクトロマイグレーション現象の活性化エネルギーが大きいことからもＡｌに比べて信頼性が向上することが報告されている。

しかし、Ｃｕを微細配線に使用する場合、ドライエッチング法において、Ｃｕを下地となる絶縁膜に対して高い選択比でエッチングする適当なガスが存在しないため、一般的にダマシン（Damascene）法によって埋め込み配線を形成する。特に、接続孔と配線溝とを同時に埋め込むデュアルダマシン（dual damascene）法は、リソグラフィーにおけるアライメントマージンの拡大や工程短縮化の観点から有用である。

図６は、デュアルダマシン法の一例を説明するための図である。

図６に示すように、基板１上には、層間絶縁膜２が形成されており、層間絶縁膜２内には第１配線Ｍ１が形成されている。層間絶縁膜２および第１配線Ｍ１上には拡散防止膜５が形成され、拡散防止膜５上には層間絶縁膜６が形成されている。デュアルダマシン法では、ハードマスク７を用いて層間絶縁膜６に配線溝８および接続孔９を形成する。その後、この配線溝８および接続孔９内にＣｕを埋め込み、不要なＣｕをＣＭＰ法により除去する。導電層としてＣｕを用いる場合には、Ｃｕの形成前に、配線溝８および接続孔９を被覆するバリアメタル１２が形成される。

しかしながら、層間絶縁膜６のドライエッチングプロセスに起因する物質（エッチング残渣）２０が、接続孔９の底部に残っている場合がある。この物質２０がウェット洗浄によって十分に除去できない場合には、第１配線Ｍ１とその上層の配線との接続不良、あるいは抵抗上昇を招く。

接続信頼性を向上させるため、バリアメタル１２のスパッタリング前、あるいはバリアメタル成膜時に、ＡｒあるいはＴａを用いた逆スパッタリングを行って、接続孔９の底部をクリーニングする技術が開示されている（特許文献１参照）。この逆スパッタリングにより、図７に示すように、第１配線Ｍ１の上部に掘り込み部１１が形成され、上層の配線との接触面積が増大するため、抵抗を下げることができるという利点もある。
特開２００４−２８１４８１号公報

しかしながら、図７に示すように、この逆スパッタリングにより、配線溝８および接続孔９の角部における層間絶縁膜６およびハードマスク７が削れてしまい、削れた物質２０が接続孔９の底部に残ってしまう。この結果、逆スパッタリングに起因する物質２０が接続信頼性の低下および抵抗上昇を招いてしまう。

また、逆スパッタリングにより削られた第１配線Ｍ１のＣｕが接続孔９の側壁に堆積してしまう不利益もある。堆積したＣｕにより接続孔９の内部表面の起伏が増加すると、Ｃｕの埋め込み不良に繋がる。

本発明は上記の事情に鑑みてなされたものであり、その目的は、多層配線における導電層の接続抵抗を低減し、かつ、接続信頼性の向上を図ることができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置の製造方法は、第１導電層が形成された基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１導電層を露出させる接続孔を形成する工程と、前記接続孔に露出した前記第１導電層の表面を酸化して、酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記第１導電層の表面を窪ませる工程と、前記接続孔内に第２導電層を埋め込む工程とを有する。

上記の本発明では、接続孔に露出した第１導電層の表面を酸化して酸化膜を形成した後、当該酸化膜を選択的に除去する。層間絶縁膜に接続孔を形成した際に、接続孔の底部にエッチング残渣が残る場合がある。このエッチング残渣は酸化膜とともに除去される。酸化膜を除去することにより、第１導電層の表面が窪むため、接続孔に露出する第１導電層の表面積が大きくなる。この結果、第１導電層と第２導電層の接続面積が増大する。

本発明によれば、多層配線における導電層の接続抵抗を低減し、かつ、接続信頼性の向上を図った半導体装置を製造することができる。

以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。

図１は、本実施形態の製造方法で製造される半導体装置の断面図である。

例えばシリコンからなる基板１には、トランジスタ等の素子が形成されている。基板１上には、素子を被覆する層間絶縁膜２が形成されている。層間絶縁膜２は、例えば、アリルエーテル系樹脂あるいはＳｉＯＣなどの低誘電率材料からなる。層間絶縁膜２は、酸化シリコン膜、あるいはフッ素含有の酸化シリコン膜であってもよい。アリルエーテル系樹脂などの低誘電率膜は、酸化シリコン膜等に比べてヤング率が低く、比較的疎な膜である。

層間絶縁膜２には、バリアメタル３および第１導電層４からなる第１配線Ｍ１が形成されている。バリアメタル３は、Ｔａ／ＴａＮの積層膜からなる。なお、バリアメタル３は、マンガン化合物膜であってもよい。マンガン化合物膜は、例えば、ＣｕＭｎをアニール処理することによって形成される。第１導電層４は、例えばＣｕである。

層間絶縁膜２および第１配線Ｍ１上には、拡散防止膜５が形成されている。拡散防止膜５は、第１導電層４を構成するＣｕの拡散を防止するために設けられている。拡散防止膜５は、例えばＳｉＣあるいはＳｉＣＮからなる。なお、拡散防止膜５は、第１導電層４の材料に応じて形成しなくてもよい。

拡散防止膜５上には、層間絶縁膜６が形成されている。層間絶縁膜６は、例えば、アリルエーテル系樹脂あるいはＳｉＯＣなどの低誘電率材料からなる。層間絶縁膜６は、酸化シリコン膜、あるいはフッ素含有の酸化シリコン膜であってもよい。アリルエーテル系樹脂などの低誘電率膜は、酸化シリコン膜等に比べてヤング率が低く、比較的疎な膜である。

層間絶縁膜６には、配線溝８および接続孔９が形成されている。接続孔９は、第１配線Ｍ１に達するように拡散防止膜５にも形成されている。層間絶縁膜６上には、配線溝８および接続孔９を形成するために使用したハードマスク７が残っている。ハードマスク７は、例えば酸化シリコン膜である。なお、ハードマスク７は最終的に残っていなくても良い。

接続孔９の底部は彫り込まれており、第１配線Ｍ１の上面には掘り込み部１１が形成されている。配線溝８、接続孔９および掘り込み部１１の内壁を被覆して、バリアメタル１２が形成されている。配線溝８、接続孔９および掘り込み部１１を埋め込む第２導電層１３が形成されている。

バリアメタル１２は、Ｔａ／ＴａＮの積層膜からなる。なお、バリアメタル３は、マンガン化合物膜であってもよい。マンガン化合物膜は、例えば、ＣｕＭｎをアニール処理することによって形成される。第２導電層１３は、例えばＣｕである。

配線溝８内のバリアメタル１２および第２導電層１３が、第２配線Ｍ２となる。接続孔９内のバリアメタル１２および第２導電層１３は、プラグＰとなる。第１配線Ｍ１と第２配線Ｍ２は、プラグＰにより接続されている。

第２配線Ｍ２およびハードマスク７上には、拡散防止膜１４が形成されている。拡散防止膜１４は、第２導電層１３を構成するＣｕの拡散を防止するために設けられている。拡散防止膜１４は、例えばＳｉＣあるいはＳｉＣＮからなる。なお、拡散防止膜１４は、第２導電層１３の材料に応じて形成しなくてもよい。

本実施形態に係る半導体装置では、接続孔９の底部に掘り込み部１１が形成されている点に特徴がある。掘り込み部１１を設けることにより、掘り込み部を設けない場合に比べて、第１導電層４と第２導電層１３の接続面積を増大させることができる。この結果、プラグＰの抵抗を低減させることができる。また、後述するように掘り込み部１１を設けることにより接続孔９に露出した第１配線Ｍ１の表面は清浄面となっていることから、接続孔９の底部の汚染を抑制することができ、接続信頼性を向上させることができる。

次に、本実施形態に係る半導体装置の製造方法について、図２〜図５を参照して説明する。

図２（ａ）に示すように、基板１に不図示のトランジスタ等の素子を形成した後、基板１上に層間絶縁膜２を形成する。層間絶縁膜２の形成では、例えば、アリルエーテル系樹脂あるいはＳｉＯＣなどの低誘電率材料で形成する。これらの低誘電率材料からなる層間絶縁膜２は、ＣＶＤ法あるいは塗布法により形成する。続いて、層間絶縁膜２に配線溝２ａを形成し、当該配線溝２ａ内にバリアメタル３および第１導電層４からなる第１配線Ｍ１を形成する。第１配線Ｍ１の形成では、配線溝２ａ内を含む全面にバリアメタル３および第１導電層４を形成した後、層間絶縁膜２上の不要な第１導電層４およびバリアメタル３をＣＭＰにより除去する。バリアメタル３として、例えばスパッタリング法によりＴａ／ＴａＮの積層膜を形成する。第１導電層４として、例えばスパッタリング法により銅のシード層を形成した後、めっき法によりＣｕを形成する。

次に、図２（ｂ）に示すように、第１配線Ｍ１および層間絶縁膜２上に拡散防止膜５を形成し、拡散防止膜５上に層間絶縁膜６を形成する。拡散防止膜５として、例えばＣＶＤ法によりＳｉＣあるいはＳｉＣＮ膜を形成する。層間絶縁膜６の形成では、例えば、アリルエーテル系樹脂あるいはＳｉＯＣなどの低誘電率材料で形成する。これらの低誘電率材料からなる層間絶縁膜６は、ＣＶＤ法あるいは塗布法により形成する。

次に、図２（ｃ）に示すように、層間絶縁膜６上に、ハードマスク７を形成する。ハードマスク７として、例えばＣＶＤ法により酸化シリコン膜を形成する。なお、層間絶縁膜６の材料によっては、ハードマスク７として窒化シリコン膜を形成してもよい。

次に、図３（ａ）に示すように、ハードマスク７を用いて、層間絶縁膜６に配線溝８および接続孔９を形成する。接続孔９は拡散防止膜５にも形成される。なお、ダマシンプロセスの場合には、配線溝８のみが形成される。なお、本発明は接続孔９のみを形成する場合にも適用される。配線溝８および接続孔９の形成方法に限定はない。例えば、ハードマスク７に接続孔９のパターンを形成した後、層間絶縁膜６をドライエッチングすることにより、層間絶縁膜６に接続孔９を形成する。その後、ハードマスク７に配線溝８のパターンを形成し、層間絶縁膜６をドライエッチングすることにより、配線溝８を形成する。レジストマスク、あるいはハードマスク７とレジストマスクの組み合わせにより配線溝８および接続孔９を形成してもよい。

次に、図３（ｂ）に示すように、接続孔９の底部に露出した第１導電層４の表面を酸化処理して、酸化膜１０を形成する。酸化膜１０は、酸化銅（ＣｕＯ）である。酸化処理としては、例えば、酸素プラズマ処理、酸素アニール処理、あるいは酸素インプランテーション処理が挙げられる。酸素プラズマ処理および酸素イオンプランテーション処理は、異方性の高い処理である。

酸素プラズマ処理を採用する場合の条件は、例えば、平行平板エッチャーを用い、真空中酸素導入量：５０００〜１００００ｓｃｃｍ、圧力：１３３〜２００Ｐａ（１〜１．５Ｔｏｒｒ）、温度：２００〜３００℃、時間：１０〜２０分程度、パワー：３０００〜５０００Ｗとする。

酸素アニール処理を採用する場合の条件は、例えば、真空中酸素導入量：数ｓｃｃｍ、温度：１５０〜４００℃、時間：０．５〜２時間程度とする。

次に、図４（ａ）に示すように、接続孔９の底部に形成された酸化膜１０を除去する。酸化銅を除去する場合、例えば室温において数分間、希フッ酸（１：９９の希釈液）に、基板を浸漬すればよい。薬液としては、希フッ酸以外にも硫酸銅（ＣｕＳＯ_４）を用いてもよい。これにより、酸化銅からなる酸化膜１０のみが選択的に除去されて、掘り込み部１１が形成される。これにより、接続孔９の底部への第１導電層４の露出面は、清浄面となる。

次に、図４（ｂ）に示すように、配線溝８、接続孔９および掘り込み部１１の内壁を被覆するバリアメタル１２を形成する。好ましくは、バリアメタル１２の形成前に、Ｈ_２アニール等による還元処理を行って、第１配線Ｍ１の表面の自然酸化膜（酸化銅）を除去する。還元処理の後、例えば、バリアメタル１２として、スパッタリング法により、Ｔａ／ＴａＮの積層膜を形成する。あるいはバリアメタル１２として、スパッタリング法によりＣｕＭｎを形成してもよい。この還元処理とスパッタリング処理は、同一の装置で行うことが好ましい。

次に、図５（ａ）に示すように、掘り込み部１１、接続孔９および配線溝８を埋め込む第２導電層１３を形成する。第２導電層１３は、銅で形成する。例えば、スパッタリング法により銅からなるシード層を形成した後、めっき法により残りの銅層を形成する。

次に、図５（ｂ）に示すように、ＣＭＰ法により、配線溝８および接続孔９以外のハードマスク７上に堆積した不要な第２導電層１３およびバリアメタル１２を除去する。配線溝８に埋め込まれたバリアメタル１２および第２導電層１３は、第２配線Ｍ２を構成する。接続孔９に埋め込まれたバリアメタル１２および第２導電層１３は、プラグＰを構成する。

次に、第２配線Ｍ２およびハードマスク７上に、拡散防止膜１４を形成することにより、図１に示す構造に至る。層間絶縁膜の形成工程、配線溝および接続孔の形成工程、導電層の埋め込み工程を繰り返すことにより多層配線を有する半導体装置が完成する。

上記の本実施形態に係る半導体装置の製造方法では、接続孔９に露出した第１導電層４の表面を酸化して酸化膜１０を形成した後、薬液を用いて当該酸化膜１０を選択的に除去することにより、第１導電層４の表面を清浄化し、かつ、接続孔９に露出する第１導電層４の表面積を増大させる。酸化膜１０のみを選択的に溶解除去できることから、接続孔９の汚染を抑制することができる。また、接続孔９に露出する第１導電層４の表面積を増大させることができることから、第１導電層４と第２導電層１３の接続面積を増大させることができるため、プラグＰの抵抗を低減することができる。この結果、高性能かつ高歩留まりの多層配線を有した半導体装置を製造することができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、層間絶縁膜２，６、拡散防止膜５，１４の材料に限定はない。また、バリアメタル３，１２、導電層４，１３の材料に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る製造方法で製造される半導体装置の断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。従来例の半導体装置の製造における問題点を説明するための断面図である。従来例の半導体装置の製造における問題点を説明するための断面図である。

符号の説明

１…基板、２…層間絶縁膜、２ａ…配線溝、３…バリアメタル、４…第１導電層、５…拡散防止膜、６…層間絶縁膜、７…ハードマスク、８…配線溝、９…接続孔、１０…酸化膜、１１…掘り込み部、１２…バリアメタル、１３…第２導電層、１４…拡散防止膜、２０…物質、２１…物質、Ｍ１…第１配線、Ｍ２…第２配線、Ｐ…プラグ

Claims

第１導電層が形成された基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１導電層を露出させる接続孔を形成する工程と、
前記接続孔に露出した前記第１導電層の表面を酸化して、酸化膜を形成する工程と、
前記酸化膜を選択的に除去して、前記第１導電層の表面を窪ませる工程と、
前記接続孔内に第２導電層を埋め込む工程と
を有する半導体装置の製造方法。
前記酸化膜を除去する工程において、薬液を用いて前記酸化膜を選択的に除去する
請求項１記載の半導体装置の製造方法。
前記接続孔を形成する工程において、前記層間絶縁膜に配線溝および前記接続孔を形成し、
前記第２導電層を埋め込む工程において、前記配線溝および前記接続孔に前記第２導電層を埋め込む
請求項１記載の半導体装置の製造方法。
前記酸化膜を除去する工程の後、前記第２導電層を埋め込む工程の前に、前記接続孔の内壁を被覆するバリアメタルを形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
前記酸化膜を除去する工程の後、前記第２導電層を埋め込む工程の前に、前記接続孔に露出した前記第１導電層の表面を還元処理する工程をさらに有する
請求項１記載の半導体装置の製造方法。