JP2009194286A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】エアギャップにビアが侵入することを防止すると共に配線間容量のさらなる低減を図り、また、空隙部を有する多層配線構造の機械的強度の向上及び酸化性物質の拡散防止を図り、歩留まりの低下を抑止できるようにする。
【解決手段】半導体装置は、第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された複数の第１の配線１０５とを有している。第１の層間絶縁膜１０１における複数の第１の配線１０５の隣り合う配線同士の間には、空隙部１１２が選択的に形成されており、空隙部１１２の上で且つ配線同士の間に形成されたキャップ絶縁膜１１１が形成されている。空隙部１１２における下端部の幅及び上端部の幅は、空隙部１１２と隣接する配線同士の間隔と同一であり、空隙部１１２の下端部の位置は、該空隙部１１２と隣接する第１の配線１０５の下端部の位置よりも低い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、多層配線構造を有する半導体装置及びその製造方法に関する。
近年、半導体装置の微細化に伴い、半導体装置を構成する複数の素子同士の間隔及び該素子同士を結ぶ配線の間隔が小さくなってきている。このため、配線における配線間容量が増大して、信号の伝搬速度が低下するという問題が顕在化してきている。
そこで、特許文献１〜３に示されるように、配線同士の間に空隙部（エアギャップ）を形成して配線間容量を低下させる方法が検討されている。
第１の従来例として、特許文献１に示される配線の製造方法について図４（ａ）〜図４（ｅ）を参照しながら説明する。
まず、図４（ａ）に示すように、半導体基板（図示せず）の上に、層間絶縁膜１０及び犠牲膜１１を順次堆積する。
次に、図４（ｂ）に示すように、リソグラフィ及びドライエッチングにより、犠牲膜１１に複数の配線形成用溝１１ａを形成する。この際、配線形成用溝１１ａの底面が層間絶縁膜１０に達するようにドライエッチングの条件を調節する。
次に、図４（ｃ）に示すように、犠牲膜１１の上及び配線形成用溝１１ａに導電膜１２、１３を順次堆積する。その後、化学機械研磨（ＣＭＰ）法により、犠牲膜１１上に残存する導電膜１２、１３を除去することにより、配線１４を形成する。
次に、図４（ｄ）に示すように、犠牲膜１１及び配線１４の上に多孔質膜１５を堆積する。
次に、図４（ｅ）に示すように、犠牲膜１１を加熱等により除去して、それぞれ隣り合う配線１４同士の間に犠牲膜１１が除去されてなる空隙部１６を形成する。上記の各工程を順次繰り返すことにより、多層配線構造を実現できる。
以下、第２の従来例として、特許文献２及び特許文献３に示される配線の他の製造方法について、図５（ａ）〜図５（ｅ）を参照しながら説明する。
まず、図５（ａ）に示すように、半導体基板２０の上に、層間絶縁膜２１を堆積する。その後、堆積した層間絶縁膜２１の上に、ビア形成用ハードマスクパターン２２を形成する。続いて、ビア形成用ハードマスクパターン２２の上に犠牲膜２３を形成する。
次に、図５（ｂ）に示すように、ＳｉＯ２からなる配線形成用ハードマスクパターン２４を用いて犠牲膜２３をエッチングすることにより、該犠牲膜２３に配線形成用溝２３ａを形成する。ここでは、配線形成用ハードマスクパターン２４は除去されずに残る。
次に、図５（ｃ）に示すように、犠牲膜２３の各壁面上に、ＳｉＯ２からなるサイドウォール２５を形成する。その後、配線形成用ハードマスクパターン２４及びサイドウォール２５をマスクとして層間絶縁膜２１をエッチングすることにより、層間絶縁膜２１にビアホール２１ａを形成する。
次に、図５（ｄ）に示すように、ビアホール２１ａ及び配線形成用溝２３ａに導電膜２６、２７を埋め込む。その後、ＣＭＰ法により、配線形成用ハードマスクパターン２４の上に残存した導電膜２０、２７を除去することにより、導電膜２６、２７よりなるビア２８ａ及び配線２８を形成する。
次に、図５（ｅ）に示すように、配線２８及び配線形成用ハードマスクパターン２４の上に多孔質膜２９を形成する。その後、犠牲膜２３を加熱等により除去することによって、空隙部３０を形成する。上記の各工程を繰り返すことにより、多層配線構造が実現される。
また、第３の従来例としての特許文献４には、配線間に空隙が形成されている配線側壁及び上部にＳｉＯ２膜を形成することが開示されている。
特開２００４−２６６２４４号公報 米国特許第６８１５３２９号明細書 米国特許第７０９８４７６号明細書 特開２００１−０５３１４４号公報
しかしながら、第１の従来例に係る配線の製造方法には、以下のような問題がある。すなわち、図６に示すように、第１の配線１４Ａとその上層に形成された第２の配線１４Ｂとを接続するビア１４ａを形成する際にリソグラフィによる合わせずれが発生した場合に、ビア１４ａが空隙部１６に侵入してしまう。これにより、空隙部１６に導電膜１２、１３が埋め込まれるため、配線間で導通（短絡）が発生して、半導体装置の歩留まりが低下する。
また、第３の従来例に係る配線の製造方法においては、各配線の側壁（空隙側壁）にＳｉＯ２膜が形成されているだけであるため、合わせずれ幅が大きく、且つＳｉＯ２膜が薄い場合にはビアの空隙部への侵入を防ぐことが難しい。
また、第１及び第２の従来例には、共通して以下のような問題がある。
第１に、空隙部１６、３０の高さは配線１４、２８の高さと同等かそれよりも小さくなる。このため、図７に示すように、配線１４同士の間の電気力線は空隙部１６だけでなく、層間絶縁膜１０及び多孔質膜１５にも通過する。その結果、空隙部１６を形成しているにも拘わらず、配線間容量が十分に低下しない。
第２に、図８に示すように、配線１４同士の間隔が比較的に大きい領域においては、多孔質膜１５を支持する部材が存在しないため、機械的強度が減少して、多孔質膜１５が変形又は破壊されてしまう。これにより、空隙部１６の内部に異物が侵入して、配線１４に意図しない導通が発生するため、半導体装置の歩留まりが低下する。
第３に、配線１４の表面に多孔質膜１５が形成されていることである。これにより、図９に示すように、多孔質膜１５をＯ２等の酸化性物質が透過して配線１４に拡散し、該配線１４が酸化されるため、各配線１４の抵抗が増大して、半導体装置の歩留まりが低下する。
本発明は、前記従来の問題に鑑み、空隙部（エアギャップ）にビアが侵入することを防止すると共に配線間容量のさらなる低減を図り、また、空隙部を有する多層配線構造の機械的強度の向上及び酸化性物質の拡散防止を図り、歩留まりの低下を抑止できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、配線間に配線の間隔と同一幅の空隙部を設け、該空隙部を覆うように絶縁膜を設けると共に、空隙部の底面の位置を配線の底面よりも低くする構成とする。
具体的に、本発明に係る半導体装置は、半導体基板の上に形成された第１の絶縁膜と、
第１の絶縁膜に形成された複数の配線とを備え、第１の絶縁膜における複数の配線の隣り合う配線同士の間には、空隙部が選択的に形成されており、空隙部の上で且つ配線同士の間に形成された第２の絶縁膜をさらに備え、空隙部における下端部の幅及び上端部の幅は、空隙部と隣接する配線同士の間隔と同一であり、空隙部の下端部の位置は、空隙部と隣接する配線の下端部の位置よりも低いことを特徴とする。
本発明の半導体装置によると、空隙部の上で且つ配線同士の間に形成された第２の絶縁膜を備えているため、ビアホールの形成時にリソグラフィによる合わせずれが発生したとしても、空隙部にビアを構成する導電膜が侵入することがない。また、空隙部の下端部の位置が該空隙部と隣接する配線の下端部の位置よりも低いため、配線同士の間の電気力線がほぼ空隙部のみを通過するようになるので、配線間容量を低減できる。
本発明の半導体装置において、第１の絶縁膜における空隙部の下側部分の誘電率は、第１の絶縁膜における配線の下側部分の誘電率よりも低いことが好ましい。
このようにすると、配線間容量をさらに低減することができる。
本発明の半導体装置において、複数の配線のうち隣り合う一の配線同士の間隔における第１の間隔と他の配線同士の第２の間隔において第１の間隔が第２の間隔よりも大きく、且つ、空隙部は、第１の間隔部分には形成されておらず、第２の間隔部分には形成されていることが好ましい。
このようにすると、配線同士の間隔が相対的に大きい領域には、空隙部が形成されなくなるため、多層配線構造の機械的強度が低下することがない。
本発明の半導体装置は、各配線と第２の絶縁膜との上に形成された第３の絶縁膜をさらに備え、第３の絶縁膜は第１の絶縁膜又は第２の絶縁膜よりも密度が高いことが好ましい。
このようにすると、配線構造の機械的強度を高めることができる。
この場合に、第３の絶縁膜は、ＳｉＮ膜、ＳｉＣ膜又はＳｉＣＮ膜であることが好ましい。
本発明の半導体装置は、複数の配線の上に各配線と接して形成されたキャップ膜をさらに備えていることが好ましい。
このようにすると、配線の上側から酸化性物質が配線に透過することを防止することができる。
この場合に、キャップ膜は、Ｃｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕ、又はＣｏ、Ｍｎ、Ｗ、Ｔａ及びＲｕから選択された１種類以上の金属を含む合金、又はＣｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕの酸化物、又はＣｕＳｉＮからなり、キャップ膜は導電性を有していることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜に複数の配線形成用溝部を形成する工程（ｂ）と、各配線形成用溝部に導電膜を埋め込むことにより、複数の配線を形成する工程（ｃ）と、第１の絶縁膜における配線同士の間に空隙形成用溝部を選択的に形成する工程（ｄ）と、空隙形成用溝部に犠牲膜を形成する工程（ｅ）と、犠牲膜の上部を除去することにより、犠牲膜の上部にリセス部を形成する工程（ｆ）と、リセス部に第２の絶縁膜を形成する工程（ｇ）と、工程（ｇ）よりも後に、空隙形成用溝部から犠牲膜を除去することにより、第１の絶縁膜における配線同士の間に空隙部を形成する工程（ｈ）とを備えていることを特徴とする。
本発明の半導体装置の製造方法によると、空隙形成用溝部に犠牲膜を形成し、形成した犠牲膜の上部を除去することにより、犠牲膜の上部にリセス部を形成する。続いて、リセス部に第２の絶縁膜を形成し、その後、空隙形成用溝部から犠牲膜を除去することにより、第１の絶縁膜における配線同士の間に空隙部を形成する。これにより、ビアホールの形成時にリソグラフィによる合わせずれが発生したとしても、空隙部は第２の絶縁膜に覆われているため、空隙部にビアを構成する導電膜が侵入することがない。
本発明の半導体装置の製造方法は、工程（ｄ）において、空隙形成用溝部の下端部の位置が配線の下端部の位置よりも低くなるように空隙形成用溝部を形成することが好ましい。
このようにすると、配線同士の間の電気力線がほぼ空隙部のみを通過するようになるので、配線間容量を低減できる。
本発明の半導体装置の製造方法は、工程（ｈ）において、第１の絶縁膜における空隙形成用溝の下側部分の誘電率を、第１の絶縁膜における配線の下側部分の誘電率よりも小さくすることが好ましい。
このようにすると、配線間容量をさらに低減することができる。
本発明の半導体装置の製造方法は、工程（ｄ）において、複数の配線のうち隣り合う一の配線同士の間隔における第１の間隔部分と他の配線同士の第２の間隔部分とにおいて、第１の間隔を第２の間隔よりも大きくし、且つ、第１の間隔部分には空隙形成用溝部を形成せず、第２の間隔部分には空隙形成用溝部を形成することが好ましい。
このようにすると、配線同士の間隔が相対的に大きい領域には、空隙部が形成されなくなるため、多層配線構造の機械的強度が低下することがない。
本発明の半導体装置の製造方法は、工程（ｈ）よりも後に、各配線及び第２の絶縁膜の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備えていることが好ましい。
本発明の半導体装置の製造方法は、工程（ｉ）において、第３の絶縁膜は、第１の絶縁膜又は第２の絶縁膜よりも密度が高くなるように形成することが好ましい。
このようにすると、配線構造の機械的強度を高めることができる。
これらの場合に、第３の絶縁膜はＳｉＮ膜、ＳｉＣ膜又はＳｉＣＮ膜であることが好ましい。
本発明の半導体装置の製造方法は、工程（ｃ）と工程（ｄ）との間に、複数の配線の上に、各配線と接するようにキャップ膜を形成する工程（ｉ）をさらに備えていることが好ましい。
このようにすると、配線の上側から酸化性物質が配線に透過することを防止することができる。
この場合に、キャップ膜は、Ｃｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕ、又はＣｏ、Ｍｎ、Ｗ、Ｔａ及びＲｕから選択された１種類以上の金属を含む合金、又はＣｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕの酸化物、又はＣｕＳｉＮからなり、キャップ膜は導電性を有していることが好ましい。
本発明に係る半導体装置及びその製造方法によると、ビアの空隙部への侵入を防止し、配線間容量を低減することができる。また、多層配線構造の機械的強度が向上し、酸化性物質の配線内への拡散を抑制することができ、半導体装置の歩留まりを向上することができる。
（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置の要部であって、多層配線構造の断面構成を示している。
図１に示すように、半導体基板（図示せず）の上に、膜厚が２００ｎｍの例えばＳｉＯＣからなる第１の層間絶縁膜１０１が形成されている。第１の層間絶縁膜１０１には、第１の配線形成用溝１０１ａの底面上及び壁面上にバリア膜１０３が形成され、該バリア膜１０３の内側に銅膜１０４が埋め込まれており、バリア膜１０３及び銅膜１０４から第１の配線１０５が形成されている。ここで、バリア膜１０３には、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）をこの順に堆積した積層膜を用いている。
第１の配線１０５同士の間には、空隙部（エアギャップ）１１２が形成されており、該空隙部１１２の下端部の幅及び上端部の幅は、第１の配線１０５同士の間隔と同程度であり、すなわち、空隙部１１２が設けられた第１の配線１０５同士の対向する側面は露出している。ここで、空隙部の高さは１４０ｎｍとしている。
空隙部１１２の上には、該空隙部１１２を塞ぐようにキャップ絶縁膜１１１が形成されている。キャップ絶縁膜は、例えばＳｉＯＣからなり、その膜厚は５０ｎｍである。
第１の層間絶縁膜１０１の上には、第１の配線１０５及びキャップ絶縁膜１１１を含む全面にわたって、膜厚が６０ｎｍの例えばＳｉＣＮからなるライナ膜１１５が形成されている。
ライナ膜１１５の上には、膜厚が２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１１６が形成されている。第２の層間絶縁膜１１６には、第１の配線１０５と同様に、バリア膜１０３及び銅膜１０４からなる第２の配線１１８が形成されている。第２の配線１１８には、第１の配線１０５と電気的に接続するビア１１８ａが選択的に形成されている。ここで、本発明の特徴として、ビア１１８ａは、ライナ膜１１５を貫通するものの、キャップ絶縁膜１１１は貫通していない。
また、第１の層間絶縁膜１０１における第１の配線１０５の下側部分及び第２の層間絶縁膜１１６における第２の配線１１８の下側部分には、いずれも第１のダメージ層１０１Ａが形成されている。ここで、第１のダメージ層１０１Ａとは、第１の層間絶縁膜１０１及び第２の層間絶縁膜１１６を構成するＳｉＯＣよりも誘電率が高い絶縁層をいう。第１のダメージ層１０１Ａは、例えば第１の層間絶縁膜１０１に第１の配線形成用溝１０１ａを形成する際のドライエッチングにより形成される。
これに対し、第１の層間絶縁膜１０１における空隙部１１２の下側部分及び第２の層間絶縁膜１１６における空隙部１１２の下側部分には、改質層１０１Ｃが形成されている。ここで、改質層１０１Ｃとは、誘電率が第１のダメージ層１０１Ａ及び後述する第２のダメージ層１０１Ｂよりも低いか又は機械的強度が高い絶縁層をいう。
なお、本実施形態に用いた各種の絶縁膜及び導電膜の材料、膜厚及び高さ寸法は上記に限定されない。
本実施形態に係る半導体装置によると、例えば、第１の層間絶縁膜１０１に形成された複数の第１の配線１０５のうち、隣り合う配線同士の間に選択的に形成された空隙部１１２の上に配線１０５同士の間隔と同程度の幅を持つキャップ絶縁膜１１１が空隙部１１２を塞ぐように形成されている。このため、第２の配線１１８と接続されたビア１１８ａを第１の配線１０５の上に形成する際に、アライメントずれが生じたとしても、ビア１１８ａがその下の空隙部１１２に侵入することを防止できる。
以下に、キャップ絶縁膜１１１の膜厚について詳しく述べる。
各空隙部１１２を塞ぐキャップ絶縁膜１１１を形成することにより、ビア１１８ａの空隙部１１２への侵入を防止するには、キャップ絶縁膜１１１には適当な膜厚が必要である。一方、キャップ絶縁膜１１１自体の誘電率が、空気と比較して高いことから、配線間の実効誘電率を下げるには、キャップ絶縁膜１１１の膜厚をできるだけ小さくする必要がある。このため、キャップ絶縁膜１１１の膜厚と実効誘電率との関係について検討する必要がある。
本実施形態においては、第１の層間絶縁膜１０１として、比誘電率が３．０であるＳｉＯＣ膜を２００ｎｍの厚さに堆積し、空隙部１１２を形成するために、ＳｉＯＣ膜が１０ｎｍ残るまでエッチングしている。さらに、キャップ絶縁膜１１１として、比誘電率が３．０のＳｉＯＣ膜を用い、その膜厚が５０ｎｍとなるように調整している。その結果、空隙部１１２の高さは１４０ｎｍとなる。
キャップ絶縁膜１１１を以上のような膜種及び膜厚の構成とすることにより、配線間の実効誘電率が１．６となる。但し、キャップ絶縁膜１１１の膜厚及び配線間の実効誘電率は、この値に限定されることはない。例えば、キャップ絶縁膜１１１の有効性と配線間誘電率の有効性とを考慮して適宜調節することが必要となる。
下記に実効誘電率の算出方法を示す。
実効誘電率 ＝
ＳｉＯＣ膜厚(１０ｎｍ)／全膜厚(２００ｎｍ)×ＳｉＯＣ比誘電率(３．０)
＋空隙部高さ(１４０ｎｍ)／全膜厚(２００ｎｍ)×空隙部比誘電率(１．０)
＋ＳｉＯＣ膜厚(５０ｎｍ)／全膜厚(２００ｎｍ)×ＳｉＯＣ比誘電率(３．０)
ここでは、キャップ絶縁膜１１１として、ＳｉＯＣ膜を用いたが、これに限定されることはない。すなわち、犠牲膜の分解成分が通過することができる程度の多孔質を有する絶縁膜であればよい。
また、本実施形態に係る半導体装置によると、空隙部１１２は、該空隙部１１２の下端部の位置がそれと隣り合う、例えば第１の配線１０５の下端部の位置よりも低くなるように形成されている。このため、空隙部の下端部の位置がそれと隣り合う配線の下端部の位置と同等かそれよりも高くなるようにしか空隙部が形成されていない、又は形成することができない上記の各従来例と比較して、配線間誘電率を十分に下げることができる。
また、本実施形態に係る半導体装置によると、例えば、第１の層間絶縁膜１０１における空隙部１１２の下側部分（底部）に形成された改質層１０１Ｃの誘電率は、第１の配線１０５の下側部分に形成された第１のダメージ層１０１Ａの誘電率よりも低い。このため、上記の各従来例と比較して、配線間誘電率を十分に下げることができる。
また、本実施形態に係る半導体装置によると、配線同士の間隔が相対的に小さい領域にのみ空隙部１１２を形成する。すなわち、配線同士の間隔が相対的に大きい領域には、空隙部１１２を形成しない。より具体的には、空隙部１１２は、複数の配線のうち隣り合う配線同士の間隔における一の配線同士の第１の間隔と他の配線同士の第２の間隔において、第１の間隔が第２の間隔よりも大きく、且つ、第１の間隔には空隙部１１２が形成されておらず、第２の間隔には空隙部１１２が形成されていることを特徴とする。ここで、第１の間隔とは同一の配線層における最小配線間距離の３倍よりも長い長さを持つ間隔であり、第２の間隔とは同一の配線層における最小配線間距離と同等以上且つ３倍以下の長さを持つ間隔であることが好ましい。空隙部１１２の上部には、キャップ絶縁膜１１１が形成されているため、機械的強度が増す。その結果、最小配線間距離の３倍以下の長さであれば空隙部１１２を形成したとしても機械的に問題はない。但し、第１の間隔及び第２の間隔は、機械的強度が保たれるのであれば、この範囲に限定されることはない。以上から、空隙部を選択的に形成していないか、又は形成することができない各従来例と比較して、配線構造の機械的強度を上げることができる。
また、本実施形態に係る半導体装置によると、ライナ膜１１５に多孔質膜を用いていない。すなわち、第１の層間絶縁膜１０１の材料に用いたＳｉＯＣと比べて密度が高いＳｉＣＮを用いている。なお、本実施形態においては、ライナ膜１１５にＳｉＣＮを用いたが、ＳｉＣＮに限定されることはなく、例えば、ＳｉＣ又はＳｉＮ等を用いてもよい。このように、ライナ膜１１５に多孔質膜を用いていないことから、ライナ膜１１５を形成した後に、酸化性物質により第１の配線１０５が酸化されることがない。ここで、第１の配線１０５及び第２の配線１１８のそれぞれの上部に各配線１０５、１１８と接触するように導電性のキャップ膜が形成されていてもよい。各配線１０５、１１８の上部に導電性のキャップ膜を設けることにより、該キャップ膜が形成されていない場合と比べて、各配線１０５、１１８が酸化性物質により、さらに酸化されにくくなる。
なお、導電性のキャップ膜を各配線１０５、１１８の上部に形成する場合には、ライナ膜１１５に多孔質膜を用いてもよい。ライナ膜１１５に多孔質膜を用いることにより、配線間誘電率をさらに低減することができる。ここで、キャップ膜としては、コバルト（Ｃｏ）、マンガン（Ｍｎ）、タングステン（Ｗ）、タンタル（Ｔａ）若しくはルテニウム（Ｒｕ）、又はＣｏ、Ｍｎ、Ｗ、Ｔａ及びＲｕから選択された１種類以上の金属を含む合金、又はＣｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕの酸化物、又は銅添加窒化シリコン（ＣｕＳｉＮ）からなり、該キャップ膜は導電性を有していることが好ましい。
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
図２（ａ）〜図２（ｅ）及び図３（ａ）〜図３（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部の工程順の断面構成を示している。
まず、図２（ａ）に示すように、例えば化学気相堆積（ＣＶＤ）法により、複数の半導体素子が形成された、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、膜厚が２００ｎｍのＳｉＯＣからなる第１の層間絶縁膜１０１を堆積する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０１に、互いに間隔をおいた複数の第１の配線形成用溝１０１ａを形成する。このとき、第１の層間絶縁膜１０１における各第１の配線形成用溝１０１ａの底部には、ドライエッチングによって誘電率が相対的に高い、すなわち誘電率が少なくともＳｉＯＣよりも高い第１のダメージ層１０１Ａが形成される。
次に、図２（ｂ）に示すように、スパッタ法及びめっき法により、第１の層間絶縁膜１０１の上に各第１の配線形成用溝１０１ａを含む全面にわたって、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１０３及び銅膜１０４を順次堆積する。その後、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）法により、第１の層間絶縁膜１０１の上の各第１の配線形成用溝１０１ａを除く領域に堆積された不要なバリア膜１０３及び銅膜１０４を除去することにより、各第１の配線形成用溝１０１ａにバリア膜１０３と銅膜１０４とからなる第１の配線１０５をそれぞれ形成する。なお、本実施形態においては、バリア膜１０３にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜及びＴａＮ膜のいずれか一方でも構わない。また、第１の配線形成用溝１０１ａに埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。
次に、図２（ｃ）に示すように、リソグラフィ法により、第１の層間絶縁膜１０１の上に複数の第１の配線１０５のうちの一部の配線間の第１の層間絶縁膜１０１を選択的に開口する開口パターンを有するレジストパターン１０６を形成する。
次に、図２（ｄ）に示すように、フッ化炭素（ＣＦ）系のガスを用いたドライエッチングにより、レジストパターン１０６をマスクとして、第１の層間絶縁膜１０１の一部を除去することにより、空隙形成用溝部１０７を形成する。このとき、空隙形成用溝部１０７における底面の基板面からの高さが第１の配線１０５の底面の基板面からの高さよりも低くなるようにドライエッチングの条件を設定する。なお、バリア膜１０３及び銅膜１０４は、フッ化物の蒸気圧が低いため、エッチングされずに残存する。また、本エッチングの副作用として、第１の層間絶縁膜１０１に含まれるＳｉ−ＣＨ３結合の一部がＳｉ−ＯＨ結合に置換されるため、第１の層間絶縁膜１０１における空隙形成用溝部１０７の底面上及び壁面の下部上に、誘電率が相対的に高い、すなわち誘電率が少なくともＳｉＯＣよりも高い第２のダメージ層１０１Ｂが形成される。
次に、図２（ｅ）に示すように、第１の層間絶縁膜１０１の上に各第１の配線１０５及び空隙形成用溝部１０７を含む全面にわたって、ポリマーからなる犠牲膜１０９を塗布する。その後、ＣＭＰ法により、第１の層間絶縁膜１０１の上の空隙形成用溝部１０７を除く領域に形成された犠牲膜１０９を除去することにより、空隙形成用溝部１０７に犠牲膜１０９を埋め込む。なお、犠牲膜１０９の好ましい特性（物性）及び好ましい材料については後述する。
次に、図３（ａ）に示すように、ドライエッチング法により、犠牲膜１０９の上部を除去して、第１の層間絶縁膜１０１における各犠牲膜１０９の上にリセス部１０９ａを形成する。
次に、図３（ｂ）に示すように、第１の層間絶縁膜１０１及び第１の配線１０５の上に、リセス部１０９ａが埋まるように、ＳｉＯＣからなり且つ多孔質であるキャップ絶縁膜１１１を５０ｎｍの膜厚だけ堆積する。続いて、第１の層間絶縁膜１０１及び第１の配線１０５の上に残存した不要なキャップ絶縁膜１１１をＣＭＰ法により除去する。
次に、図３（ｃ）に示すように、半導体基板を加熱して、空隙形成用溝部１０７に埋め込まれていた犠牲膜１０９を熱分解して、該犠牲膜１０９と隣接する第１の配線１０５同士の間に１４０ｎｍの高さを有する空隙部１１２を形成する。犠牲膜１０９が熱分解される際に、各犠牲膜１０９の下側部分に形成されていた第２のダメージ層１０１Ｂに含まれるＳｉ−ＯＨ結合の一部がＳｉ−ＣＨ３結合に置換される結果、第２のダメージ層１０１Ｂが改質層１０１Ｃに変化する。なお、第２のダメージ層１０１Ｂが改質層１０１Ｃに変化する現象については後に詳しく説明する。また、犠牲膜１０９の分解生成物の一部は、それぞれ多孔質性の第１の層間絶縁膜１０１及びキャップ絶縁膜１１１を拡散して外部に排出される。
次に、第１の層間絶縁膜１０１の上にキャップ絶縁膜１１１及び第１の配線１０５を含む全面にわたって、例えばＣＶＤ法により、膜厚が６０ｎｍのＳｉＣＮからなるライナ膜１１５を形成する。その後、ライナ膜１１５の上に、膜厚が２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１１６を形成する。続いて、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１１６に第１の配線１０５と接続するビアホール１１８ａを形成する。
その後は、図２（ｃ）〜図２（ｅ）及び図３（ａ）〜図３（ｃ）を繰り返すことにより、図３（ｄ）に示す２層の配線構造が形成され、さらに上記の工程を繰り返すことにより、多層配線構造が形成される。
本実施形態においては、ビアホールを形成した後に、第２の配線形成用溝を形成し、形成した第２の配線形成用溝に導電膜を埋め込むことにより、ビア１１８ａ及び第２の配線１１８を形成する方法（デュアルダマシン法）を説明したが、これに代えて、ビアホールを形成した後に、導電膜を埋め込むことにより、まずビア１１８ａを形成し、その後、配線形成用溝を形成して導電膜を埋め込むことにより第２の配線１１８を形成してもよい。また、配線形成用溝を形成した後にビアホールを形成し、導電膜を埋め込むことによりビア１１８ａ及び第２の配線１１８を同時に形成してもよい。
なお、上述の半導体装置の製造方法に挙げたプロセス条件は一例であり、これに限定されない。
例えば、図２（ａ）及び図２（ｄ）に示したドライエッチング工程においては、ドライエッチングの条件を最適化することにより、各ダメージ層１０１Ａ、１０１Ｂの形成を防止することができる場合がある。このような場合には、犠牲膜１０９の材料として［化１］又は［化２］に示すような官能基を有する架橋性ポリマーを用いる必要はない。その他、本発明の趣旨を逸脱しない範囲で、さまざまな形態で実施することが可能である。
以上説明したように、本実施形態に係る半導体装置の製造方法によると、本実施形態の半導体装置と同様の効果を得られる上に、以下のような効果を得ることができる。
まず、各第１の配線１０５の上面を覆うライナ膜１１５に多孔質膜を用いていない。このため、ライナ膜１１５を形成した後に、酸化性物質により第１の配線１０５が酸化されることがなくなる。ここで、前述したように、各配線１０５、１１８の上部に配線１０５、１１８と接触するように、導電性のキャップ膜を形成してもよい。導電性のキャップ膜を設けた場合には、該キャップ膜を設けない場合と比較して、各配線１０５、１１８の酸化性物質による酸化がさらに生じにくくなる。
また、導電性のキャップ膜を設ける場合には、ライナ膜１１５に多孔質膜を用いてもよい。多孔質膜を用いることにより、配線間誘電率をさらに低減することができる。
なお、本実施形態に係る半導体装置の製造方法によると、ビアホールを形成する際に、キャップ絶縁膜１１１の上に成膜されるライナ膜１１５をビアホールが貫通する必要がある。しかし、その一方で、ビアホールがキャップ絶縁膜１１１を貫通することは避けなくてはいけない。従って、ライナ膜１１５の膜厚とキャップ絶縁膜１１１の膜厚との膜厚比を適当な値に制御する必要がある。本実施形態においては、キャップ絶縁膜１１１として、ＳｉＯＣ膜を５０ｎｍの膜厚で形成している。
また、ＳｉＯＣからなるキャップ絶縁膜１１１の上に成膜されるライナ膜１１５として、ＳｉＣＮ膜を６０ｎｍの膜厚で形成している。ここで、ビアホールをドライエッチングにより形成する際に、ＣＦ系のガス及びＮ２ガスを用いることによって、エッチング選択比をＳｉＣＮ：ＳｉＯＣ＝２：１とすることができる。すなわち、ＳｉＣＮ膜と比較して、ＳｉＯＣ膜が大きく除去されないように調整することができる。一方、ドライエッチングのオーバエッチ量は、キャップ絶縁膜１１１上に形成されるライナ膜１１５の膜厚の２０％相当である。従って、本実施形態におけるビア１１８ａを形成する際に、キャップ絶縁膜１１１は、１２ｎｍの２分の１である６ｎｍだけ削り込まれるにすぎない。ここでは、キャップ絶縁膜１１１の膜厚は５０ｎｍであるため、ビアホールと空隙部１１２とが貫通することがない積層構造を形成することが可能である。
また、キャップ絶縁膜１１１に用いたＳｉＯＣ膜とライナ膜１１５に用いたＳｉＣＮ膜とは、一般に密着性が良い。従って、キャップ絶縁膜１１１とライナ膜１１５との界面からの膜剥がれが発生することは極めて少ない。
以下に、第１の絶縁膜１０１における犠牲膜１０９の下側部分すなわち、空隙部１１２の底部に形成されていた第２のダメージ層１０１Ｂを改質層１０１Ｃに変化させることの効果について説明する。既に述べたように、犠牲膜１０９の下側部分に形成されていた第２のダメージ層１０１Ｂは、ＳｉＯＣに含まれるＳｉ−ＣＨ３結合の一部が、Ｓｉ−ＯＨ結合に置換されている。従って、第２のダメージ層１０１Ｂは、ＳｉＯＣとＳｉＯ２との中間的な性質を有しており、誘電率においてもＳｉＯＣよりも高くなっている。このため、空隙部１１２の底部に第２のダメージ層１０１Ｂを残したままにしておくと、配線間容量が増大するという問題が生じる。そこで、上記の例のように、第２のダメージ層１０１Ｂに含まれるＳｉ−ＯＨ結合を再びＳｉ−ＣＨ３結合に置換し、ＳｉＯＣに特性がより近い改質層１０１Ｃに変化させることによって、第１の配線１０５の配線間容量を低く抑えることが好ましい。
次に、犠牲膜１０９に求められる特性及び好ましい材料について説明する。上記の説明から明らかなように、犠牲膜１０９に求められる特性は以下の２点である。第１に加熱により分解して空隙部１１２を形成することができ、第２に分解生成物が第２のダメージ層１０１Ｂを改質層１０１Ｃに変化させられることである。
従って、犠牲膜１０９の材料には、［化１］又は［化２］に示す官能基を有する架橋性ポリマーを用いることが好ましい。なお、［化１］又は[化２]の一例として、ヘキサメチルジシラザン｛（ＣＨ３）３Ｓｉ−ＮＨ−Ｓｉ（ＣＨ３）３｝等がある。
Figure 2009194286
Figure 2009194286
構造設計を適切に行った架橋性ポリマーは、３００℃以上且つ４００℃以下の温度で分解することが知られている。但し、熱分解温度はこの温度に限定されない。また、［化１］又は［化２］に示す官能基を付加すると、熱分解により［化３］又は［化４］に示す物質が発生する。
Figure 2009194286
Figure 2009194286
これは、［化３］に示された構造を有する物質は、［化５］に示す反応によって、Ｓｉ−ＯＨ基をＳｉ−ＣＨ３基に置換する作用があり、［化４］に示された構造を有する物質は、［化６］に示す反応によって、Ｓｉ−ＯＨ基をＳｉ−ＣＨ３基に置換する作用があるためである。
Figure 2009194286
Figure 2009194286
従って、犠牲膜１０９は、［化１］又は［化２］に示すような官能基を有する架橋性ポリマーを用いることが好ましい。但し、［化１］又は［化２］に示す官能基を有する架橋性ポリマーに限定されない。
なお、［化５］及び［化６］の化学式に付した（ｓ）は固相を表し、（ｇ）は気相を表す。
本発明に係る半導体装置及びその製造方法は、ビアの空隙部への侵入を防止し、配線間容量を低減することができる。その上、多層配線構造の機械的強度が向上し、酸化性物質の配線内への拡散を抑制することができ、特に多層配線構造を有する半導体装置及びその製造方法等に有用である。
本発明の一実施形態に係る半導体装置の要部を示す断面図である。 （ａ）〜（ｅ）は本発明の一実施形態に係る半導体装置の要部の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の要部の製造方法を示す工程順の断面図である。 （ａ）〜（ｅ）は第１の従来例に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｅ）は第２の従来例に係る半導体装置の製造方法を示す工程順の断面図である。 第１の従来例における課題を説明する断面図である。 第１及び第２の従来例に共通する第１の課題を説明する断面図である。 第１及び第２の従来例に共通する第２の課題を説明する断面図である。 第１及び第２の従来例に共通する第３の課題を説明する断面図である。
符号の説明
１０１ 第１の層間絶縁膜（第１の絶縁膜）
１０１ａ 第１の配線形成用溝
１０１Ａ 第１のダメージ層
１０１Ｂ 第２のダメージ層
１０１Ｃ 改質層
１０３ バリア膜
１０４ 銅膜
１０５ 第１の配線
１０６ レジストパターン
１０７ 空隙形成用溝部
１０９ 犠牲膜
１０９ａ リセス部
１１１ キャップ絶縁膜（第２の絶縁膜）
１１２ 空隙部（エアギャップ）
１１５ ライナ膜
１１６ 第２の層間絶縁膜（第３の絶縁膜）
１１８ 第２の配線
１１８ａ ビア

Claims (16)

  1. 半導体基板の上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された複数の配線とを備え、
    前記第１の絶縁膜における前記複数の配線の隣り合う配線同士の間には、空隙部が選択的に形成されており、
    前記空隙部の上で且つ前記配線同士の間に形成された第２の絶縁膜をさらに備え、
    前記空隙部における下端部の幅及び上端部の幅は、前記空隙部と隣接する配線同士の間隔と同一であり、
    前記空隙部の下端部の位置は、前記空隙部と隣接する配線の下端部の位置よりも低いことを特徴とする半導体装置。
  2. 前記第１の絶縁膜における前記空隙部の下側部分の誘電率は、前記第１の絶縁膜における前記配線の下側部分の誘電率よりも低いことを特徴とする請求項２に記載の半導体装置。
  3. 前記複数の配線のうち隣り合う一の配線同士の間隔における第１の間隔と他の配線同士の第２の間隔において前記第１の間隔が前記第２の間隔よりも大きく、且つ、前記空隙部は、前記第１の間隔部分には形成されておらず、前記第２の間隔部分には形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記各配線と前記第２の絶縁膜との上に形成された第３の絶縁膜をさらに備え、
    前記第３の絶縁膜は、前記第１の絶縁膜又は第２の絶縁膜よりも密度が高いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第３の絶縁膜は、ＳｉＮ膜、ＳｉＣ膜又はＳｉＣＮ膜であることを特徴とする請求項４に記載の半導体装置。
  6. 前記複数の配線の上に、前記各配線と接して形成されたキャップ膜をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記キャップ膜は、Ｃｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕ、又はＣｏ、Ｍｎ、Ｗ、Ｔａ及びＲｕから選択された１種類以上の金属を含む合金、又はＣｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕの酸化物、又はＣｕＳｉＮからなり、前記キャップ膜は導電性を有していることを特徴とする請求項６に記載の半導体装置。
  8. 半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、
    前記第１の絶縁膜に複数の配線形成用溝部を形成する工程（ｂ）と、
    前記各配線形成用溝部に導電膜を埋め込むことにより、複数の配線を形成する工程（ｃ）と、
    前記第１の絶縁膜における前記配線同士の間に空隙形成用溝部を選択的に形成する工程（ｄ）と、
    前記空隙形成用溝部に犠牲膜を形成する工程（ｅ）と、
    前記犠牲膜の上部を除去することにより、前記犠牲膜の上部にリセス部を形成する工程（ｆ）と、
    前記リセス部に第２の絶縁膜を形成する工程（ｇ）と、
    前記工程（ｇ）よりも後に、前記空隙形成用溝部から前記犠牲膜を除去することにより、前記第１の絶縁膜における前記配線同士の間に空隙部を形成する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
  9. 前記工程（ｄ）において、前記空隙形成用溝部の下端部の位置が前記配線の下端部の位置よりも低くなるように前記空隙形成用溝部を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記工程（ｈ）において、前記第１の絶縁膜における前記空隙形成用溝の下側部分の誘電率を、前記第１の絶縁膜における前記配線の下側部分の誘電率よりも小さくすることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 前記工程（ｄ）において、前記複数の配線のうち隣り合う一の配線同士の間隔における第１の間隔部分と他の配線同士の第２の間隔部分とにおいて前記第１の間隔を前記第２の間隔よりも大きくし、且つ、前記第１の間隔部分には前記空隙形成用溝部を形成せず、前記第２の間隔部分には前記空隙形成用溝部を形成することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記工程（ｈ）よりも後に、前記各配線及び第２の絶縁膜の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備えていることを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記工程（ｉ）において、前記第３の絶縁膜は、前記第１の絶縁膜又は第２の絶縁膜よりも密度が高くなるように形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第３の絶縁膜は、ＳｉＮ膜、ＳｉＣ膜又はＳｉＣＮ膜であることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記工程（ｃ）と前記工程（ｄ）との間に、前記複数の配線の上に、前記各配線と接するようにキャップ膜を形成する工程（ｉ）をさらに備えていることを特徴とする請求項８〜１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記キャップ膜は、Ｃｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕ、又はＣｏ、Ｍｎ、Ｗ、Ｔａ及びＲｕから選択された１種類以上の金属を含む合金、又はＣｏ、Ｍｎ、Ｗ、Ｔａ若しくはＲｕの酸化物、又はＣｕＳｉＮからなり、前記キャップ膜は導電性を有していることを特徴とする請求項１５に記載の半導体装置の製造方法。
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